KR100510112B1 - 다적층 3차원 고밀도 반도체 디바이스 및 그 제조 방법 - Google Patents

다적층 3차원 고밀도 반도체 디바이스 및 그 제조 방법 Download PDF

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Abstract

제 1 반도체 기판 및 제 1 능동 디바이스들을 포함한 제 1 레벨 구조물, 및 제 1 레벨 구조물에 접합된 SOI 반도체 구조물을 포함하고 제 2 능동 디바이스들을 더 포함한 제 2 레벨 구조물을 포함하는 다적층 3차원 반도체 구조물이 제공된다. 여기서, 상기 제 1 능동 디바이스들이 제 2 능동 디바이스들 보다 더 큰 열 내성이 있는 다적층 3차원 반도체 구조물이 그 제조 방법과 더불어 제공된다.

Description

다적층 3차원 고밀도 반도체 디바이스 및 그 제조 방법{MULTISTACK 3-DIMENSIONAL HIGH DENSITY SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATION}
본 발명은 다적층 3차원 반도체 구조물에 관한 것이다. 또한, 본 발명은 다적층 3차원 반도체 구조물을 제조하기 위한 방법에 관한 것이다. 본 발명에 따르면, 능동 디바이스가 반도체 기판상에 형성되고, 뒤이어 이 능동 디바이스상에 제 2 반도체 층을 접착시키고, 이후 이 추가적 반도체 층상에 능동 디바이스를 구축한다. 본 발명은 이전에 제안된 다적층 디바이스에 비해서 기능, 조밀도 및 성능면에서 향상을 가져올 수 있다.
평탄화 기술은 현재 주로 반도체 표면을 가공하기 위해 이용되고 있다. 반도체 칩상에 구현될 수 있는 집적 수준은 달성될 수 있는 구조적인 적합성(fitness) 및 칩의 크기로 인해 제한받는다. 평탄화 기술을 이용하여 실현되며 서로간에 접속된 다수의 칩들을 포함한 시스템의 성능은 접속 콘텍트를 통해 개개의 칩들간에 가능한 접속부의 수와, 상기 접속부를 통해 구현될 수 있는 신호 전송 속도(소위 주파수 성능), 및 또한 전력 소비로 인해 제약된다.
이러한 제약을 극복하기 위하여, 3차원 회로 배치가 제안되었다. 이러한 배치에서, 다수의 칩 면들은 3차원 회로 배치부에서의 다른 면 위에 하나씩 배치된다. 칩 면들 사이에 필요한 전기적 접속부는 직접 접촉시킴으로써 생성된다.
예를 들어, 부품의 면이 생성된 기판상에 추가적인 반도체 층을 증착시키기 위해서 3차원 집적 회로를 생성하는 것이 제안되어왔다. 반도체 층은 예컨대 레이저 어닐링에 의해 재결정화된다. 이때, 추가적인 부품 면은 재결정화된 층에서 실현된다. 추가적인 반도체의 증착 전에 기판에 생성된 부품은, 재결정화 단계 동안에 레이저 어닐링에 연관된 열적 부하에 노출되어, 전형적으로 발생하는 많은 수의 결함으로 인해 매우 제한된 칩 수율을 초래한다.
우선 다른 기판들에 서로 분리된 개개의 부품 면을 생성함으로써 3차원 집적 회로를 생성하는 것이 또한 제안되어 왔다. 이때, 기판은 두께가 수 마이크론으로 얇아지고 웨이퍼 본딩 방법을 통해 서로 접속된다. 여러 개의 부품 면들의 전기적 접속을 위하여, 얇은 기판에는 후속되는 칩간 접속을 위한 콘텍트들이 이 기판의 정면과 배면상에 제공된다. 이것은 얇은 웨이퍼가 정면과 배면 모두에서 공정되어야 하는 단점이 있다. 그러나, 배면 공정은 표준 평탄화 기술에서는 제공되지 않는다. 다수의 핸들링 문제가 이러한 방법과 연관하여 해결되지 않은채 남아있게 된다. 이러한 특정한 방법의 다른 단점은 각 부품 면들의 기능성이 이들이 함께 결합되기 전에 용이하게 테스트될 수 없다는데 있으며, 그 이유는 완성된 회로가 아니라 개개의 부품들이 개개의 플레인마다 생성되기 때문이다.
또한, 다레벨 디바이스를 형성하기 위해 디바이스들을 함께 접합하기 전에 개개의 반도체 웨이퍼들상에 소망하는 디바이스를 생성함으로써 3차원 디바이스를 제조하는 것이 제안되어왔다. 그러나, 이러한 방식과 연관된 주요한 문제는, 칩들이 이미 구축되어 접합 전에 완성되었기 때문에 칩들간에 매우 정밀한 얼라인먼트(alignment)가 필요하다는데 있다. 이러한 정밀 얼라인먼트가 실질적인 조건하에서 어느 정도 달성될 수 있는가는 아주 명확하지는 않다. 또한, 상기 공정들은 배면을, 예컨대 약 10-20 밀리의 두께에서 약 5마이크론까지 연마 또는 에칭함으로써 웨이퍼들중 하나의 실질적인 박막화를 필요로 한다. 이것은 극히 다른 과정으로 수행될 수 있다. 더욱이, 두께 균일도를 제어하는데 큰 어려움이 있다.
따라서, 상술된 바와 같이 정밀한 얼라인먼트를 필요로 하지 않는 3차원 다층 장치를 제공하는 것이 바람직하다.
본 발명은 종래 디바이스의 정밀한 얼라인먼트를 필요로 하지 않는 다적층 3차원 반도체 구조물을 제공한다. 또한, 본 발명의 다적층 3차원 반도체 구조물은 디바이스의 기능, 조밀도 및 성능을 향상시킬 수 있다.
특히, 본 발명은 반도체 기판 및 제 1 능동 디바이스를 갖는 제 1 레벨 구조물을 포함한 다적층 3차원 반도체 구조물에 관한 것이다. SOI 반도체 구조물을 포함한 제 2 레벨 구조물은 제 1 레벨 구조물과 접합되며, 제 2 능동 디바이스를 더 포함한다. 본 발명에 따른 제 1 능동 디바이스는 디바이스 설계시 제 2 능동 디바이스 보다 더 큰 열 내성이 있다.
또한, 본 발명은 다적층 3차원 반도체 구조물을 제조하기 위한 방법에 관한 것이다. 이 방법은 반도체 기판 및 제 1 능동 디바이스를 포함한 제 1 레벨 구조물을 제공하는 단계를 포함한다. 절연층은 제 1 레벨 구조물상에 제공되고, 전기적 접속부는 제 1 레벨 구조물의 선택된 부분들을 후속하여 제공될 제 2 레벨 구조물과 접속하기 위하여 제공된다.
제 2 반도체 구조물은 절연층의 상부에 접합된다. 반도체 구조물의 두께는 이후에 반도체 기판상에 제 2 능동 디바이스를 형성함으로서 감소된다. 제 1 능동 디바이스는 디바이스 설계시 제 2 능동 디바이스 보다 더 큰 열 내성이 있다. 전기적 접속부는 제 1 레벨 구조물과 제 2 능동 디바이스 사이에 생성된다.
본 발명은 또한 상술된 공정에 의해 얻어진 반도체 디바이스에 관한 것이다.
본 발명의 또 다른 목적들 및 장점들은 다음의 상세한 설명으로부터 기술적으로 숙련된 자들에게 용이하게 이해될 수 있을 것이다. 여기서는, 단순히 본 발명을 수행하기 위해 고려된 최상의 방식의 예를 통해 본 발명의 양호한 실시예를 제시하여 설명되었다. 본 발명이 다른 실시예들로 실현될 수 있지만, 그 여러 가지 세부 사항은 본 발명의 범주를 이탈하지 않는 범위 내에서의 여러 가지 이해할 수 있는 관점에서 변형될 수 있다. 따라서, 이 설명은 사실상 예시적인 것이지 제한적인 의도는 아니다.
본 발명의 상술한 목적 및 다른 목적들, 양태 및 장점들은 첨부된 도면을 참조하여 본 발명의 이하의 상세한 설명을 통해 더 잘 이해될 것이다.
본 발명의 이해를 돕기 위하여, 본 발명에 따른 일 실시예의 단계들의 도식적인 표현을 예시한 도면에 대한 참조가 이루어진다.
본 발명에 따르면, 제 1 반도체 기판(1)이 제공된다. 이 반도체 기판은 일반적으로 도 1에 예시된 바와 같이 단결정 실리콘 또는 SOI 기판(silicon on insulator substrate)이다. SOI 기판은 실리콘 웨이퍼(2) 및 그 위에 제공된 절연층(3)을 포함한다. 이 절연층(3)은 기판(2)상에 성장되거나, 또는 화학적 기상 증착(CVD) 또는 물리적 기상 증착(PVD) 같은 증착 기술들에 의해 제공될 수 있다. 또한, 절연층(3)은 실리콘 이산화물을 제공하기 위하여 기판의 열 산화에 의해 제공되거나, 또는 절연층(3)은 SIMOX 또는 다른 공지된 SOI 제조 방법에 의해 제공될 수 있다. 일반적으로, 상기 층(3)은 약 1000 내지 약 5000Å의 두께, 바람직하게는 약 1500Å 내지 약 2500Å의 두께이다. 얇은 실리콘 층(4)이 절연층(3)상에 제공된다. 상기 층(4)은 일반적으로 약 500Å 내지 약 4000Å의 두께, 바람직하게는 약 1000Å 내지 약 2000Å의 두께이다. 능동 디바이스는 공지된 기술들에 의해 실리콘 기판(4)상에 생성된다. 이렇게 제공된 능동 디바이스는 고온 내성을 갖어야 하는데, 그 이유는 이 능동 디바이스가 디바이스의 나머지 제조중에 계속해서 열 사이클링을 받아야 하기 때문이며, 그래서 이 능동 디바이스는 예컨대 제 2 레벨의 디바이스에서 보다 깊은 도펀트 프로파일을 구비함으로써 제 2 후속 레벨에서 생성될 디바이스에 비해서 열 처리에 덜 민감하다. 상기 디바이스는 레지스터, 캐패시터, 다이오드, 트랜지스터 및 상대적으로 큰 열 버지트(thermal budget)를 갖는 다른 디바이스들을 포함할 수 있다.
도 2에 도시된 바와 같이, 절연층(6)은 디바이스 기판(4)상에 제공된다. 일반적으로, 상기 층은 약 1000Å 내지 약 20,000Å의 두께, 바람직하게는 약 1000 내지 10,000Å의 두께이고, 일반적으로 예컨대 하부 실리콘 기판의 열 산화에 의해서 또는 화학적 기상 증착 또는 물리적 기상 증착 같은 공지된 증착 기술에 의해 형성될 수 있는 산화물이다.
절연층(6)중 선택된 부분들은, 후속된 상호접속용의 비어(via)를 그 내부에 제공하기 위해 반응성 이온 에칭 같은 소정 패턴의 에칭에 의해 제거된다. 이후, 도핑된 다결정 실리콘 같은 전도성 물질이 피착되고, 이어서 화학 기계적 폴리싱에 의해 절연층(6)의 상부로부터 다결정을 제거하고, 비-임계 디바이스의 국부적 상호접속부(11)를 제공하고 후속하는 전기적 상호접속부(12)를 상측 레벨까지 제공하기 위하여 비어 내에 다결정 실리콘을 남겨놓는다. 또한, 얼라인먼트 마크가 필요한 경우에, 이것은 기존의 리소그라피 및 반응성 이온 에칭에 의해 개방될 수 있다.
도 3에 예시된 바와 같이, 추가 절연층(8)은 예컨대 화학적 기상 증착 또는 물리적 기상 증착에 의해 제공된다. 이 절연층은 일반적으로 약 50Å 내지 약 5000Å의 두께이며, 바람직하게는 약 100Å 내지 약 500Å의 두께이다.
다음에, 단결정 실리콘 같은 제 2 반도체 기판(9)이 미국 특허 제 5,374,564호에 설명된 바와 같이 반데르 발스 힘(Vander Waals force)을 이용하여 절연층에 접합된다. 이때, 제 2 기판은 바인딩 또는 에칭을 이용하여, 바람직하게는 "스마트 커트(Smart Cut)"로 불리우는 과정 또는 SiGEN's PIII SOI 공정 같은 유사한 과정을 이용하여 얇아진다. 스마트 커트 공정의 설명은 『Auberton-Herve, SOI: Material to Systems, IDEM96-3210; 미국특허 제 5,374,564호 및 미국특허 제 5,882,987호』에 개시되어 있으며, 본 명세서에서 참조된다. 상기 공정은, 상대적으로 얇은 상측 구역으로부터 분리된 기체 상태의 마이크로버블(microbubble)로 된 층을 생성하는 깊이까지 실리콘 기판(9)을 H+ 같은 이온으로 이온 주입시키는 공정을 포함한다. 수소 이온 대신에 또는 수소 이온에 부가하여, 희기체(rare gas) 이온이 또한 이용될 수도 있다. 실리콘 기판이 상술된 바와 같이 산화물층과 접합된 후, 이온 폭격이 발생한 온도보다 높은 온도로서 웨이퍼 내에 결정 재배치를 생성시키며 절연층에 접합된 박막 부분과 기판의 대다수부 사이에 분리를 일으키는 압력 효과를 생성하는 온도에서 기판이 열처리된다. 소망한다면, 디바이스는 제 2 실리콘 층(9)을 평탄화하기 위해 부가적인 화학 기계적 폴리싱을 받을 수 있다. 두께는 일반적으로 약 500Å 내지 2500Å이다.
다음에, 도 4에 예시된 바와 같이, 고성능의 디바이스가 공지된 기술에 의해 얇은 실리콘층(9)상에 생성된다. 실리콘 산화물 또는 실리콘 질화물 같은 추가적인 절연층(10)이 예컨대 화학 기상 증착에 의해 증착된다. 이 층은 일반적으로 약 5000Å 내지 15,000Å의 두께이고, 바람직하게는 약 7000 내지 약 12,000Å의 두께이다.
도 5에 예시된 바와 같이, 제 2 레벨 구조에서의 능동 디바이스는 제 1 레벨 상호접속 패드와 접속된다. 이것은 공지된 포로리소그라피 기술에 의해 구현된다. 절연층(10, 8)과 실리콘 기판(9)의 선택된 부분들은 방사 감지 포토레지스트 물질(미도시) 제공 기술 같은 기존의 기술을 이용함으로써 제 1 레벨 상호접속 패드(12)까지 아래로 제거될 수 있으며, 이후 이것을 소망하는 구조로 패터닝한다. 패터닝된 레지스트는 얇은 실리콘층과 절연층의 선택된 부분들을 제거하기 위한 마스크로서 작용한다. 이것은 반응성 이온 에칭에 의해 제거될 수 있다. 이어서, 패터닝 후의 포토레지스트는, 예컨대 적절한 용매로 용해시킴으로써 제거된다. 실리콘층(9) 및 절연층(8, 10) 일부를 제거한 후, 도핑된 다결정 실리콘 또는 금속성 실리사이드 같은 전도성 물질(13)이 비어 내부 및 절연층 상부상에 증착된다. 절연층(10) 상부상의 물질은 도 5에 예시된 바와 같이 평탄한 구조를 제공하기 위하여 화학 기계적 폴리싱에 의해 제거된다.
도 6은 디바이스들을 접속하기 위한 BEOL(back end of the line; 14)을 제공하여 칩의 기능성을 완성하는 단계를 예시한다.
본 발명의 상술한 설명은 본 발명을 예시적으로 설명한 것이다. 또한, 본 명세서는 본 발명의 양호한 실시예들만을 제시하여 설명한 것이지만, 상술된 바와 같이 본 발명이 여러 가지 다른 조합, 변형 및 환경에서 이용될 수 있으며, 상술된 내용의 학습 및/또는 관련 기술의 지식이나 숙련에 따라 본 명세서에 표현된 바와 같이 진보된 개념의 범주 내에서 변화 및 변형이 가능함이 이해될 것이다. 이상의 명세서에서 설명된 실시예는 또한 본 발명의 실시를 위한 최상의 방식을 설명하고자 한 것이며, 본 발명의 이용 또는 특정한 에플리케이션에 필요한 여러 가지 변형과 함께 상기 실시예 또는 이외의 실시예들에서 본 발명을 기술적으로 숙련된 자들이 이용할 수 있도록 의도한 것이다. 따라서, 본 설명은 본 발명을 본 명세서에 설명된 형태로 제한하고자 한 것이 아니다. 또한, 첨부된 청구항들이 또 다른 실시예들을 포함할 수 있도록 구성하고자 한 것이다.
도 1 내지 6은 본 발명의 일 실시예에 따른 공정의 여러 가지 단계에서의 본 발명에 따른 구조의 개략적인 도면이다.
※도면의 주요부분에 대한 부호의 설명※
1: 제 1 반도체 기판 2: 실리콘 웨이퍼
3,8,10: 절연층 4: 얇은 실리콘 층
6: 능동 디바이스 9: 제 2 기판
11,12: 상호접속부 13: 전도성 물질

Claims (21)

  1. 다적층 3차원 반도체 구조물에 있어서,
    제 1 반도체 기판 및 제 1 능동 디바이스들을 포함하는 제 1 레벨 구조물과
    상기 제 1 레벨 구조물에 접합된 SOI 반도체 구조물을 포함하고, 후속하여 형성되는 제 2 능동 디바이스들을 더 포함하는 제 2 레벨 구조물을 포함하며,
    상기 제 1 능동 디바이스들은 상기 제 2 능동 디바이스들에 비해 디바이스 설계상 더 큰 열 버지트(thermal budget)를 갖는
    다적층 3차원 반도체 구조물.
  2. 제 1 항에 있어서, 상기 제 1 반도체 기판은 SOI 기판인 다적층 3차원 반도체 구조물.
  3. 제 1 항에 있어서, 상기 제 1 반도체 기판은 단결정 실리콘인 다적층 3차원 반도체 구조물.
  4. 제 1 항에 있어서, 상기 제 1 능동 디바이스들은 레지스터, 캐패시터, 다이오드 및 트랜지스터로 구성된 그룹으로부터 선택된 적어도 하나의 부재를 포함하는 다적층 3차원 반도체 구조물.
  5. 제 1 항에 있어서, 상기 제 2 능동 디바이스들에서 상기 제 1 능동 디바이스들로의 전기적 상호접속부를 더 포함하는 다적층 3차원 반도체 구조물.
  6. 제 5 항에 있어서, 상기 전기적 상호접속부들은 도핑된 다결정 실리콘을 포함하는 다적층 3차원 반도체 구조물.
  7. 제 5 항에 있어서, 상기 제 1 능동 디바이스들에 대한 국부적인 전기적 상호접속부를 더 포함하는 다적층 3차원 반도체 구조물.
  8. 제 7 항에 있어서, 상기 국부적인 전기적 상호접속부는 도핑된 다결정 실리콘을 포함하는 다적층 3차원 반도체 구조물.
  9. 제 1 항에 있어서, 상기 제 2 레벨 구조물상에 배치된 절연층을 더 포함하는 다적층 3차원 반도체 구조물.
  10. 다적층 3차원 반도체 구조물을 제조하기 위한 방법에 있어서,
    반도체 기판 및 제 1 능동 디바이스를 포함한 제 1 레벨 구조물을 제공하는 단계와,
    상기 제 1 레벨 구조물의 선택된 부분들을 후속하여 제공될 제 2 레벨 구조물에 접속시키는 전기적 상호접속부들 및 상기 제 1 레벨 구조물상에 절연층을 제공하는 단계와,
    상기 절연층의 상부상에 제 2 반도체 기판을 접착시키고, 상기 제 2 반도체 기판의 두께를 감소시키고, 그후에 상기 제 2 반도체 기판 내에 제 2 능동 디바이스들을 형성하는 단계- 상기 제 1 능동 디바이스들은 상기 제 2 능동 디바이스들 에 비해 디바이스 설계상 더 큰 열 버지트(thermal budget)를 갖음 -, 및
    상기 제 1 레벨 구조물과 상기 제 2 능동 디바이스들 사이에 전기적 상호접속부들을 조성하는 단계
    를 포함하는 다적층 3차원 반도체 구조물 제조 방법.
  11. 제 10 항에 있어서, 상기 제 1 반도체 기판은 SOI 구조물인 다적층 3차원 반도체 구조물 제조 방법.
  12. 제 10 항에 있어서, 상기 제 1 반도체 기판은 단결정 실리콘을 포함하는 다적층 3차원 반도체 구조물 제조 방법.
  13. 제 10 항에 있어서, 상기 제 1 능동 디바이스들은 레지스터, 캐패시터, 다이오드 및 트랜지스터로 구성된 그룹으로부터 선택된 적어도 하나의 부재를 포함하는 다적층 3차원 반도체 구조물 제조 방법.
  14. 제 10 항에 있어서, 상기 전기적 상호접속부들은 도핑된 다결정 실리콘을 포함하는 다적층 3차원 반도체 구조물 제조 방법.
  15. 제 10 항에 있어서, 수소, 희기체(rare gas) 이온들 및 그 혼합물들로 구성된 그룹으로부터 선택된 이온들을 상기 제 2 반도체 기판에 이온 주입함으로써 상기 제 2 반도체 기판의 두께를 감소시키고, 이후 상기 제 2 반도체 기판을 상기 절연층에 접합시키고, 이후 상기 기판이 이온 주입을 위한 온도 이상의 온도에서 열 처리를 받도록 하여, 상기 절연층과 접합된 얇은 기판층을 상기 제 2 반도체 기판의 나머지와 분리시키는 단계를 포함하는 다적층 3차원 반도체 구조물 제조 방법.
  16. 제 10 항에 있어서, 상기 제 2 반도체 기판의 두께는 약 500 내지 약 2500Å인 다적층 3차원 반도체 구조물 제조 방법.
  17. 제 10 항에 있어서, 상기 절연층은 실리콘 이산화물을 함유하는 다적층 3차원 반도체 구조물 제조 방법.
  18. 제 10 항에 있어서, 상기 제 1 능동 디바이스와 상기 제1 레벨 구조물의 다른 능동 디바이스중 적어도 하나간의 국부적인 전기적 상호접속부를 제공하는 단계를 더 포함하는 다적층 3차원 반도체 구조물 제조 방법.
  19. 제 18 항에 있어서, 상기 국부적인 전기적 상호접속부는 도핑된 다결정 실리콘을 포함하는 다적층 3차원 반도체 구조물 제조 방법.
  20. 제 10 항에 있어서, 상기 제 2 레벨 구조물상에 절연층을 제공하는 단계를 더 포함하는 다적층 3차원 반도체 구조물 제조 방법.
  21. 제 10 항의 공정에 의해 얻어지는 다적층 3차원 반도체 구조물.
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6483736B2 (en) * 1998-11-16 2002-11-19 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6291858B1 (en) * 2000-01-03 2001-09-18 International Business Machines Corporation Multistack 3-dimensional high density semiconductor device and method for fabrication
US8575719B2 (en) 2000-04-28 2013-11-05 Sandisk 3D Llc Silicon nitride antifuse for use in diode-antifuse memory arrays
EP2988331B1 (en) 2000-08-14 2019-01-09 SanDisk Technologies LLC Semiconductor memory device
US6797591B1 (en) * 2000-09-14 2004-09-28 Analog Devices, Inc. Method for forming a semiconductor device and a semiconductor device formed by the method
US7352199B2 (en) * 2001-02-20 2008-04-01 Sandisk Corporation Memory card with enhanced testability and methods of making and using the same
US6759282B2 (en) 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
US6593624B2 (en) 2001-09-25 2003-07-15 Matrix Semiconductor, Inc. Thin film transistors with vertically offset drain regions
US6525953B1 (en) 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
US6843421B2 (en) 2001-08-13 2005-01-18 Matrix Semiconductor, Inc. Molded memory module and method of making the module absent a substrate support
US6841813B2 (en) * 2001-08-13 2005-01-11 Matrix Semiconductor, Inc. TFT mask ROM and method for making same
US6624485B2 (en) 2001-11-05 2003-09-23 Matrix Semiconductor, Inc. Three-dimensional, mask-programmed read only memory
DE10200399B4 (de) * 2002-01-08 2008-03-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Erzeugung einer dreidimensional integrierten Halbleitervorrichtung und dreidimensional integrierte Halbleitervorrichtung
US6731011B2 (en) 2002-02-19 2004-05-04 Matrix Semiconductor, Inc. Memory module having interconnected and stacked integrated circuits
US6853049B2 (en) 2002-03-13 2005-02-08 Matrix Semiconductor, Inc. Silicide-silicon oxide-semiconductor antifuse device and method of making
US6737675B2 (en) 2002-06-27 2004-05-18 Matrix Semiconductor, Inc. High density 3D rail stack arrays
US7608927B2 (en) * 2002-08-29 2009-10-27 Micron Technology, Inc. Localized biasing for silicon on insulator structures
FR2848724B1 (fr) * 2002-12-13 2005-04-15 St Microelectronics Sa Connexions enterrees dans un substrat de circuit integre
WO2005093540A1 (ja) * 2004-03-29 2005-10-06 Matsushita Electric Industrial Co., Ltd. セル、パッケージ装置及びパッケージ装置の製造方法
JP5124931B2 (ja) * 2005-10-14 2013-01-23 信越半導体株式会社 多層ｓｏｉウエーハの製造方法
US7202140B1 (en) 2005-12-07 2007-04-10 Chartered Semiconductor Manufacturing, Ltd Method to fabricate Ge and Si devices together for performance enhancement
US7545008B2 (en) * 2006-02-03 2009-06-09 The Hong Kong University Of Science And Technology Complementary metal-oxide-semiconductor transistor structure for high density and high performance integrated circuits
US20080266925A1 (en) * 2007-04-30 2008-10-30 International Business Machines Corporation Array Split Across Three-Dimensional Interconnected Chips
US7420832B1 (en) 2007-04-30 2008-09-02 International Business Machines Corporation Array split across three-dimensional interconnected chips
JP5343245B2 (ja) * 2008-05-15 2013-11-13 新光電気工業株式会社 シリコンインターポーザの製造方法
US8552563B2 (en) * 2009-04-07 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional semiconductor architecture
KR20160063336A (ko) 2013-09-27 2016-06-03 주식회사 다이셀 반도체 적층용 접착제 조성물
US9646872B2 (en) 2013-11-13 2017-05-09 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for a semiconductor structure having multiple semiconductor-device layers
US9627395B2 (en) 2015-02-11 2017-04-18 Sandisk Technologies Llc Enhanced channel mobility three-dimensional memory structure and method of making thereof
US9478495B1 (en) 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR840005278A (ko) * 1982-06-22 1984-11-05 미쓰다 가쓰시게 3차원 구조 반도체장치(三次元構造半導體裝置)
JPS6273652A (ja) * 1985-09-26 1987-04-04 Fujitsu Ltd 半導体装置の製造方法
JPS62154772A (ja) * 1985-12-27 1987-07-09 Hitachi Ltd ３次元半導体デバイス
KR870009472A (ko) * 1986-03-20 1987-10-27 야마모도 다꾸마 3차원 집적회로와 그의 제조방법
JPH01149444A (ja) * 1987-12-06 1989-06-12 Canon Inc 多層構造体
JPH06177133A (ja) * 1992-12-02 1994-06-24 Sharp Corp 積層型半導体集積回路
US5706578A (en) * 1994-02-16 1998-01-13 Siemens Aktiengesellschaft Method for producing a three-dimensional circuit arrangement

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5343064A (en) 1988-03-18 1994-08-30 Spangler Leland J Fully integrated single-crystal silicon-on-insulator process, sensors and circuits
US5354695A (en) 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
JP2799254B2 (ja) 1991-07-11 1998-09-17 三菱電機株式会社 半導体装置の製造方法
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
EP0606758B1 (en) 1992-12-30 2000-09-06 Samsung Electronics Co., Ltd. Method of producing an SOI transistor DRAM
DE4314907C1 (de) 1993-05-05 1994-08-25 Siemens Ag Verfahren zur Herstellung von vertikal miteinander elektrisch leitend kontaktierten Halbleiterbauelementen
WO1995009438A1 (en) 1993-09-30 1995-04-06 Kopin Corporation Three-dimensional processor using transferred thin film circuits
DE4400985C1 (de) 1994-01-14 1995-05-11 Siemens Ag Verfahren zur Herstellung einer dreidimensionalen Schaltungsanordnung
US5891761A (en) 1994-06-23 1999-04-06 Cubic Memory, Inc. Method for forming vertical interconnect process for silicon segments with thermally conductive epoxy preform
US5670387A (en) 1995-01-03 1997-09-23 Motorola, Inc. Process for forming semiconductor-on-insulator device
US5844294A (en) 1995-12-28 1998-12-01 Nec Corporation Semiconductor substrate with SOI structure
US5889302A (en) * 1997-04-21 1999-03-30 Advanced Micro Devices, Inc. Multilayer floating gate field effect transistor structure for use in integrated circuit devices
JP4032454B2 (ja) * 1997-06-27 2008-01-16 ソニー株式会社 三次元回路素子の製造方法
US5882987A (en) 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
US6291858B1 (en) * 2000-01-03 2001-09-18 International Business Machines Corporation Multistack 3-dimensional high density semiconductor device and method for fabrication

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR840005278A (ko) * 1982-06-22 1984-11-05 미쓰다 가쓰시게 3차원 구조 반도체장치(三次元構造半導體裝置)
JPS6273652A (ja) * 1985-09-26 1987-04-04 Fujitsu Ltd 半導体装置の製造方法
JPS62154772A (ja) * 1985-12-27 1987-07-09 Hitachi Ltd ３次元半導体デバイス
KR870009472A (ko) * 1986-03-20 1987-10-27 야마모도 다꾸마 3차원 집적회로와 그의 제조방법
JPH01149444A (ja) * 1987-12-06 1989-06-12 Canon Inc 多層構造体
JPH06177133A (ja) * 1992-12-02 1994-06-24 Sharp Corp 積層型半導体集積回路
US5706578A (en) * 1994-02-16 1998-01-13 Siemens Aktiengesellschaft Method for producing a three-dimensional circuit arrangement

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