KR20110077498A - Ｓｏｉ 기판의 제조 방법 - Google Patents

Abstract

반도체 디바이스의 고집적화에 따른 MCP 또는 SIP를 구현하면서 동시에 우수한 근접 게터링 효과를 달성하기 위한 SOI 기판의 제조 방법을 제공한다. 이를 위한 SOI 기판의 제조 방법은, 제1 실리콘 웨이퍼 표면에 금속 포획층을 형성하는 단계, 표면에 산화막이 형성되고 내부에 이온 주입층이 형성된 제2 실리콘 웨이퍼를 준비하는 단계, 금속 포획층과 이온 주입층이 대면하도록 제1 실리콘 웨이퍼와 제2 실리콘 웨이퍼를 접합하는 단계, 이온주입층을 벽개면이 되도록 하여 제1 실리콘 웨이퍼로부터 제2 실리콘 웨이퍼를 박리하는 단계, 및 제2 실리콘 웨이퍼의 금속 포획층 상에 잔류하는 제2 실리콘 웨이퍼 및 산화막을 연마하여 활성층 및 매립 산화막을 형성하는 단계를 포함한다.

SOI, 게터링, 금속 포획층, IG

Description

ＳＯＩ 기판의 제조 방법{AND METHOD OF MANUFACTURING SOI SUBSTRATE}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 SOI(silicon on insulator) 기판의 제조 방법에 관한 것이며, 게터링 능력을 강화할 수 있는 SOI 기판의 제조 방법에 관한 것이다.

최근, 벌크형의 실리콘 기판 대신에, 절연 표면에 얇은 단결정 반도체막이 존재하는 SOI 기판을 사용한 집적 회로가 개발되고 있다. SOI 기판을 사용할 경우 트랜지스터의 드레인과 기판 간에 있어서의 기생 용량이 저감되므로, SOI 기판은 반도체 집적 회로의 성능을 향상시는 것으로서 주목받고 있다.

이러한 SOI 기판을 종래에는 도 1에 나타낸 바와 같은 방법으로 형성하였다.

도 1의 (a) 및 (b)에 나타낸 바와 같이, 제1 실리콘 웨이퍼(100) 및 박리용 기판이 되는 제2 실리콘 웨이퍼(110)를 준비한다.

도 1의 (b)에 나타낸 바와 같이, 제2 실리콘 웨이퍼(110)의 표면에 산화막(120)을 형성하고, 이온 주입법에 의해 수소 이온(H+)을 주입하여 제2 실리콘 웨 이퍼(110) 내부에 수소 이온 주입층(130)을 형성한다.

도 1의 (c)에 나타낸 바와 같이, 제1 실리콘 웨이퍼(100)의 표면이 제2 실리콘 웨이퍼(110)의 수소 이온 주입층(130)과 대면하도록 제1 실리콘 웨이퍼(100) 상에 제2 실리콘 웨이퍼(110)를 접합한다.

그 후, 열처리를 수행하여 수소 이온 주입층(130)이 벽개면(劈開面)이 되도록 하여 제2 실리콘 웨이퍼(110)를 제1 실리콘 웨이퍼(100)로부터 박리한다.

도 1의 (d)에 나타낸 바와 같이, 제1 실리콘 웨이퍼(100) 상에 잔류하는 제2 실리콘 웨이퍼(110A) 및 산화막(120A)를 연마기(200)를 사용하여 연마하여, 제2 실리콘 웨이퍼(110A)를 박형화하여 소자가 형성되는 활성층(110B)을 형성하고 산화막(120A)을 평탄화하여 활성층(110B)과 제1 실리콘 웨이퍼(100) 사이를 분리하는 매립 산화막(120B)을 형성함으로써, SOI 기판(300)을 형성한다.

한편, 메모리 반도체 칩의 박형화 및 고용량화를 달성하기 위해 멀티칩 패키지(multi chip package; MCP) 또는 시스템 인 패키지(system in package; SIP) 등의 기술이 개발되고 있으며, 이를 구현하기 위해서는 칩의 두께를 초박형화하는 기술이 더욱 더 요구되고 있다. 이에 따라, 예를 들어 향후에는 도 2와 같이 반도체 칩의 두께가 70㎛ 이하에서 30㎛ 이하까지 얇아질 것으로 예상되고 있어, 웨이퍼의 두께 감소가 더욱 더 요구되고 있는 실정이다.

그러나, 상술한 종래의 SOI 기판(300)에 있어서는 웨이퍼 두께 감소에 대응하기 위해 SOI 기판(100)의 제1 실리콘 웨이퍼(100)의 후면을 박형화하여야 하기 때문에 근접 게터링 효과가 점점 더 감소되는 문제가 발생한다.

즉, 게터링은 반도체 디바이스 제조 공정에서 발생하는 금속 등의 불순물에 의한 기판의 오염을 제어하기 위해, 실리콘 웨이퍼의 소자 활성 영역으로부터 금속 등의 불순물을 게터링 사이트로 이동시켜 불활성화시키는 능력을 갖도록 하는 방법으로서, 게터링 사이트의 위치에 따라 IG(Intrinsic Gettring)와 EG(Extrinsic Gettering)로 구분된다.

IG는 도 3의 (a)에 나타낸 바와 같이 실리콘 기판(10) 내부의 산소에 기인하여 생성되는 BMD(20, Bulk Micro Defect)에 의해 근접 게터링 효과를 갖으며, 실리콘 기판(10)에서 보통 약 50㎛의 깊이에 분포된다.

그러나, 초기 T1(700㎛ 이하)의 두께를 갖는 실리콘 기판(10)을, 도 3의 (b) 및 (c)에 나타낸 바와 같이, SIP 및 MCP를 구현하기 T2(50㎛+ ＋α)에서 T3(50㎛ 이하)까지 박형화시키기 되면 BMD(20)가 완전히 제거되기 때문에 근접 게터링 효과를 기대하기가 어렵다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 반도체 메모리 디바이스의 고집적화에 따른 MCP 또는 SIP 구현에 대응하면서 게터링 능력을 강화할 수 있는 SOI 기판의 제조 방법을 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 제1 실리콘 웨이퍼 표면에 금속 포획층을 형성하는 단계, 표면에 산화막이 형성되고 내부에 이온 주입층이 형성된 제2 실리콘 웨이퍼를 준비하는 단계, 금속 포획층과 이온 주입층이 대면하도록 제1 실리콘 웨이퍼와 제2 실리콘 웨이퍼를 접합하는 단계, 이온주입층을 벽개면이 되도록 하여 제1 실리콘 웨이퍼로부터 제2 실리콘 웨이퍼를 박리하는 단계, 및 제2 실리콘 웨이퍼의 금속 포획층 상에 잔류하는 제2 실리콘 웨이퍼 및 산화막을 연마하여 활성층 및 매립 산화막을 형성하는 단계를 포함하는 SOI 기판의 제조 방법이 제공된다.

또한, 금속 포획층은 고농도의 보론이 도핑된 에피택셜층으로 형성하는 것이 바람직하다.

또한, 금속 포획층은 4 내지 6㎛의 두께로 형성하는 것이 바람직하다.

또한, 제1 실리콘 기판의 저항률은 10 내지 20mΩ·㎝ 인 것이 바람직하다.

또한, 이온 주입층은 수소 이온 주입층이고, 벽개면은 열처리를 통해 형성할 수도 있다.

전술한 본 발명은 SOI 기판 제조에 있어서 제1 실리콘 웨이퍼의 표면에 고농도의 보론으로 도핑된 에피택셜층으로 이루어진 금속 포획층을 형성함으로써, SIP 및 MCP를 위해 SOI 기판의 제1 실리콘 웨이퍼의 후면을 박형화하더라도 금속 포획층에 의해 충분한 근접 게터링 효과를 얻을 수 있다.

그 결과. 반도체 디바이스의 특성 및 신뢰성을 개선시킬 수 있다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 실시예를 소개하기로 한다.

그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 한정되는 것으로 해석되어서는 안 된다. 또한, 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장된 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.

도 4는 본 발명의 실시예에 따른 SOI 기판의 제조 방법을 설명하기 위한 도면이다.

도 4의 (a)를 참조하면, 제1 실리콘 웨이퍼(100)를 준비하고, 제1 실리콘 웨이퍼(100)의 상부 표면에 금속 포획층(140)을 형성한다.

여기서, 금속 포획층(140)은 고농도의 보론이 도핑된 에피택셜층으로 4 내지 6㎛, 바람직하게는 약 5㎛의 두께로 형성한다. 이처럼, 제1 실리콘 웨이퍼(100)의 표면에 고농도의 보론이 도핑된 에피택셜층이 형성되면, 금속 이온, 특히 Cu에 대한 게터링 능력을 현저하게 향상되는 효과를 얻을 수 있다.

또한, 제1 실리콘 웨이퍼(100)의 저항률이 낮을수록 산소 석출물이 증가하게 되므로, 제1 실리콘 기판(100)의 저항률이 10 내지 20mΩ·㎝ 정도가 되도록 보론의 도핑 농도를 적절하게 조절하는 것이 바람직하다.

즉, 도 5는 제1 실리콘 웨이퍼(100) 표면에 금속 포획층(140)이 형성된 본 발명의 경우와 금속 포획층이 형성되지 않은 종래의 경우에 대한 게터링 효율을 나타낸 도면으로서, Ni 및 Fe에 대한 게터링 효율에 있어서는 종래와 크게 차이가 나지 않지만, Cu에 대한 게터링 효율에 있어서는 종래에 비해 현저하게 개선됨을 알 수 있다.

도 4의 (b)를 참조하면, 박리용 기판이 되는 제2 실리콘 웨이퍼(110)를 준비하고, 제2 실리콘 웨이퍼(110)의 표면에 산화막(120)을 형성한다.

그 후, 이온 주입법에 의해 제2 실리콘 웨이퍼(110)로 수소 이온(H+)을 주입하여 제2 실리콘 웨이퍼(110) 내부에 수소 이온 주입층(130)을 형성한다.

도 4의 (c)를 참조하면, 제1 실리콘 웨이퍼(100)의 금속 포획층(140)과 제2 실리콘 웨이퍼(110)의 수소 이온 주입층(130)이 대면하도록 제1 실리콘 웨이 퍼(100)와 제2 실리콘 웨이퍼(110)를 접합한다.

도 4의 (d)를 참조하면, 열처리를 수행하여 수소 이온 주입층(130)이 벽개면(劈開面)이 되도록 하여 제2 실리콘 웨이퍼(110)를 제1 실리콘 웨이퍼(100)로부터 박리한다.

도 4의 (d)에 나타낸 바와 같이, 제1 실리콘 웨이퍼(100)의 금속 포획층(140) 상에 잔류하는 제2 실리콘 웨이퍼(110A) 및 산화막(120A)을 연마기(200)를 사용하여 연마하여 제2 실리콘 웨이퍼(110A)를 박형화하여 소자가 형성되는 활성층(110B)을 형성하고, 동시에 산화막(120A)을 평탄화하여 활성층(110B)과 제1 실리콘 웨이퍼(100) 사이를 분리하는 매립 산화막(120B)을 형성함으로써, SOI 기판(300)을 형성한다.

이와 같이, 제1 실리콘 웨이퍼(100)의 표면에 고농도의 보론으로 도핑된 에피택셜층으로 이루어진 금속 포획층(140)을 형성하여 SOI 기판(300)을 제조함으로써, SIP 및 MCP를 구현하기 위해 SOI 기판(300)의 제1 실리콘 웨이퍼(100)의 후면을 박형화하더라도 금속 포획층(140)에 의해 충분한 근접 게터링 효과를 얻을 수 있다.

그 결과, 반도체 디바이스의 특성 및 신뢰성을 개선시킬 수 있다.

본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

도 1은 종래의 SOI 기판의 제조 방법을 설명하기 위한 도면.

도 2는 반도체 칩 두께 감소에 따른 웨이퍼 두께 감소 추세를 나타낸 그래프.

도 3은 웨이퍼 두께 감소에 따른 게터링 효과 감소를 설명하기 위한 도면.

도 4는 본 발명의 실시예에 따른 SOI 기판의 제조 방법을 설명하기 위한 도면.

도 5는 본 발명의 SOI 기판과 종래의 SOI 기판에서의 게터링 효율을 비교하여 나타낸 도면.

* 도면의 주요 부분에 대한 부호의 설명

10 : 실리콘 기판 20 : BMD

30 : 무결점층 40 : 소자층

100 : 제1 실리콘 웨이퍼 110 : 제 2 실리콘 웨이퍼

110A : 잔류 제2 실리콘 웨이퍼 110B : 활성층

120 : 산화막 120A : 잔류 산화막

120B : 매립 산화막 130 : 수소 이온 주입층

140 : 금속 포획층 200 : 연마기

Claims (6)

1. 제1 실리콘 웨이퍼 표면에 금속 포획층을 형성하는 단계;

   표면에 절연막이 형성되고 내부에 이온 주입층이 형성된 제2 실리콘 웨이퍼를 준비하는 단계;

   상기 금속 포획층과 상기 이온 주입층이 대면하도록 상기 제1 실리콘 웨이퍼와 상기 제2 실리콘 웨이퍼를 접합하는 단계;

   상기 이온주입층을 벽개면이 되도록 하여 상기 제1 실리콘 웨이퍼로부터 상기 제2 실리콘 웨이퍼를 박리하는 단계; 및

   상기 제2 실리콘 웨이퍼의 상기 금속 포획층 상에 잔류하는 제2 실리콘 웨이퍼 및 상기 절연막을 연마하여 활성층 및 및 매립 절연막을 형성하는 단계를 포함하는, SOI 기판의 제조 방법.
2. 제 1 항에 있어서,

   상기 금속 포획층은 고농도의 보론이 도핑된 에피택셜층으로 형성하는, SOI 기판의 제조 방법.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 금속 포획층은 4 내지 6㎛의 두께로 형성하는, SOI 기판의 제조 방법.
4. 제 1 항 또는 제 2 항에 있어서,

   상기 제1 실리콘 기판의 저항률이 10 내지 20mΩ·㎝ 인, SOI 기판의 제조 방법.
5. 제 1 항에 있어서,

   상기 이온 주입층은 수소 이온 주입층인, SOI 기판의 제조 방법.
6. 제 1 항 또는 제 5 항에 있어서,

   상기 벽개면은 열처리를 통해 형성하는, SOI 기판의 제조 방법.

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