KR100840785B1 - 스택형 반도체 소자에서 단결정 실리콘 패턴 형성 방법. - Google Patents

스택형 반도체 소자에서 단결정 실리콘 패턴 형성 방법. Download PDF

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Abstract

단결정 실리콘 패턴을 형성하는 방법으로, 단결정 실리콘으로 이루어지는 제1 기판의 상부 표면에 수소 이온을 주입시켜 상기 제1 기판의 상부 표면과 이격된 위치에 수소 이온 주입 영역을 형성한다. 단결정 실리콘으로 이루어지는 제2 기판 상에 상기 제2 기판을 덮으면서 상부면이 부분적으로 돌출된 형태의 실리콘 산화막 패턴을 형성한다. 상기 제2 기판에 형성된 실리콘 산화막 패턴의 상부면과 상기 제1 기판의 상부 표면을 접합한다. 다음에, 상기 수소 이온 주입 영역을 절단면으로 하여 상기 제1 기판의 일부분을 상기 제2 기판으로부터 분리시켜, 상기 실리콘 산화막 패턴들 상에 선택적으로 단결정 실리콘 패턴을 형성한다. 이와 같이, 간단한 공정에 의해 단결정 실리콘 패턴을 형성할 수 있다.

Description

스택형 반도체 소자에서 단결정 실리콘 패턴 형성 방법.{Method for forming single crystal silicon pattern in stacked semiconductor device}
도 1 내지 도 7은 본 발명의 실시예 1에 따라 스택형 반도체 소자에 포함되는 상부 단결정 실리콘 패턴 형성 방법을 나타내는 단면도들이다.
도 8 내지 도 9는 본 발명의 실시예 2에 따라 스택형 반도체 소자의 상부 소자 분리 구조의 형성 방법을 나타내는 단면도들이다.
도 10 내지 도 14는 본 발명의 실시예 3에 따라 스택형 반도체 소자에 포함되는 단결정 실리콘 패턴 형성 방법을 나타내는 단면도들이다.
도 15는 본 발명의 실시예 4에 따라 스택형 반도체 소자의 상부 소자 분리 구조의 형성 방법을 나타내는 단면도이다.
도 16은 본 발명의 실시예 1의 방법을 수행하여 단결정 실리콘 패턴을 형성한 이 후의 제1 기판의 평면 SEM 사진이다.
도 17은 본 발명의 실시예 1의 방법에 의해 형성된 제1 기판의 상부면에 대해 X축 방향으로 단차를 측정한 것이다.
본 발명은 단결정 실리콘 패턴 형성 방법에 관한 것이다. 보다 상세하게는, 스택형 반도체 소자에서 상부 단결정 실리콘 패턴 형성 방법에 관한 것이다.
최근에는 반도체 소자를 고도로 집적화시키기 위해 단결정 실리콘 기판 위로 MOS 트랜지스터와 같은 반도체 단위 소자들이 적층된 스택형 반도체 소자들이 개발되고 있다. 상기 스택형 반도체 소자는 다양한 반도체 소자들이 각 층별로 형성될 수 있어 각 소자들 간의 배선 길이가 감소된다. 때문에, 상기 배선들 간의 저항이 감소되어 고속으로 동작할 수 있다.
그런데, 상기 스택형 반도체 소자의 경우에는 반도체 단위 소자들을 다층으로 적층해야 하기 때문에 다층으로 적층되는 각각의 층간 절연막 패턴 상에 채널 영역으로 사용하기 위한 단결정 실리콘막이 형성되어야 한다.
따라서, 상기와 같이 상부에 단결정 실리콘막을 형성하기 위하여 다양한 방법이 연구되고 있다.
일 예로, 상기 단결정 실리콘막은 단결정 실리콘 기판을 시드로 하는 선택적 에피택시얼 성장(selective epitaxial growth : SEG)을 수행하여 형성될 수 있다. 그러나, 상기 선택적 에피택시얼 성장 공정을 수행하는데는 많은 시간이 소요되어 공정 비용이 매우 증가된다. 또한, 상기 공정에 의해서는 넓은 영역에 대해 단결정 실리콘막을 형성하기가 어렵다.
다른 예로, 반도체 단위 소자들이 형성되어 있는 단결정 실리콘 기판 위에 절연 역할을 하는 실리콘 산화막을 형성하고, 그 위에 또 다른 하나의 단결정 실리콘 기판을 접합(bonding)한 후 상기 접합된 단결정 실리콘 기판을 얇게 가공하는 방법으로 단결정 실리콘막을 형성하고 있다.
상기와 같이, 2개의 서로 다른 단결정 실리콘을 접합시키는 경우 저비용으로 넓은 영역에 대해 단결정 실리콘막을 형성할 수 있다.
그런데, 상기 접합에 의해 단결정 실리콘막을 형성한 이 후에는 상부의 액티브 영역을 정의하기 위한 패터닝 공정이 수행되어야 한다. 즉, 상기 단결정 실리콘막에 별도의 사진 식각 공정을 수행하여 단결정 실리콘 패턴을 형성하는 공정을 수행하여야 하므로 후속 공정이 복잡하다.
따라서, 본 발명의 목적은 사진 식각 공정을 사용하지 않으면서 단결정 실리콘 패턴을 형성하는 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 단결정 실리콘 패턴 형성 방법으로, 단결정 실리콘으로 이루어지는 제1 기판의 상부 표면에 수소 이온을 주입시켜 상기 제1 기판의 상부 표면과 이격된 위치에 수소 이온 주입 영역을 형성한다. 단결정 실리콘으로 이루어지는 제2 기판 상에 상기 제2 기판을 덮으면서 상부면이 부분적으로 돌출된 형태의 실리콘 산화막 패턴을 형성한다. 상기 제2 기판에 형성된 실리콘 산화막 패턴의 상부면과 상기 제1 기판의 상부 표면을 접합한다. 다음에, 상기 수소 이온 주입 영역을 절단면으로 하여 상기 제1 기판의 일부분을 상기 제2 기판으로부터 분리시켜, 상기 실리콘 산화막 패턴들 상에 선택적으로 단결정 실리콘 패턴을 형성한다.
상기 실리콘 산화막 패턴들을 형성하기 이 전에, 상기 제2 기판에 하부 구조물들을 형성하는 단계를 더 포함할 수 있다.
상기 실리콘 산화막 패턴들 사이에 생성된 홈 내부에는 본딩 억제 패턴을 형성할 수 있다.
상기 본딩 억제 패턴은 실리콘 질화물을 포함할 수 있다.
상기 본딩 억제 패턴은 그 상부면이 상기 실리콘 산화막 패턴의 상부면과 동일한 평면상에 위치하도록 형성될 수 있다.
상기 실리콘 산화막 패턴 및 본딩 억제 패턴을 형성하는 단계는, 상기 제2 기판을 덮는 제1 실리콘 산화막을 형성하는 공정, 상기 제1 실리콘 산화막 상에 본딩 억제 패턴들을 형성하는 공정, 상기 본딩 억제 패턴들 사이를 매립하는 제2 실리콘 산화막을 형성하는 공정 및 상기 본딩 억제 패턴 상부면이 노출되도록 제2 실리콘 산화막을 연마하여, 실리콘 산화막 패턴을 형성하는 공정을 수행하여 이루어질 수 있다.
상기 제1 실리콘 산화막을 형성한 이 후에, 상기 제1 실리콘 산화막의 상부면을 평탄화하는 단계를 더 포함할 수 있다.
단결정 실리콘 패턴을 형성한 이 후에, 상기 본딩 억제 패턴을 제거하여 개구를 형성하는 공정 및 상기 개구 내부에 실리콘 산화물을 매립하는 공정을 더 수행할 수 있다.
단결정 실리콘 패턴을 형성한 이 후에, 상기 단결정 실리콘 패턴 사이의 갭 부위에 실리콘 산화물을 매립하는 단계를 더 포함할 수 있다.
상기 접합 단계는 300 내지 400℃의 온도에서 수행되는 것이 바람직하다.
상기 제1 및 제2 기판을 접합하기 이 전에, 상기 제2 기판에 형성되어 있는 실리콘 산화막 패턴의 표면에 대해 질소 플라즈마 처리하는 단계를 더 포함할 수 있다.
상부 단결정 실리콘 패턴이 형성될 부위 아래가 돌출되도록 상기 실리콘 산화막 패턴이 형성될 수 있다.
상기 공정을 수행하면, 별도의 사진 식각 공정을 수행하지 않으면서도 단결정 실리콘 패턴을 형성할 수 있다. 따라서, 공정이 매우 단순해지며, 상기 패턴 형성 공정을 수행하는데 소요되는 비용이 절감된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 1 내지 도 7은 본 발명의 실시예 1에 따라 스택형 반도체 소자에 포함되는 상부 단결정 실리콘 패턴 형성 방법을 나타내는 단면도들이다.
도 1을 참조하면, 단결정 실리콘으로 이루어지는 제1 기판(100)을 마련한다. 상기 제1 기판(100)의 일부는 후속 공정을 통해 단결정 실리콘 패턴으로 제공되므로, 상기 제1 기판(100)은 도우너 기판이 된다.
상기 제1 기판(100)의 상부 표면 전체에 수소 이온을 주입시켜 상기 제1 기판(100)의 상부 표면과 이격된 위치에 수소 이온 주입 영역(102)을 형성한다. 상기 수소 이온 주입 영역(102)은 후속 공정에서 상기 제1 기판이 절단되는 절단층으로 제공된다.
즉, 이후의 공정에서, 상기 수소 이온 주입 영역(102)을 따라 상기 제1 기판(100)이 절단됨으로써 단결정 실리콘 패턴이 형성된다. 그러므로, 상기 제1 기판(100)의 상부 표면으로부터 상기 수소 이온 주입 영역(102)까지의 깊이는 형성하고자 하는 단결정 실리콘 패턴의 두께와 동일하거나 상기 두께보다 더 깊은 것이 바람직하다.
상기 제1 기판(100)의 표면으로부터 상기 수소 이온 주입 영역(102)의 깊이가 3000Å보다 얕으면 상기 수소 이온 주입 영역(102)에서 상기 제1 기판(100)을 절단하는 것이 용이하지 않다. 또한, 제1 기판(100)의 표면으로부터 상기 수소 이온 주입 영역(102)의 깊이가 10000Å보다 깊으면 스택형 반도체 소자의 전체 두께가 지나치게 두꺼워지므로 바람직하지 않다. 그러므로, 상기 제1 기판(100)의 표면으로부터 상기 수소 이온 주입 영역(102)의 깊이가 3000 내지 10000Å인 것이 바람직하다.
도 2를 참조하면, 단결정 실리콘으로 이루어지는 제2 기판(150)이 마련된다. 상기 제2 기판(150)은 후속 공정을 통해 상기 제1 기판의 일부를 제공받는 억셉트 기판이 된다.
상기 제2 기판(150)에 반도체 소자들을 형성한다. 예를 들어, 상기 제2 기판(150)에 모오스 트랜지스터를 포함하는 반도체 소자들을 형성할 수 있다.
구체적으로, 셸로우 트렌치 소자 분리 공정을 통해 소자 분리막 패턴(152)을 형성함으로써 액티브 영역과 필드 영역을 한정한다. 그리고, 상기 제2 기판(150)에 게이트 산화막 및 도전막을 증착하고 이를 패터닝하여 게이트(154)를 형성한다. 다음에, 상기 게이트(154)가 형성되어 있는 기판으로 불순물 이온을 주입함으로써 상기 게이트 양측의 기판 표면 아래에 소오스/드레인(156)을 형성한다.
다음에, 상기 반도체 소자들을 충분히 매립하도록 제1 실리콘 산화막(158)을 형성한다. 상기 제1 실리콘 산화막(158)은 층간 절연막으로써 사용된다. 보다 구체적으로, 상기 제1 실리콘 산화막(158)은 TEOS, USG, SOG 또는 HDP 산화물을 증착함으로서 형성될 수 있다.
이 후, 상기 제1 실리콘 산화막(158)을 평탄화한다. 상기 평탄화 공정은 화학기계적 연마 공정을 통해 수행될 수 있다. 한편, 상기 제1 실리콘 산화막(158)으로써 SOG막과 같은 유동성 산화 물질을 사용하는 경우 어닐링 공정을 통해 상부면을 평탄화할 수도 있다.
도시하지는 않았지만, 상기 제1 실리콘 산화막(158)을 관통하여 소오스/드레인(156)과 접속하는 콘택 및 상기 콘택과 전기적으로 연결되는 도전성 라인이 더 형성될 수 있다. 또한, 상기와 같이 도전성 라인이 형성되는 경우 상기 도전성 라인을 덮는 상부 층간 절연막이 더 형성될 수 있다. 이 때, 상기 상부 층간 절연막은 평탄한 상부면을 갖는다.
도 3을 참조하면, 상기 제1 실리콘 산화막(158) 상에 본딩 억제 패턴(160)을 형성한다. 상기 본딩 억제 패턴(160)은 제1 기판(100)을 접합시킬 때 약한 결합력을 갖도록 한다. 따라서, 상기 본딩 억제 패턴(160)이 형성된 영역에는 국부적으로 상기 제1 기판(100)이 접합되지 않는다.
상기 제1 기판(100)과의 접합 특성이 양호해지기 위해서는, 상기 제1 기판(100)과 접하는 면에 형성되어 있는 제2 기판(150)의 박막의 표면이 친수화되어야 한다. 그러므로, 상기 본딩 억제 패턴(160)은 플라즈마 표면 처리에 의해서도 표면이 거의 친수화되지 않는 물질로 이루어질 수 있다. 구체적으로, 상기 본딩 억제 패턴(160)은 실리콘 질화막 패턴으로 형성할 수 있다.
상기 본딩 억제 패턴(160)들은 단결정 실리콘 패턴이 형성되지 않는 영역에 한하여 형성된다. 즉, 후속의 공정에서 상기 본딩 억제 패턴(160)의 상부면에는 단결정 실리콘 패턴이 형성되지 않기 때문에, 상부 반도체 소자를 형성할 때 소자 분리 영역에 해당되는 부위에만 상기 본딩 억제 패턴(160)들을 형성한다.
도 4를 참조하면, 상기 본딩 억제 패턴(160)들 사이를 매립하도록 제2 실리콘 산화막(도시안됨)을 형성한다. 다음에, 상기 본딩 억제 패턴(160)들 상부면이 노출되도록 상기 제2 실리콘 산화막을 화학 기계적 연마 공정을 통해 제거함으로써 제2 실리콘 산화막 패턴(162)을 형성한다. 이하에서는, 상기 제1 실리콘 산화막(158) 및 제2 실리콘 산화막 패턴(162)이 적층된 구조를 실리콘 산화막 패턴이라고 하면서 설명한다.
상기 연마 공정을 수행하면, 상기 제2 실리콘 산화막 패턴(162)의 상부면은 상기 본딩 억제 패턴(160)의 상부면과 동일한 평면상에 위치한다. 상기 제2 실리콘 산화막 패턴(162)은 상기 제1 기판(100)과 접합하기 위한 본딩 패턴으로 제공된다.
이 경우, 상기 제2 실리콘 산화막 패턴(162)들은 단결정 실리콘 패턴이 형성되는 영역에 한하여 형성된다. 즉, 제2 층에 반도체 소자를 형성할 때 액티브 영역 이 형성될 부위의 하부에만 제2 실리콘 산화막 패턴(162)이 형성된다.
본 실시예에서는, 도 3 및 4 에서 설명한 것과 같이 본딩 억제 패턴(160)들을 먼저 형성한 이 후에 상기 본딩 억제 패턴(160)들 사이에 제2 실리콘 산화막 패턴(162)들을 형성함으로써 실리콘 산화막 패턴을 형성하였다. 그러나, 상기 방법 이외에, 상기 단결정 실리콘 패턴이 형성될 부위에는 실리콘 산화물이 노출되고, 나머지 부위에는 본딩 억제 패턴(160)이 노출되는 구조물을 형성하는 다른 방법들도 가능하다.
예를 들어, 상기 본딩 억제 패턴(160)이 형성되어야 할 부위의 제1 실리콘 산화막(158)을 식각하여 트렌치를 형성하고, 상기 트렌치 내부에 실리콘 질화물을 증착한다. 이 후, 상기 제1 실리콘 산화막(158)이 노출되도록 상기 실리콘 질화물을 화학 기계적 연마 공정을 통해 제거함으로써 본딩 억제 패턴(160)을 형성할 수 있다. 이 경우, 상기 제1 실리콘 산화막(158)의 표면 부위를 패터닝함으로써 별도로 제2 실리콘 산화막 패턴을 형성하지 않고도 도 4에 도시된 것과 동일한 구조를 형성할 수 있다.
도 5를 참조하면, 상기 제2 실리콘 산화막 패턴(162) 및 본딩 억제 패턴(160)이 형성되어 있는 제2 기판(150)의 표면을 플라즈마 처리한다. 상기 플라즈마 처리는 상기 제1 기판(100)과의 부착력을 증가시키기 위하여 수행한다. 구체적으로, 상기 제2 기판(150) 표면에 대해 질소(N2) 플라즈마 처리를 수행할 수 있다. 한편, 상기 플라즈마 처리는 용량결합형 플라즈마(capacitor coupled plasma) 또는 유도결합형 플라즈마(inductive coupled plasma)를 이용하여 수행할 수 있다.
일반적으로, 플라즈마 처리에 의한 표면 개질은 이온 충격에 의한 표면 손상 및 댕글링 본드(dangling bond)의 발생 또는 케미컬에 의한 화학 반응층의 형성에 의하여 이루어진다. 그런데, 상기와 같이 질소 플라즈마에 의해 표면 처리를 하면, 상기 제2 실리콘 산화막 패턴(162)의 표면에는 댕글링 본드 및 화학 반응층이 다수 생성되어 상기 제2 실리콘 산화막 패턴(162)의 표면이 활성화된다. 그러나, 상기 본딩 억제 패턴(160)으로 사용되는 실리콘 질화막 패턴은 상기 표면 처리를 수행하더라도 댕글링 본드 및 화학 반응층이 거의 생성되지 않아서 표면이 활성화되지 않는다.
이 후, 상기 제2 기판(150)을 세정한다. 상기 세정 공정을 통해, 상기 제2 기판(150)에 형성된 제2 실리콘 산화막 패턴(162) 및 본딩 억제 패턴(160) 상에 형성되어 있는 파티클(particle)들을 제거한다. 상기 세정은 30℃ 내지 80℃ 범위의 온도에서 사용되는 수산화 암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수를 포함하는 SC1(표준 세정1) 용액을 사용하는 습식 방법으로 수행될 수 있다.
상기 공정을 통해 제2 기판(150)을 세정하는 경우, 제2 기판(150)에 형성되어 있는 상기 제2 실리콘 산화막 패턴(162)의 표면의 친수성이 높아진다.
한편, 상기 제1 기판(100)에 대해서도 표면의 파티클을 제거하기 위한 세정 공정을 수행할 수 있다.
도 6을 참조하면, 상기 플라즈마 처리된 제2 기판(150)과 상기 제1 기 판(100)의 상부 표면을 접합한다.
구체적으로, 상기 제1 기판(100)의 상부면과 상기 제2 기판(150)에서 제2 실리콘 산화막 패턴(162) 및 본딩 억제 패턴(160)이 형성되어 있는 표면을 접촉시킨다. 다음에, 상기 제1 및 제2 기판(100, 150)을 열처리함으로써 두 기판의 접합을 강화시킨다.
상기 접합 온도가 400℃ 이상이 되면, 접합이 이루어지기 전에 상기 수소 이온 주입 영역(102)을 따라 상기 제1 기판(100)이 분리될 수 있어 바람직하지 않다. 또한, 상기 접합 온도가 250℃ 이하가 되면 기판의 접합이 정상적으로 이루어지지 않는다. 그러므로, 접합 효율이 높으면서 기판의 접합면에 구조적 결함의 생성이 방지되도록 하기 위하여, 250 내지 450℃ 온도 하에서 접합이 이루어지는 것이 바람직하다. 더 바람직하게는 약 30분간 약 300℃ 온도 하에서 상기 제1 및 제2 기판을 접합한다.
상기 열처리 공정을 수행하면, 상기 제2 기판(150)의 제2 실리콘 산화막 패턴(162)의 표면 및 제1 기판(100)의 표면에 형성되어 있는 -SiOH 결합이 대부분 사라지면서 강한 공유 결합 Si-O-Si이 생성된다. 때문에, 상기 제1 기판(100)의 상부면과 상기 제2 기판(150)의 제2 실리콘 산화막 패턴(162)은 매우 단단하게 접합된다.
반면에, 상기 제2 기판(150)의 본딩 억제 패턴(160)의 표면은 친수성을 띠고 있지 않기 때문에, 상기 열처리를 수행하더라도 상기 제1 기판(100)의 상부면과 상기 제2 기판(150)의 본딩 억제 패턴(160)은 접합되지 않는다.
도 7을 참조하면, 상기 제1 기판(100)에 형성되어 있는 수소 이온 주입 영역(102)을 따라 상기 제1 기판(100)을 분리시킨다. 상기 분리 공정을 수행하면, 상기 제2 실리콘 산화막 패턴(162) 상에만 선택적으로 상기 제1 기판(100)의 일부분이 남아있게 되어 단결정 실리콘 패턴(104)이 형성된다.
구체적으로, 접합된 상태의 제1 및 제2 기판(100, 150)을 400 내지 600℃의 온도로 약 30분 내지 2시간 정도 열처리하면서 기계적으로 힘을 가한다. 상기 열처리를 하면, 상기 제1 기판(100) 내의 수소 이온 주입 영역에 포함된 수소 가스들에 버블들이 생성되고, 상기 버블들이 서로 결합됨으로써 상기 버블들의 압력이 증가하게 된다. 이로써 상기 이온 주입 영역 부위(102)가 박리될 수 있다. 이에 더하여, 상기 이온 주입 영역 부위(102)에 기계적인 힘을 가함으로써 상기 이온 주입 영역(102)을 따라 제1 기판(100)을 분리시킨다.
상기와 같이, 제1 기판(100)을 분리시키면 상기 제2 기판(150)의 제2 실리콘 산화막 패턴(162) 상부면에는 상기 제1 기판(100)이 접합되어 있으므로 제1 기판(100)의 일부분이 남아있게 된다. 즉, 상기 제2 실리콘 산화막 패턴(162)의 상부면에는 상기 제1 기판(100)의 상부면으로부터 상기 수소 이온 주입 영역(102)까지 두께만큼의 단결정 실리콘 패턴(104)이 형성된다.
그러나, 상기 본딩 억제 패턴(160) 상에는 상기 제1 기판(100)이 접합되어 있지 않고 단순히 놓여져 있다. 때문에, 상기 분리 공정을 수행한 이 후에는 상기 본딩 억제 패턴(160) 상에 제1 기판(100)이 남아있지 않게 된다.
또한, 상기 접합이 이루어진 부위와 접합되어 있지 않은 부위에서의 응력의 차이로 인해 상기 제2 실리콘 산화막 패턴(162) 및 본딩 억제 패턴(160)의 측벽 계면 부위 상부로 상기 제1 기판(100)이 절단된다. 이 때, 상기 제1 기판(100)의 결정 방향을 따라 절단될 수 있다. 상기 절단면은 상기 단결정 실리콘 패턴(104)의 측면이 된다.
도시되지는 않았지만, 상기 제1 기판(100)의 결정 방향이 <100>인 기판일 경우 상기 단결정 실리콘 패턴(104)의 측면은 상기 제2 실리콘 산화막 패턴(162) 및 본딩 억제 패턴(160)의 상부면에 대해 약 45도의 경사를 가질 수 있다.
실시예 2
도 8 내지 도 9는 본 발명의 실시예 2에 따라 스택형 반도체 소자의 상부 소자 분리 구조의 형성 방법을 나타내는 단면도들이다.
이하에서 설명하는 실시예 2의 소자 분리 구조는 상기 실시예1 의 단결정 실리콘 패턴 형성 이 후에 상기 제2 기판에 대해 몇가지 공정을 추가함으로써 형성될 수 있다.
그러므로, 먼저 도 1 내지 도 7에서 설명한 것과 동일한 공정을 수행하여 도 7에 도시된 구조를 형성한다.
도 8을 참조하면, 상기 본딩 억제 패턴(160)을 제거하여 상기 단결정 실리콘 패턴(104) 사이에 개구(164)를 형성한다.
상기 본딩 억제 패턴(160)을 제거하는 동안에 상기 단결정 실리콘 패턴(104)의 표면 손상을 억제하기 위하여, 상기 본딩 억제 패턴(160)은 습식 식각 공정을 통해 제거하는 것이 바람직하다.
도 9를 참조하면, 상기 개구(164) 내부를 채우면서 상기 단결정 실리콘 패턴(104) 상에 소자 분리용 절연막(도시안됨)을 형성한다. 상기 절연막은 실리콘 산화물을 증착시켜 형성할 수 있다.
상기 단결정 실리콘 패턴(104)의 표면이 노출되도록 상기 절연막을 화학기계적 연마 공정을 통해 연마하여 상부 소자 분리막 패턴(166)을 형성한다.
상기 화학 기계적 연마 공정을 수행할 때, 상기 단결정 실리콘 패턴(104)의 상부면의 일부를 제거할 수 있다. 그러므로, 상기 단결정 실리콘 패턴(104)의 두께가 다소 얇아지도록 조절할 수 있다.
설명한 것과 같이 공정을 수행하면, 스택형 반도체 소자에서 상부에 형성되는 액티브 영역 및 소자 분리 영역을 정의하기 위하여 별도의 사진 식각 공정이 요구되지 않는다. 따라서, 공정이 매우 단순해지며 공정을 수행하는데 소요되는 비용이 절감된다.
실시예 3
도 10 내지 도 14는 본 발명의 실시예 3에 따라 스택형 반도체 소자에 포함되는 단결정 실리콘 패턴 형성 방법을 나타내는 단면도들이다.
이하에서 설명하는 실시예 3에 따른 단결정 실리콘 패턴 형성 방법은 상기 본딩 억제 패턴이 형성되지 않는 것을 제외하고는 실시예 1의 방법과 동일하다. 그러므로, 도면에서, 동일한 구성 요소에 대하여 동일한 도면 부호를 부여한다.
먼저, 도 1을 참조로 설명한 것과 동일한 공정을 수행하여 수소 이온 주입 영역을 포함하는 제1 기판을 형성한다.
도 1을 참조로 상기 공정들을 설명하면, 단결정 실리콘으로 이루어지는 제1 기판(100)을 마련한다. 상기 제1 기판(100)의 일부는 후속 공정을 통해 단결정 실리콘 패턴으로 제공되므로, 상기 제1 기판(100)은 도우너 기판이 된다.
상기 제1 기판(100)의 상부 표면 전체에 수소 이온을 주입시켜 상기 제1 기판(100)의 상부 표면과 이격된 위치에 수소 이온 주입 영역(102)을 형성한다. 상기 수소 이온 주입 영역(102)은 후속 공정에서 상기 제1 기판(100)이 절단되는 절단층으로 제공된다.
도 10을 참조하면, 단결정 실리콘으로 이루어지는 제2 기판(150)을 마련한다. 상기 제2 기판(150)은 상기 제1 기판(100)의 일부를 제공받는 억셉트 기판이 된다.
상기 제2 기판(150)에 반도체 소자들을 형성한다. 예를 들어, 상기 제2 기판(150)에 모오스 트랜지스터를 포함하는 반도체 소자들을 형성할 수 있다.
다음에, 상기 반도체 소자들을 충분히 매립하도록 실리콘 산화막(170)을 형성한다. 상기 실리콘 산화막(170)은 TEOS, USG, SOG 또는 HDP 산화물을 증착함으로서 형성될 수 있다.
이 후, 상기 실리콘 산화막(170)을 평탄화하는 공정을 수행한다. 상기 평탄화 공정은 화학기계적 연마 공정을 통해 수행될 수 있다.
도 11을 참조하면, 상기 제2 기판(150)의 상기 실리콘 산화막(170) 상에 포 토레지스트 패턴(172)을 형성한다. 상기 포토레지스트 패턴(172)을 식각 마스크로 사용하여 상기 실리콘 산화막(170)의 일부분을 식각함으로써 부분적으로 돌출된 형태의 실리콘 산화막 패턴(170a)을 형성한다.
이 때, 상기 포토레지스트 패턴(172)은 단결정 실리콘 패턴이 형성되지 않는 부위의 실리콘 산화막 패턴(170a)을 노출시키도록 형성된다. 따라서, 상기 식각 공정을 통해 형성된 상기 실리콘 산화막 패턴(170a)의 홈 부위는 상기 단결정 실리콘 패턴이 형성되지 않는 부위가 된다. 또한, 상기 실리콘 산화막 패턴(170a)에서 상부로 돌출된 부위에는 후속 공정을 통해 단결정 실리콘 패턴이 형성된다.
이 후, 도시되지는 않았지만, 에싱 및 스트립 공정을 수행하여 상기 포토레지스트 패턴(172)을 제거한다.
본 실시예에서는, 상기 실리콘 산화막 패턴(170a)의 일부분을 식각하여 홈을 형성함으로써 상기 단결정 실리콘 패턴이 형성되기 위한 부위를 지정하였다. 그러나, 상기 단결정 실리콘 패턴이 형성될 부위에 실리콘 산화물이 돌출되도록 하는 다른 방법들도 가능하다.
예를 들어, 상기 실리콘 산화막 패턴(170a) 상에, 제2 실리콘 산화막을 증착하는 공정 및 이를 패터닝하는 공정을 수행하여, 도 11에 도시된 것과 동일한 구조를 형성할 수 있다.
도 12를 참조하면, 상기 실리콘 산화막 패턴(170a)이 형성되어 있는 제2 기판(150)의 표면을 플라즈마 처리한다. 상기 플라즈마 처리는 상기 제1 기판(100)과의 부착력을 증가시키기 위하여 수행한다. 구체적으로, 상기 제2 기판(150) 표면에 대해 질소(N2) 플라즈마 처리를 수행할 수 있다.
이 후, 상기 제2 기판(150)을 세정한다. 상기 세정 공정은 상기 제2 기판(150)에 형성된 실리콘 산화막 패턴(170a)에 형성되어 있는 파티클(particle)들을 제거한다. 습식 세정 공정에 의해 제2 기판(150)을 세정하는 경우, 제2 기판(150)에 형성되어 있는 실리콘 산화막 패턴(170a) 표면의 친수성이 높아진다.
한편, 상기 제1 기판(100)에 대해서도 파티클을 제거하기 위한 표면 세정 공정을 수행할 수 있다.
도 13을 참조하면, 상기 플라즈마 처리된 제2 기판(150)과 상기 제1 기판(100)의 상부 표면을 접합한다. 구체적으로, 상기 제1 기판(100)의 상부면과 상기 제2 기판(150)에서 상기 실리콘 산화막의 돌출된 표면을 접촉시킨다. 다음에, 상기 제1 및 제2 기판(100, 150)에 열처리함으로써 두 기판의 접합을 강화시킨다. 이 때, 접합 효율이 높으면서 기판의 접합면에 구조적 결함의 생성이 방지되도록 하기 위하여, 250 내지 450℃ 온도 하에서 접합이 이루어지는 것이 바람직하다. 더 바람직하게는 약 30분간 약 300℃ 온도 하에서 상기 제1 및 제2 기판(100, 150)을 접합한다.
상기 열처리 공정을 수행하면, 상기 제2 기판(150)에서 실리콘 산화막의 돌출된 표면 및 제1 기판(100)의 표면에 형성되어 있는 -SiOH 결합이 대부분 사라지면서 강한 공유 결합 Si-O-Si이 생성된다. 때문에, 상기 제1 기판(100)의 상부면과 상기 제2 기판(150)의 실리콘 산화막 패턴(170a)의 돌출된 표면 부위는 매우 단단 하게 접합된다.
반면에, 상기 제2 기판(150)의 실리콘 산화막 패턴(170a) 홈 부위에는 상기 제1 기판(100)의 상부면과 직접 접촉되지 않으므로 접합이 이루어지지 않는다.
도 14를 참조하면, 상기 제1 기판(100)에 형성되어 있는 수소 이온 주입 영역(102)을 따라 상기 제1 기판(100)을 분리시킨다.
상기와 같이, 제1 기판(100)을 분리시키면 상기 제2 기판(150)의 실리콘 산화막 패턴(170a)의 돌출된 부위에는 상기 제1 기판(100)이 접합되어 있으므로 제1 기판(100)의 일부분이 남아있게 된다. 즉, 상기 실리콘 산화막 패턴(170a)의 돌출된 부위에는 상기 제1 기판(100)의 상부면으로부터 상기 수소 이온 주입 영역(102)까지 두께만큼의 단결정 실리콘 패턴(104)이 형성된다.
그러나, 상기 실리콘 산화막 패턴(170a)의 홈 부위에는 상기 제1 기판(100)이 접합되어 있지 않고 단순히 놓여져 있다. 때문에, 상기 분리 공정을 수행한 이 후에는 상기 실리콘 산화막 패턴(170a)의 홈 부위에는 제1 기판(100)이 남아있지 않게 된다.
또한, 상기 접합이 이루어진 부위와 접합되어 있지 않은 부위에서의 응력의 차이로 인해 상기 실리콘 산화막 패턴(170a)의 돌출 부위와 홈 부위의 경계에서 상기 실리콘 산화막 패턴(170a) 표면과 수직한 방향으로 상기 제1 기판(100)이 절단된다. 상기 절단면은 상기 단결정 실리콘 패턴(104)의 측면이 된다.
실시예 4
도 15는 본 발명의 실시예 4에 따라 스택형 반도체 소자의 상부 소자 분리 구조의 형성 방법을 나타내는 단면도이다.
이하에서 설명하는 실시예 4의 소자 분리 구조는 상기 실시예 3의 단결정 실리콘 패턴 형성 이 후에 몇가지 공정을 추가함으로써 형성될 수 있다.
그러므로, 먼저 도 10 내지 도 14에서 설명한 것과 동일한 공정을 수행하여 도 14에 도시된 구조를 형성한다.
도 15를 참조하면, 상기 단결정 실리콘 패턴(104)들 사이에 생성된 개구 내부를 채우면서 상기 단결정 실리콘 패턴(104) 상에 소자 분리용 절연막을 형성한다. 상기 소자 분리용 절연막은 실리콘 산화물을 증착시켜 형성할 수 있다.
상기 단결정 실리콘 패턴(104)의 표면이 노출되도록 상기 소자 분리용 절연막을 화학기계적 연마 공정을 통해 연마하여 상부 소자 분리막 패턴(172)을 형성한다.
상기 화학 기계적 연마 공정을 수행할 때, 상기 단결정 실리콘 패턴(104)의 상부면의 일부를 제거할 수 있다. 그러므로, 상기 단결정 실리콘 패턴(104)의 두께가 얇아지도록 조절할 수 있다.
설명한 것과 같이 공정을 수행하면, 스택형 반도체 소자에서 상부에 형성되는 액티브 영역 및 소자 분리 영역을 정의하기 위하여 별도의 사진 식각 공정이 요구되지 않는다. 따라서, 공정이 매우 단순해지며 공정을 수행하는데 소요되는 비용이 절감된다.
도 16은 본 발명의 실시예 1의 방법을 수행하여 단결정 실리콘 패턴을 형성한 이 후의 제1 기판의 평면 SEM 사진이다. 도 17은 본 발명의 실시예 1의 방법에 의해 형성된 제1 기판의 상부면에 대해 X축 방향으로 단차를 측정한 것이다.
상기 실시예 1의 방법에 의하면, 상기 단결정 실리콘 패턴이 형성된 제2 기판에는 반도체 소자들이 형성되어 있다. 때문에, 평면 SEM 사진을 통해 상기 제2 기판에 형성되어 있는 단결정 실리콘 패턴을 구분하기가 용이하지 않다. 그러므로, 제1 및 제2 기판을 서로 분리하여 상기 단결정 실리콘 패턴을 형성한 이 후에, 도우너 기판인 제1 기판의 상부면의 평면 SEM 사진을 통해 제2 기판에 형성된 단결정 실리콘 패턴의 형상을 파악하였다.
도 16 및 17을 참조하면, 밝게 보이는 부위가 제1 기판의 높은 단차 부위(200)이며, 상대적으로 어둡게 보이는 부위가 제1 기판의 낮은 단차 부위(202)이다.
상기 제1 기판의 높은 단차 부위(200)는 상기 제2 기판에서 소자 분리 영역에 해당한다. 또한, 상기 제1 기판의 낮은 단차 부위(202)는 상기 제2 기판에서 단결정 실리콘 패턴이 형성되는 부위에 해당한다.
여기서, 상기 높은 단차 부위(200)와 낮은 단차 부위(202)는 약 5500Å정도의 두께 차이를 보인다. 그러므로, 상기 제2 기판에는 약 5500Å정도의 높이를 갖는 단결정 실리콘 패턴이 형성되었음을 알 수 있다.
이와 같이, 사진 식각 공정을 수행하지 않고서도 본 발명의 실시예 1의 방법에 의해 단결정 실리콘 패턴을 형성할 수 있음을 알 수 있다.
상술한 바와 같이 본 발명에 의하면, 사진 식각 공정을 사용하지 않으면서 단결정 실리콘 패턴을 형성할 수 있다. 이로 인해, 상기 단결정 실리콘 패턴을 형성하는 공정이 단순화되어 상기 패터닝 공정을 수행하는데 소요되는 비용을 절감할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

  1. 단결정 실리콘으로 이루어지는 제1 기판의 상부 표면에 수소 이온을 주입시켜 상기 제1 기판의 상부 표면과 이격된 위치에 수소 이온 주입 영역을 형성하는 단계;
    단결정 실리콘으로 이루어지는 제2 기판 상에 상기 제2 기판을 덮으면서 상부면이 부분적으로 돌출된 형태의 실리콘 산화막 패턴을 형성하는 단계;
    상기 제2 기판에 형성된 실리콘 산화막 패턴의 상부면과 상기 제1 기판의 상부 표면을 접합하는 단계; 및
    상기 수소 이온 주입 영역을 절단면으로 하여 상기 제1 기판의 일부분을 상기 제2 기판으로부터 분리시켜, 상기 실리콘 산화막 패턴들 상에 선택적으로 단결정 실리콘 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 단결정 실리콘 패턴 형성 방법.
  2. 제1항에 있어서, 상기 실리콘 산화막 패턴들을 형성하기 이 전에,
    상기 제2 기판에 하부 구조물들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 단결정 실리콘 패턴 형성 방법.
  3. 제1항에 있어서, 상기 실리콘 산화막 패턴들 사이에 생성된 홈 내부에는 본딩 억제 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 단결정 실리콘 패턴 형성 방법.
  4. 제3항에 있어서, 상기 본딩 억제 패턴은 실리콘 질화물을 포함하는 것을 특징으로 하는 단결정 실리콘 패턴 형성 방법.
  5. 제3항에 있어서, 상기 본딩 억제 패턴은 그 상부면이 상기 실리콘 산화막 패턴의 상부면과 동일한 평면상에 위치하도록 형성되는 것을 특징으로 하는 단결정 실리콘 패턴 형성 방법.
  6. 제3항에 있어서, 상기 실리콘 산화막 패턴 및 본딩 억제 패턴을 형성하는 단계는,
    상기 제2 기판을 덮는 제1 실리콘 산화막을 형성하는 단계;
    상기 제1 실리콘 산화막 상에 본딩 억제 패턴들을 형성하는 단계;
    상기 본딩 억제 패턴들 사이를 매립하는 제2 실리콘 산화막을 형성하는 단계; 및
    상기 본딩 억제 패턴 상부면이 노출되도록 제2 실리콘 산화막을 연마하여, 실리콘 산화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 단결정 실리콘 패턴 형성 방법.
  7. 제6항에 있어서, 상기 제1 실리콘 산화막을 형성한 이 후에, 상기 제1 실리 콘 산화막의 상부면을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 단결정 실리콘 패턴 형성 방법.
  8. 제3항에 있어서, 상기 단결정 실리콘 패턴을 형성한 이 후에,
    상기 본딩 억제 패턴을 제거하여 개구를 형성하는 단계; 및
    상기 개구 내부에 실리콘 산화물을 매립하는 단계를 더 포함하는 것을 특징으로 하는 단결정 실리콘 패턴 형성 방법.
  9. 제1항에 있어서, 상기 단결정 실리콘 패턴을 형성한 이 후에,
    상기 단결정 실리콘 패턴 사이의 갭 부위에 실리콘 산화물을 매립하는 단계를 더 포함하는 것을 특징으로 하는 단결정 실리콘 패턴 형성 방법.
  10. 제1항에 있어서, 상기 접합 단계는 300 내지 400℃의 온도에서 수행되는 것을 특징으로 하는 단결정 실리콘 패턴 형성 방법.
  11. 제1항에 있어서, 상기 제1 및 제2 기판을 접합하기 이 전에,
    상기 제2 기판에 형성되어 있는 실리콘 산화막 패턴의 표면에 대해 질소 플라즈마 처리하는 단계를 더 포함하는 것을 특징으로 하는 단결정 실리콘 패턴 형성 방법.
  12. 제1항에 있어서, 상부 단결정 실리콘 패턴이 형성될 부위 아래가 돌출되도록 상기 실리콘 산화막 패턴이 형성되는 것을 특징으로 하는 단결정 실리콘 패턴 형성 방법.
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