KR100769127B1 - 반도체 소자의 격리막 형성방법 - Google Patents

Abstract

본 발명은 반도체 기판 상에 제1 절연막 및 제2 절연막을 차례로 형성하고, 상기 제2 절연막 상에 포토레지스트 패턴을 형성하는 공정; 상기 포토레지스트 패턴을 마스크로 하여 상기 제1 절연막, 제2 절연막, 및 상기 반도체 기판을 소정 깊이 까지 식각하여 트렌치를 형성하는 공정; 상기 트렌치를 포함한 전면에 산화막을 형성하는 공정; 상기 형성된 산화막 중 뾰족하게 형성된 부분을 플라즈마 스퍼터링 공정을 이용하여 제거하는 공정; 상기 트렌치 영역에만 상기 산화막이 잔존하도록 상기 산화막을 화학기계적연마법을 이용하여 제거하는 공정; 및 상기 제2 절연막을 식각하는 공정으로 이루어지며, 상기 플라즈마 스퍼터링 공정은 진공 압력을 조절하여 플라즈마의 평균자유행로를 산화막의 뾰족한 부분까지만으로 제한하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법에 관한 것으로서,

본 발명은 트렌치를 포함한 전면에 산화막을 형성한 후 상기 산화막 중 뾰족하게 형성된 부분을 제거하는 공정을 추가함으로써 CMP공정시 실리콘 기판에 스크래치가 발생하는 문제가 해결된다.

소자 격리막, STI

Description

반도체 소자의 격리막 형성방법{method for forming isolation film of semiconductor device}

도 1a 내지 도 1e는 종래의 쉘로우 트렌치 격리방법을 이용한 반도체 소자의 격리막 형성방법을 나타낸 공정단면도이다.

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 소자의 격리막 형성방법을 나타낸 공정단면도이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 반도체 기판 120 : 제1 절연막

140 : 제2 절연막 160 : 포토레지스트 패턴

180 : 산화막

본 발명은 반도체 소자의 격리막 형성방법에 관한 것으로, 보다 구체적으로는 쉘로우 트렌치 격리 방법을 이용하여 반도체 소자의 격리막을 형성하는 방법에 관한 것이다.

반도체 소자에는 트랜지스터, 캐패시터 등의 단위 소자로 된 셀들이 반도체 소자의 용량에 따라 한정된 면적 내에 다수개가 집적되는데, 이러한 셀들은 서로 독립적인 동작 특성을 위하여 전기적인 격리가 필요하다.

따라서, 이러한 셀들간의 전기적인 격리를 위한 방편으로서, 실리콘 기판을 리세스(recess)하고 필드 산화막을 성장시키는 실리콘 부분 산화(LOCal Oxidation of Silicon: LOCOS)방법과, 실리콘 기판을 수직방향으로 식각하여 트렌치를 형성하고 상기 트렌치에 절연 물질을 매립하는 쉘로우 트렌치 분리(Shallow Trench Isolation: STI) 방법이 알려져 있다.

상기 실리콘 부분 산화 방법은 필드 산화막이 활성영역으로 확장되어 필드 산화막 에지부의 버즈 비크(Bird's Beak) 발생 때문에 활성영역의 면적이 축소되는 단점이 있다.

그에 반하여, 상기 쉘로우 트렌치 격리 방법은 반응성 이온 식각이나 플라즈마 식각과 같은 건식식각 기술을 사용하여 좁고 깊은 트렌치를 만들고, 상기 트렌치 내에 절연막을 채우는 방법이므로 버즈 비크의 문제가 발생하지 않는다. 또한, 상기 쉘로우 트렌치 격리 방법은 절연막이 채워진 트렌치의 표면을 평탄하게 하므로 소자 격리 영역이 차지하는 면적이 작어서 반도체 소자의 미세화 구현에 유리하다.

이하, 첨부된 도면을 참고하여 종래의 쉘로우 트렌치 격리방법을 이용한 반도체 소자의 격리막 형성방법에 대해서 설명하기로 한다.

도 1a 내지 도 1e는 종래의 쉘로우 트렌치 격리방법을 이용한 반도체 소자의 격리막 형성방법을 나타낸 공정단면도이다.

우선, 도 1a에 도시한 바와 같이, 실리콘 기판(10)상에 패드 산화막(12)과 질화막(14)을 순차적으로 형성한 후, 상기 질화막(14) 상부에 소자 격리 영역을 노출시키기 위해서 포토레지스트 패턴(16)을 형성한다.

다음, 도 1b에 도시한 바와 같이, 상기 포토레지스트 패턴(16)을 마스크로 하여 상기 패드 산화막(12), 질화막(14), 및 실리콘 기판(10)을 소정 깊이 까지 식각하여 트렌치를 형성한다.

여기서, 상기 트렌치가 형성된 영역은 비활성영역이 되고, 트렌치가 형성되지 않은 영역은 활성영역이 된다.

다음, 도 1c에 도시한 바와 같이, 상기 트렌치를 포함한 전면에 산화막(18)을 형성한다.

다음, 도 1d에 도시한 바와 같이, 상기 산화막(18)을 화학기계적연마법(Chemical Mechanical Polishing: CMP)을 이용하여 제거하여 트렌치 영역에만 산화막(16)이 잔존하도록 한다.

다음, 도 1e에 도시한 바와 같이, 상기 질화막(14)을 식각하여 산화막으로 이루어진 격리막을 완성한다.

그러나, 이와 같은 종래의 쉘로우 트렌치 격리방법을 이용한 반도체 소자의 격리막 형성방법은 다음과 같은 문제가 있다.

도 1c를 참조하면, 트렌치를 포함한 전면에 산화막(18)을 형성함에 있어서, 트렌치가 형성된 비활성영역과 트렌치가 형성되지 않은 활성 영역 사이의 단차로 인하여 상기 산화막(18)이 물결 모양으로 형성되게 되며, 경우에 따라서 상기 물결 모양이 너무 지나쳐 뾰족한 부분이 형성될 수도 있다(도 1c의 A 영역 참조).

이와 같이 산화막에 뾰족한 부분이 형성되게 되면, 도 1d의 CMP공정 중에 상기 뾰족한 부분이 연마되지 않고 부러지게 되어 실리콘 기판에 스크래치가 발생하는 문제가 있다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서,

본 발명의 목적은 산화막의 뾰족한 부분으로 인해 CMP공정시 실리콘 기판에 스크래치가 발생하는 문제를 해결할 수 있는 반도체 소자의 격리막 형성방법을 제공하는 것이다.

상기와 같은 목적을 달성하기 위해서,

본 발명은 반도체 기판 상에 제1 절연막 및 제2 절연막을 차례로 형성하고, 상기 제2 절연막 상에 포토레지스트 패턴을 형성하는 공정; 상기 포토레지스트 패턴을 마스크로 하여 상기 제1 절연막, 제2 절연막, 및 상기 반도체 기판을 소정 깊이 까지 식각하여 트렌치를 형성하는 공정; 상기 트렌치를 포함한 전면에 산화막을 형성하는 공정; 상기 형성된 산화막 중 뾰족하게 형성된 부분을 플라즈마 스퍼터링 공정을 이용하여 제거하는 공정; 상기 트렌치 영역에만 상기 산화막이 잔존하도록 상기 산화막을 화학기계적연마법을 이용하여 제거하는 공정; 및 상기 제2 절연막을 식각하는 공정으로 이루어지며, 상기 플라즈마 스퍼터링 공정은 진공 압력을 조절하여 플라즈마의 평균자유행로를 산화막의 뾰족한 부분까지만으로 제한하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법을 제공한다.

즉, 본 발명은 트렌치를 포함한 전면에 산화막을 형성한 후 상기 산화막 중 뾰족하게 형성된 부분을 제거하는 공정을 추가함으로써 CMP공정시 실리콘 기판에 스크래치가 발생하는 문제를 해결하도록 한 것이다.

이때, 상기 산화막 중 뾰족하게 형성된 부분을 제거하는 공정은 플라즈마 스퍼터링 공정을 이용하여 수행하는 것이 바람직하다.

또한, 상기 플라즈마 스퍼터링 공정은 원자 반경이 큰 8족 원소와 원자 반경이 작은 8족 원소의 혼합기체를 이용하여 수행하는 것이 플라즈마 밀도를 높일 수 있어 바람직하다. 여기서, 상기 원자 반경이 큰 8족 원소로는 Ar을 이용하고, 상기 원자 반경이 작은 8족 원소로는 He을 이용하는 것이 바람직하다.

또한, 상기 플라즈마 스퍼터링 공정은 진공 압력을 조절하여 플라즈마의 평균자유행로를 산화막의 뾰족한 부분까지만으로 제한하는 것이 바람직하다.

이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 격리막 형성방법을 보다 상세히 설명하기로 한다.

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 소자의 격리막 형성방법을 나타낸 공정단면도이다.

우선, 도 2a에 도시한 바와 같이, 반도체 기판(100)상에 제1 절연막(120)과 제2 절연막(140)을 차례로 형성한 후, 상기 제2절연막(140) 상부에 소자 격리 영역을 노출시키기 위해서 포토레지스트 패턴(160)을 형성한다.

상기 반도체 기판(100)은 실리콘 기판이 적용될 수 있고, 상기 제1 절연막(120)은 산화막이 적용될 수 있고, 상기 제2 절연막(140)은 질화막이 적용될 수 있다.

다음, 도 2b에 도시한 바와 같이, 상기 포토레지스트 패턴(160)을 마스크로 하여 상기 제1 절연막(120), 제2 절연막(140), 및 반도체 기판(100)을 소정 깊이 까지 식각하여 트렌치를 형성한다.

여기서, 상기 트렌치가 형성된 영역은 비활성영역이 되고, 트렌치가 형성되지 않은 영역은 활성영역이 된다.

다음, 도 2c에 도시한 바와 같이, 상기 트렌치를 포함한 전면에 산화막(180)을 형성한다.

이때, 도시한 바와 같이, 상기 산화막(180)은 트렌치가 형성된 비활성영역과 트렌치가 형성되지 않은 활성 영역 사이의 단차로 인하여 물결 모양으로 형성되게 되며, 경우에 따라서 상기 물결 모양이 너무 지나쳐 뾰족한 부분이 형성되게 된다.

다음, 도 2d에 도시한 바와 같이, 상기 산화막(180) 중 뾰족하게 형성된 부분을 플라즈마 스퍼터링 공정을 이용하여 제거한다.

상기 플라즈마 스퍼터링 공정은 8족 원소인 Ar 및 He의 혼합기체를 이용함으로써, Ar⁺ 및 He⁺에 의한 스퍼터링 현상으로 상기 산화막(160)의 뾰족한 부분을 제거하는 것이 바람직하다.

그 이유는, Ar은 원자 반경이 크고 He은 원자 반경이 작으므로 양자를 혼합할 경우 플라즈마 밀도를 높일 수 있어 단시간에 효과적인 스퍼터링이 가능하기 때문이다.

상기 플라즈마 스퍼터링 공정을 수행함에 있어서, 상기 산화막(180) 중 뾰족 하게 형성된 부분만을 제거해야 하며 그 외의 부분은 제거할 필요가 없다.

따라서, 플라즈마의 평균자유행로를 산화막의 뾰족한 부분까지(도 2d의 h까지)만으로 제한하는 것이 바람직하며, 그를 위해서는 산화막의 뾰족한 부분의 높이를 고려하여 플라즈마 스퍼터링 공정의 진공 압력을 적절히 조절한다.

다음, 도 2e에 도시한 바와 같이, 상기 산화막(180)을 화학기계적연마법(Chemical Mechanical Polishing: CMP)을 이용하여 제거하여 트렌치 영역에만 산화막(180)이 잔존하도록 한다.

다음, 도 2f에 도시한 바와 같이, 상기 제2절연막(140)을 식각하여 산화막으로 이루어진 격리막을 완성한다.

이상과 같은 본 발명에 따르면, 트렌치를 포함한 전면에 산화막을 형성한 후 상기 산화막 중 뾰족하게 형성된 부분을 제거하는 공정을 추가함으로써 CMP공정시 실리콘 기판에 스크래치가 발생하는 문제가 해결된다.

Claims (6)

1. 반도체 기판 상에 제1 절연막 및 제2 절연막을 차례로 형성하고, 상기 제2 절연막 상에 포토레지스트 패턴을 형성하는 공정;

   상기 포토레지스트 패턴을 마스크로 하여 상기 제1 절연막, 제2 절연막, 및 상기 반도체 기판을 소정 깊이 까지 식각하여 트렌치를 형성하는 공정;

   상기 트렌치를 포함한 전면에 산화막을 형성하는 공정;

   상기 형성된 산화막 중 뾰족하게 형성된 부분을 플라즈마 스퍼터링 공정을 이용하여 제거하는 공정;

   상기 트렌치 영역에만 상기 산화막이 잔존하도록 상기 산화막을 화학기계적연마법을 이용하여 제거하는 공정; 및

   상기 제2 절연막을 식각하는 공정으로 이루어지며, 상기 플라즈마 스퍼터링 공정은 플라즈마의 평균자유행로를 산화막의 뾰족한 부분까지만으로 제한하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
2. 삭제
3. 제1항에 있어서, 상기 플라즈마 스퍼터링 공정은 8족 원소 중 원자 반경이 큰 Ar과 상대적으로 원자 반경이 작은 He의 혼합기체를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
4. 삭제
5. 삭제
6. 제1항에 있어서, 상기 제1 절연막을 산화막이고, 상기 제2절연막은 질화막인 것을 특징으로 하는 반도체 소자의 격리막 형성방법.

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