CN103579103A - 三维叠层封装方法以及影像传感器的制作方法 - Google Patents
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Abstract
本发明提供三维叠层封装方法以及影像传感器的制作方法，包括：提供第一衬底，第一衬底表面已经制作有至少一个第一器件，第一器件的引脚暴露于第一衬底的表面；提供第二衬底，第二衬底包括具有第一掺杂浓度的支撑层和具有第二掺杂浓度的器件层，器件层中亦制作有至少一个第二器件，第二器件引脚暴露于器件层的表面处，器件层包括多个通孔，通孔均填充有导电材料，并分别与第二器件至少一引脚电学连接；以第一衬底和第二衬底具有器件的表面为贴合面，将第一衬底和第二衬底贴合在一起，使第一器件和第二器件引脚接触；旋转腐蚀支撑层，使通孔暴露于器件层表面；重复上述步骤，将多个具有器件层的衬底依次贴合，形成具有多个器件层的三维封装结构。
Description
技术领域
本发明涉及集成电路工艺领域，尤其涉及一种三维叠层封装方法以及影像传感器的制作方法。
背景技术
未来电子系统将需要满足如下几个方面日益提出的要求：体积小、重量轻、高频和高速运行、低功耗、灵敏、多功能以及低成本。而三维封装正是满足这几个方面要求的一个极具吸引力的途径，其具有减小体积和增加衬底材料利用率的优点。
先进的三维封装技术要求芯片的厚度不断减薄，已制作器件的半导体衬底背面减薄是封装制造过程中的极为重要的工序，超精密磨削、研磨、抛光、腐蚀在半导体衬底背面减薄工艺中获得广泛应用，减薄后的芯片可提高热发散效率、机械性能、电性能、减小芯片封装体积，减轻划片加工量。以硅衬底为例，目前，直径200mm的已制作器件的硅衬底可以被减薄至0.12-0.15mm，直径300mm硅衬底要达到这一水平还需要采用化学机械抛光、等离子腐蚀、先划片后研磨等技术。该项技术今后的发展趋势是减薄至0.05mm以下的厚度。硅衬底上电路层的有效厚度一般为5-10μm，为保证其功能，并有一定的支撑厚度，硅衬底减薄的极限厚度为20-30μm。目前市场上直径300mm的硅衬底的平均厚度为775μm，直径200mm的硅衬底的平均厚度为725μm，如此厚的衬底是为保证在芯片制造、测试、运送过程中有足够的强度，因此，在电路层制作完成后，需要对其进行背面减薄，衬底越薄，其柔韧性越好，受外力冲击引起的应力也越小。
因此，目前的集成电路制造领域需要一种可以降低被减薄的衬底的厚度，而且可以提高表面的平整度的三维封装技术。
发明内容
本发明所要解决的技术问题是，提供一种三维叠层封装方法以及影像传感器的制作方法，能缩短堆叠芯片的引线长度，使封装体积更小，且能够提高衬底表面平整度，同时与前段工艺兼容，并能满足产品或后续工艺的要求。
为了解决上述问题，本发明提供了一种三维叠层封装方法，包括如下步骤：提供第一衬底，所述第一衬底表面已经制作有至少一个第一器件，所述第一器件的引脚暴露于所述第一衬底的表面；提供第二衬底，所述第二衬底包括具有第一掺杂浓度的支撑层和具有第二掺杂浓度的第一器件层，所述第一器件层中亦制作有至少一个第二器件，所述第二器件的引脚暴露于第一器件层的表面处，所述第一器件层内包括多个通孔，所述通孔内均填充有导电材料，并分别与所述第二器件的至少一引脚电学连接；以所述第一衬底和第二衬底具有器件的表面为贴合面，将所述第一衬底和第二衬底贴合在一起，并使所述第一器件和第二器件的引脚接触；旋转腐蚀所述支撑层，使所述通孔暴露于所述第一器件层的表面。重复上述步骤，将多个具有器件层的衬底依次贴合，形成具有多个器件层的三维封装结构。
进一步包括如下步骤：去除支撑层后，在所述器件层表面进行光刻、离子注入、退火及膜沉积中的一种或多种工艺。
当第一掺杂浓度大于第二掺杂浓度时，旋转腐蚀采用的腐蚀溶液为氢氟酸、硝酸和乙酸的混合液或氢氟酸、硝酸和水的混合液；当第一掺杂浓度小于第二掺杂浓度时，旋转腐蚀采用的腐蚀溶液为邻苯二酚、乙二胺和水的混合液或氨水、过氧化氢和水的混合液。
旋转腐蚀工艺为单片单面湿法腐蚀。旋转腐蚀的腐蚀溶液流量为每分钟100~4000ml，第二衬底旋转角速度为每分钟50~5000转。
所述第一衬底与第二衬底贴合采用的方法为：等离子体处理后低温键合；或采用粘结剂粘合。
进一步，在所述旋转腐蚀所述支撑层步骤之前，包括一减薄所述支撑层的预减薄步骤，所述预减薄的方法选自于研磨或抛光中的一种或两种。
本发明还提供一种影像传感器的制作方法，包括如下步骤：提供一第一衬底及第二衬底，所述第二衬底包括具有第一掺杂浓度的支撑层和具有第二掺杂浓度的器件层，所述器件层中含有影像传感器的驱动电路；在所述器件层中形成至少一个通孔，所述通孔内填充导电材料，所述通孔内的导电材料与器件层中影像传感器的驱动电路的引脚电学连接；在所述器件层和/或第二衬底表面形成绝缘层；以所述绝缘层及器件层为中间层，将第一衬底及第二衬底键合在一起；旋转腐蚀所述支撑层，使所述通孔暴露于所述器件层的表面； 在所述器件层表面制造影像传感器的光学器件及焊盘，所述通孔内的导电材料进一步与所述焊盘电连接，从而形成影像传感器。
进一步，在旋转腐蚀去除所述支撑层步骤后，包括一在器件层表面形成薄膜的步骤，所述薄膜包括一贯穿所述薄膜的接触孔，所述通孔内的导电材料与所述焊盘通过所述接触孔电连接。
本发明的优点在于，通道的深度只要大于器件层的深度即可，缩短堆叠芯片的通道的连线长度，使封装体积更小。采用旋转腐蚀去除支撑层，在快速减薄的同时，可提高三维芯片表面平整度，且与前段工艺兼容，并能满足产品或后续工艺的要求。
附图说明
附图1所示是本具体实施方式所述三维叠层封装方法的实施步骤示意图;
附图2A至附图2D以及附图3所示是本具体实施方式所述三维叠层封装方法的工艺示意图。
附图4所示是本具体实施方式所述影像传感器的制作方法的实施步骤示意图;
附图5A至附图5G所示是本具体实施方式所述影像传感器的制作方法的工艺示意图。
具体实施方式
下面结合附图对本发明提供的三维叠层封装方法的具体实施方式做详细说明。
附图1所示是本具体实施方式所述三维叠层封装方法的实施步骤示意图，包括：
步骤S10，提供第一衬底，所述第一衬底表面已经制作有至少一个第一器件，所述第一器件的引脚暴露于所述第一衬底的表面；步骤S11，提供第二衬底，所述第二衬底包括具有第一掺杂浓度的支撑层和具有第二掺杂浓度的第一器件层，所述第一器件层中亦制作有至少一个第二器件，所述第二器件的引脚暴露于第一器件层的表面处，所述第一器件层内包括多个通孔，所述通孔内均填充有导电材料，并分别与所述第二器件的至少一引脚电学连接；步骤S12，以所述第一衬底和第二衬底具有器件的表面为贴合面，将所述第一衬底和第二衬底贴合在一起，并使所述第一器件和第二器件的引脚接触；步骤S13，旋转腐蚀所述支撑层，使所述通孔暴露于所述第一器件层的表面；步骤S14，抛光暴露出通孔的第一器件层的表面，形成具有两个器件层的三维封装结构。重复上述步骤，将多个具有器件层的衬底依次贴合，形成具有多个器件层的三维封装结构，其中，前一衬底的通孔与后一衬底的引脚电学连接。
附图2A至附图2D以及附图3所示是本具体实施方式所述三维叠层封装方法的工艺示意图。
附图2A所示，参考步骤S10，提供第一衬底200，所述第一衬底200表面已经制作有至少一个第一器件201，所述第一器件201的引脚202暴露于所述第一衬底200的表面。所述第一衬底200的材料是单晶硅，也可以是绝缘体上的硅或者应力硅等其他衬底。所述第一器件201是由若干个金属-氧化物-半导体场效应晶体管（MOSFETs）以及电容、电阻等其他器件通过合金层互联形成的集成电路，也可以是其他集成电路领域内常见的半导体器件，例如双极器件或者功率器件等。
附图2B所示，参考步骤S11，提供第二衬底210，所述第二衬底210包括具有第一掺杂浓度的支撑层211和具有第二掺杂浓度的第一器件层212，所述第一器件层212中亦制作有至少一个第二器件213，所述第二器件213的引脚215暴露于第一器件层212的表面处，所述第一器件层内包括多个通孔214，所述通孔214内均填充有导电材料，并分别与所述第二器件213的至少一引脚215电学连接。在此步骤中，因为支撑层211与第一器件层212的掺杂浓度不同，所以第一器件层212可以在后续的腐蚀工艺中作为停止层，支撑层211作为牺牲层。由于腐蚀工艺的本质是利用腐蚀液对被腐蚀表面原子间化学键的破坏来实现去除被腐蚀物质的，第一器件层212相对于支撑层211的掺杂浓度发生变化，会使此处的表面化学键状态发生改变，通过选择合适的腐蚀液既能够实现腐蚀停止。
在上述步骤实施完毕后，可以在第一衬底200及第二衬底210的具有器件的表面的引脚位置形成金属接触点，以便于在后续工艺中两个衬底之间的电性连接，本步骤为可选步骤。
附图2C所示，参考步骤S12，以所述第一衬底200和第二衬底210具有器件的表面为贴合面，将所述第一衬底200和第二衬底210贴合在一起，并使所述第一器件201和第二器件213的引脚接触。这里所述的贴合可以是采用等离子体处理后低温真空键合的手段。鉴于封装阶段对衬底之间的牢度以及工艺洁净度的要求不高，因此也可以通过焊料等粘结剂将两者贴合在一起。
附图2D所示，参考步骤S13，旋转腐蚀所述支撑层211，使所述通孔214暴露于所述第一器件层212的表面。由于腐蚀工艺的本质是利用腐蚀液对被腐蚀表面原子间化学键的破坏来实现去除被腐蚀物质，而支撑层211与第一器件层212掺杂浓度不同，则两者的化学键状态不同，故在选择了合适的腐蚀液情况下，能够停止于第一器件层212，从而使所述通孔214暴露于所述第一器件层212的表面。
第一掺杂浓度与第二掺杂浓度间关系不同时，腐蚀液的选择也不同。例如，当第一掺杂浓度大于第二掺杂浓度时，旋转腐蚀采用的腐蚀溶液为一定配比的氢氟酸、硝酸和乙酸的混合液或氢氟酸、硝酸和水的混合液；当第一掺杂浓度小于第二掺杂浓度时，旋转腐蚀采用的腐蚀溶液为一定配比的邻苯二酚、乙二胺和水的混合液或氨水、过氧化氢和水的混合液。在本实施方式中，旋转腐蚀工艺为单片单面湿法腐蚀，腐蚀溶液喷洒的位置可以在第二衬底210的上方任意位置固定或在任意范围内运动，腐蚀溶液流量为每分钟100~4000ml，第二衬底210旋转角速度为每分钟50~5000转。
此步骤中，采用旋转腐蚀的方法尽可能使支撑层211的腐蚀速率均匀分布，从而使得支撑层表面得到均匀腐蚀，在减薄的同时能够很好的控制晶圆的厚度均匀性，并能够维持较高的去除速率，在快速减薄的同时，可提高三维芯片表面平整度。
可选地，在实施旋转腐蚀所述支撑层211步骤之前，进一步包括一减薄所述支撑层211的预减薄步骤，使得支撑层211预减薄到一定厚度，可以适当缩短旋转腐蚀的时间。所述预减薄的方法选自于研磨或抛光中的一种或两种。
参考步骤S14，抛光暴露出通孔214的第一器件层212的表面，去除过渡区，形成具有两个器件层的三维封装结构。该步骤为可选步骤。抛光的目的在于能够使后续其他叠层衬底能够采用键合的手段贴合至此表面。如果后续采用粘合剂进行贴合等方法，此抛光步骤也可以忽略。
在上述步骤实施完毕后，提供另一个与第二衬底210结构相同的第三衬底，所述第三衬底包括含有第一掺杂浓度的支撑层221和具有第二掺杂浓度的第二器件层222，所述第二器件层222中亦制作有至少一个第三器件，所述第三器件的引脚暴露于第二器件层222的表面处，所述第二器件层222内包括多个通孔224，所述通孔224内均填充有导电材料，并分别与所述第三器件223的至少一引脚电学连接。继续采用与步骤S12至S14相同的方法实施贴合。贴合后形成的结构如附图3所示，其中所述第二衬底210暴露出的通孔214与所述第三衬底的通孔224电性连接。
在贴合步骤之前，可以在第二衬底的通孔214及第三器件的暴露于第二器件层232表面的引脚处形成金属接触点，以便于两个衬底之间的电性连接，本步骤为可选步骤。
进一步，本发明提供一种影像传感器的制作方法，附图4所示是本具体实施方式所述影像传感器的制作方法的实施步骤示意图。
所述影像传感器的制作方法包括如下步骤：步骤S40、提供一第一衬底及第二衬底，所述第二衬底包括具有第一掺杂浓度的支撑层和具有第二掺杂浓度的器件层，所述器件层中含有影像传感器的驱动电路；步骤S41、在所述器件层中形成至少一个通孔，所述通孔内填充导电材料，所述通孔内的导电材料与器件层中影像传感器的驱动电路的引脚电学连接；步骤S42、在所述第一衬底和/或器件层表面形成绝缘层；步骤S43、以所述绝缘层及器件层为中间层，将第一衬底及第二衬底键合在一起；步骤S44、旋转腐蚀所述支撑层，使所述通孔暴露于所述器件层的表面；步骤S45、在器件层表面形成薄膜，所述薄膜包括一贯穿所述薄膜的接触孔；步骤S46、在所述器件层表面制造影像传感器的光学器件及焊盘，所述通孔内的导电材料进一步通过所述接触孔与所述焊盘电连接，从而形成影像传感器。
附图5A至附图5G所示是本具体实施方式所述影像传感器的制作方法的工艺示意图。
附图5A所示，参考步骤S40，提供第一衬底500及第二衬底510，所述第二衬底510包括具有第一掺杂浓度的支撑层511和具有第二掺杂浓度的器件层512，所述器件层512中含有影像传感器的驱动电路。所述第一衬底500及第二衬底的支撑层511可以是p型也可以是n型掺杂衬底，掺杂剂可以是B、P、As也可以是别的杂质元素。尤其是第一衬底500作为最终形成的半导体衬底的支撑衬底使用，其选择材料范围更为广泛，甚至于不限于是半导体衬底。在此步骤中，因为支撑层511与器件层512的掺杂浓度不同，所以器件层512可以在后续的腐蚀工艺中作为停止层，支撑层511作为牺牲层。由于腐蚀工艺的本质是利用腐蚀液对被腐蚀表面原子间化学键的破坏来实现去除被腐蚀物质的，器件层512相对于支撑层511的掺杂浓度发生变化，会使此处的表面化学键状态发生改变，通过选择合适的腐蚀液既能够实现腐蚀停止。
附图5B所示，参考步骤S41、在所述器件层512中形成至少一个通孔513，所述通孔513内填充导电材料，所述通孔513内的导电材料与器件层512中影像传感器的驱动电路的引脚514电学连接。在本具体实施方式中，所述通孔513仅示意性地表示出一个。所述器件层512制造有晶体管、传感器。
附图5C所示，参考步骤S42，在所述第一衬底500和/或第二衬底的器件层512表面形成绝缘层530。附图5C所示是在第一衬底500表面形成绝缘层530的情况，在其他的实施方式中，也可以是在第二衬底510的表面，例如，所述的器件层512的表面形成绝缘层530，或者在第一衬底500和器件层512的表面均形成绝缘层530。绝缘层530的材料优选为二氧化硅、氮化硅或者氮氧化硅，形成工艺可以采用化学气相淀积或者热氧化的方法。尤其对于单晶硅衬底，优选为热氧化的方法形成二氧化硅绝缘层。
附图5D所示，参考步骤S43，以绝缘层及器件层为中间层，将所述第一衬底和第二衬底键合在一起。键合可以是普通的亲水键合也可以是疏水键合，也可以是等离子辅助亲水键合，优选为亲水键合和等离子辅助亲水键合。鉴于封装阶段对衬底之间的牢度以及工艺洁净度的要求不高，因此也可以通过焊料等粘结剂将两者贴合在一起。
附图5E所示，步骤S44、旋转腐蚀所述支撑层511，使所述通孔513暴露于所述器件层512的表面。由于腐蚀工艺的本质是利用腐蚀液对被腐蚀表面原子间化学键的破坏来实现去除被腐蚀物质，而支撑层511与器件层512掺杂浓度不同，则两者的化学键状态不同，故在选择了合适的腐蚀液情况下，能够停止于器件层512，从而使所述通孔513暴露于所述于器件层512的表面。
第一掺杂浓度与第二掺杂浓度间关系不同时，腐蚀液的选择也不同。例如，当第一掺杂浓度大于第二掺杂浓度时，旋转腐蚀采用的腐蚀溶液为一定配比的氢氟酸、硝酸和乙酸的混合液或氢氟酸、硝酸和水的混合液；当第一掺杂浓度小于第二掺杂浓度时，旋转腐蚀采用的腐蚀溶液为一定配比的邻苯二酚、乙二胺和水的混合液或氨水、过氧化氢和水的混合液。在本实施方式中，旋转腐蚀工艺为单片单面湿法腐蚀，腐蚀溶液喷洒的位置可以在第二衬底510的上方任意位置固定或在任意范围内运动，腐蚀溶液流量为每分钟100~4000ml，第二衬底510旋转角速度为每分钟50~5000转。
采用旋转腐蚀的方法尽可能使支撑层511的腐蚀速率均匀分布，从而使得支撑层表面得到均匀腐蚀，在减薄的同时能够很好的控制晶圆的厚度均匀性，并能够维持较高的去除速率，在快速减薄的同时，可提高芯片表面平整度。
可选地，在旋转腐蚀步骤实施之前，可以对支撑层511进行研磨、抛光使得支撑层511预减薄到一定厚度，由于支撑层511厚度减薄，可以适当缩短旋转腐蚀的时间。
可选地，旋转腐蚀步骤后，对器件层表面进行抛光，抛光的目的在于能够使后续其他叠层衬底能够采用键合的手段贴合至此表面。如果后续采用粘合剂进行贴合等方法，此抛光步骤也可以忽略。
可选地，在制造影像传感器的光学器件540及焊盘550之前，在器件层512表面进行光刻、离子注入、退火、膜沉积等工艺，形成一定掺杂的薄膜层、微透镜、滤光膜、钝化层及焊盘接触点等结构，最终形成CMOS影像传感器器件单元。
附图5F所示，参考步骤S45，在本具体实施方式中，在旋转腐蚀去除所述支撑层511步骤后，在制造影像传感器的光学器件540之前，包括一在器件层512表面形成薄膜560的步骤，所述薄膜560包括一贯穿所述薄膜560的接触孔561。
附图5G所示，参考步骤S46，在所述器件层512表面制造影像传感器的光学器件540及焊盘550，所述通孔513内的导电材料进一步通过所述接触孔561与所述焊盘550电连接，从而形成影像传感器。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (9)
1.一种三维叠层封装方法，其特征在于，包括如下步骤：
提供第一衬底，所述第一衬底表面已经制作有至少一个第一器件，所述第一器件的引脚暴露于所述第一衬底的表面；
提供第二衬底，所述第二衬底包括具有第一掺杂浓度的支撑层和具有第二掺杂浓度的器件层，所述器件层中亦制作有至少一个第二器件，所述第二器件的引脚暴露于器件层的表面处，所述器件层内包括多个通孔，所有所述通孔内均填充有导电材料，并分别与所述第二器件的至少一引脚电学连接；
以所述第一衬底和第二衬底具有器件的表面为贴合面，将所述第一衬底和第二衬底贴合在一起，并使所述第一器件和第二器件的引脚接触；
旋转腐蚀所述支撑层，使所述通孔暴露于所述器件层的表面； 重复上述步骤，将多个具有器件层的衬底依次贴合，形成具有多个器件层的三维封装结构。
2.根据权利要求1所述的三维叠层封装方法，其特征在于，进一步包括如下步骤： 去除支撑层后，在所述器件层表面进行光刻、离子注入、退火及膜沉积中的一种或多种工艺。
3.根据权利要求1所述的三维叠层封装方法，其特征在于，当第一掺杂浓度大于第二掺杂浓度时，旋转腐蚀采用的腐蚀溶液为氢氟酸、硝酸和乙酸的混合液或氢氟酸、硝酸和水的混合液；当第一掺杂浓度小于第二掺杂浓度时，旋转腐蚀采用的腐蚀溶液为邻苯二酚、乙二胺和水的混合液或氨水、过氧化氢和水的混合液。
4.根据权利要求1所述的三维叠层封装方法，其特征在于，旋转腐蚀工艺为单片单面湿法腐蚀。
5.根据权利要求1所述的三维叠层封装方法，其特征在于，旋转腐蚀的腐蚀溶液流量为每分钟100~4000ml，第二衬底旋转角速度为每分钟50~5000转。
6.根据权利要求1所述的三维叠层封装方法，其特征在于，所述第一衬底与第二衬底贴合采用的方法为： 等离子体处理后低温键合或采用粘结剂粘合。
7.根据权利要求1所述的三维叠层封装方法，其特征在于，在所述旋转腐蚀所述支撑层步骤之前，进一步包括一减薄所述支撑层的预减薄步骤，所述预减薄的方法选自于研磨或抛光中的一种或两种。
8.一种影像传感器的制作方法，其特征在于，包括如下步骤： 提供一第一衬底及第二衬底，所述第二衬底包括具有第一掺杂浓度的支撑层和具有第二掺杂浓度的器件层，所述器件层中含有影像传感器的驱动电路； 在所述器件层中形成至少一个通孔，所述通孔内填充导电材料，所述通孔内的导电材料与器件层中影像传感器的驱动电路的引脚电学连接； 在所述器件层和/或第二衬底表面形成绝缘层； 以所述绝缘层及器件层为中间层，将第一衬底及第二衬底键合在一起； 旋转腐蚀所述支撑层，使所述通孔暴露于所述器件层的表面; 在所述器件层表面制造影像传感器的光学器件及焊盘，所述通孔内的导电材料进一步与所述焊盘电连接，从而形成影像传感器。
9.根据权利要求8所述的影像传感器的制作方法，其特征在于，在旋转腐蚀去除所述支撑层步骤后，进一步包括一在器件层表面形成薄膜的步骤，所述薄膜包括一贯穿所述薄膜的接触孔，所述通孔内的导电材料与所述焊盘通过所述接触孔电连接。
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|---|---|
| CN (1) | CN103579103A (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105140252A (zh) * | 2015-07-14 | 2015-12-09 | 华进半导体封装先导技术研发中心有限公司 | 一种图像传感器的晶圆级封装方法及其封装品 |
| CN106024756A (zh) * | 2016-05-16 | 2016-10-12 | 上海华力微电子有限公司 | 一种3d集成电路结构及其制造方法 |
| CN107046043A (zh) * | 2015-12-29 | 2017-08-15 | 台湾积体电路制造股份有限公司 | 具有层间互连件的堆叠衬底结构 |
| CN108878465A (zh) * | 2018-06-07 | 2018-11-23 | 复旦大学 | 基于背电极连接的cmos图像传感器及其制备方法 |
| CN112289821A (zh) * | 2016-04-14 | 2021-01-29 | 群创光电股份有限公司 | 显示装置 |
| CN114551323A (zh) * | 2022-02-25 | 2022-05-27 | 广东芯粤能半导体有限公司 | 半导体器件及形成方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101174640A (zh) * | 2007-11-14 | 2008-05-07 | 中国科学院上海微系统与信息技术研究所 | 以低介电常数为绝缘埋层的绝缘层上半导体结构及其方法 |
| CN101369525A (zh) * | 2008-10-10 | 2009-02-18 | 上海新傲科技有限公司 | 绝缘体上的硅衬底的制备方法 |
| CN102214613A (zh) * | 2011-05-13 | 2011-10-12 | 上海新傲科技股份有限公司 | 三维封装方法 |
| CN102637607A (zh) * | 2011-12-29 | 2012-08-15 | 上海新傲科技股份有限公司 | 三维封装方法 |
| CN102842488A (zh) * | 2012-08-24 | 2012-12-26 | 上海新傲科技股份有限公司 | 在衬底的双面制造器件的方法以及衬底 |
-
2013
- 2013-11-22 CN CN201310591056.4A patent/CN103579103A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101174640A (zh) * | 2007-11-14 | 2008-05-07 | 中国科学院上海微系统与信息技术研究所 | 以低介电常数为绝缘埋层的绝缘层上半导体结构及其方法 |
| CN101369525A (zh) * | 2008-10-10 | 2009-02-18 | 上海新傲科技有限公司 | 绝缘体上的硅衬底的制备方法 |
| CN102214613A (zh) * | 2011-05-13 | 2011-10-12 | 上海新傲科技股份有限公司 | 三维封装方法 |
| CN102637607A (zh) * | 2011-12-29 | 2012-08-15 | 上海新傲科技股份有限公司 | 三维封装方法 |
| CN102842488A (zh) * | 2012-08-24 | 2012-12-26 | 上海新傲科技股份有限公司 | 在衬底的双面制造器件的方法以及衬底 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105140252A (zh) * | 2015-07-14 | 2015-12-09 | 华进半导体封装先导技术研发中心有限公司 | 一种图像传感器的晶圆级封装方法及其封装品 |
| CN105140252B (zh) * | 2015-07-14 | 2018-02-23 | 华进半导体封装先导技术研发中心有限公司 | 一种图像传感器的晶圆级封装方法及其封装品 |
| CN107046043A (zh) * | 2015-12-29 | 2017-08-15 | 台湾积体电路制造股份有限公司 | 具有层间互连件的堆叠衬底结构 |
| CN107046043B (zh) * | 2015-12-29 | 2020-06-12 | 台湾积体电路制造股份有限公司 | 具有层间互连件的堆叠衬底结构 |
| US11043522B2 (en) | 2015-12-29 | 2021-06-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Stacked substrate structure with inter-tier interconnection |
| US11817470B2 (en) | 2015-12-29 | 2023-11-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stacked substrate structure with inter-tier interconnection |
| CN112289821A (zh) * | 2016-04-14 | 2021-01-29 | 群创光电股份有限公司 | 显示装置 |
| CN106024756A (zh) * | 2016-05-16 | 2016-10-12 | 上海华力微电子有限公司 | 一种3d集成电路结构及其制造方法 |
| CN106024756B (zh) * | 2016-05-16 | 2018-06-22 | 上海华力微电子有限公司 | 一种3d集成电路结构及其制造方法 |
| CN108878465A (zh) * | 2018-06-07 | 2018-11-23 | 复旦大学 | 基于背电极连接的cmos图像传感器及其制备方法 |
| CN108878465B (zh) * | 2018-06-07 | 2020-07-07 | 复旦大学 | 基于背电极连接的cmos图像传感器及其制备方法 |
| CN114551323A (zh) * | 2022-02-25 | 2022-05-27 | 广东芯粤能半导体有限公司 | 半导体器件及形成方法 |
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