CN107046043A - 具有层间互连件的堆叠衬底结构 - Google Patents

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Abstract

本发明实施例涉及一种形成具有以前侧至背侧配置连接的层级的多维集成芯片的方法以及相关的装置。在一些实施例中，通过在第一衬底内形成一个或多个半导体器件，在第二衬底内形成一个或多个图像感测元件，以及通过接合结构将第一衬底上方的第一介电结构接合至第二衬底的背侧来实施该方法。形成包括多个不同部分且延伸穿过接合结构和第二衬底的层间互连结构，多个不同部分分别具有不同侧壁角度的侧壁。层间互连结构配置为将第一衬底上方的第一金属互连层电连接至第二衬底上方的第二金属互连层。本发明实施例涉及具有层间互连件的堆叠衬底结构。

Description

具有层间互连件的堆叠衬底结构
技术领域
本发明实施例涉及具有层间互连件的堆叠衬底结构。
背景技术
多维集成芯片是具有多个衬底或管芯的集成电路，多个衬底或管芯彼此垂直堆叠并且彼此电互连。通过电互连堆叠的衬底或管芯，多维集成芯片用作单个器件，与传统的集成芯片相比，其提供了改进的性能、降低的功耗和较小的占有面积。
发明内容
根据本发明的一个实施例，提供了一种形成多维集成芯片结构的方法，包括：在第一衬底内形成一个或多个半导体器件；在第二衬底内形成一个或多个图像感测元件；通过接合结构将所述第一衬底上方的第一介电结构接合至所述第二衬底的背侧；形成层间互连结构，所述层间互连结构包括分别具有不同侧壁角度的侧壁的多个不同部分，所述层间互连结构延伸穿过所述接合结构和所述第二衬底，其中，所述层间互连结构配置为将所述第一衬底上方的第一金属互连层电连接至所述第二衬底上方的第二金属互连层。
根据本发明的另一实施例，还提供了一种形成多维集成芯片结构的方法，包括：在第一衬底内形成一个或多个半导体器件；沿着所述第一衬底的前侧在第一介电结构内形成多个第一金属互连层；在所述第一介电结构的顶面上形成第一介电接合层；在第二衬底内形成一个或多个图像感测元件；在沿着所述第二衬底的前侧布置的一个或多个介电层内形成一个或多个第二金属互连层；沿着所述第二衬底的背侧形成第二介电接合层；将所述第一介电接合层接合至所述第二介电接合层；以及形成具有多个不同部分的层间互连结构，所述多个不同部分具有不同斜率的侧壁，所述层间互连结构配置为电连接所述一个或多个半导体器件和所述一个或多个图像感测元件。
根据本发明的又一实施例，还提供了一种多维集成芯片结构，包括：多个第一金属互连层，布置在第一衬底上方的第一介电结构内；多个第二金属互连层，布置在第二衬底上方的第二介电结构内；接合结构，布置在所述第一介电结构和所述第二衬底之间；以及层间互连结构，在所述多个第一金属互连层的一个和所述多个第二金属互连层的一个之间延伸并且延伸穿过所述接合结构和所述第二衬底，其中，所述层间互连结构包括分别具有不同侧壁角度的侧壁的多个不同的部分。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出具有以前侧至背侧配置连接的具有第一层级和第二层级的多维集成芯片结构的一些实施例的截面图。
图2示出布置在三维集成芯片(3DIC)结构内的前照式CMOS图像传感器(FSI-CIS)的一些实施例的截面图，该三维集成芯片(3DIC)结构具有以前侧至背侧配置连接的层级。
图3示出布置在具有以前侧至背侧配置连接的层级的3DIC结构内的FSI-CIS的一些额外的实施例的截面图。
图4示出布置在具有以前侧至背侧配置连接的层级的3DIC结构内的FSI-CIS的一些额外的实施例的截面图。
图5至图14示出对应于形成具有以前侧至背侧配置连接的层级的多维集成芯片结构的方法的一些实施例的截面图。
图15示出形成具有以前侧至背侧配置连接的层级的多维集成芯片结构的方法的一些实施例的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
例如，具有图像传感器的集成电路(IC)广泛用于诸如手机和计算机的现代电子器件中。互补金属氧化物半导体(CMOS)图像传感器(CIS)已经成为IC图像传感器的流行类型。与电荷耦合器件(CCD)相比，CMOS图像传感器具有低功耗、小尺寸、快速数据处理、数据直接输出以及低制造成本。CMOS图像传感器的一些类型包括前照式CMOS图像传感器(FEI-CIS)和背照式(BSI-CIS)CMOS图像传感器。FSI-CIS具有沿着衬底的前侧布置的图像感测元件，从而使得多个金属互连层布置在图像感测元件的光学路径内。BSI-CIS沿着衬底的背侧布置，并且在图像感测元件的光学路径内没有金属互连层。
CIS越来越多地集成到多维集成芯片结构中，该多维集成芯片结构中,将具有图像感测元件的衬底堆叠在具有逻辑器件的衬底上。与传统的封装方案相比，将CIS集成到多维集成芯片结构中改进了性能并降低了功耗。通常，堆叠的集成芯片结构采用将逻辑衬底和图像传感器衬底的后段制程(BEOL)金属化堆叠件连接在一起的前侧至前侧接合。对于BSI-CIS，后续削薄图像感测衬底以允许光穿过图像感测衬底的背侧。然而，这种堆叠的集成芯片结构不适合于FSI-CIS，因为其不允许FSI-CIS接收光。
本发明涉及一种形成具有以前侧至背侧配置连接的层级的多维集成芯片的方法以及相关的装置。在一些实施例中，通过在第一衬底内形成一个或多个半导体器件，并且在第二衬底内形成一个或多个图像感测元件来实施该方法。通过接合结构将第一衬底上方的第一介电结构接合至第二衬底的背侧。形成包括多个不同部分的层间(inter-tier)互连结构以穿过接合结构和第二衬底延伸，该多个不同部分分别具有不同侧壁角度的侧壁。层间互连结构配置为将第一衬底上方的第一金属互连层电连接至第二衬底上方的第二金属互连层。将第一介电结构接合至第二衬底的背侧允许图像感测元件集成为多维集成芯片结构内的前侧图像传感器。
图1示出具有以前侧至背侧配置将第一层级连接至第二层级的多维集成芯片结构100的一些实施例的截面图。
多维集成芯片结构100包括第一层级102和第二层级114。第一层级102具有前侧102f和背侧102b。第二层级114也具有前侧114f和背侧114b。第一层级102的前侧102f通过布置在第一层级102和第二层级114之间的接合结构112接合至第二层级114的背侧114b。在一些实施例中，例如，接合结构112可以包括沿着接合界面邻接的两个介电(例如，氧化物)接合层。
第一层级102包括沿着背侧102b布置的第一衬底104和沿着前侧102f布置在第一衬底104上方的第一介电结构108。在第一衬底104内布置一个或多个半导体器件106。在各个实施例中，例如，一个或多个半导体器件106可以包括晶体管器件和/或无源器件。在第一介电结构108内布置多个第一金属互连层110。
第二层级114包括沿背侧114b布置的第二衬底116和沿前侧114f布置在第二衬底116上方的第二介电结构120。在一些实施例中，在第二衬底116内布置配置为从入射辐射产生电荷载流子(例如，电子-空穴对)的一个或多个图像感测元件118。在其他实施例中，第二衬底116可以可选地和/或额外地包括逻辑器件、无源器件、MEM器件等。在第二介电结构120内布置多个第二金属互连层122。在一些实施例中，多个第二金属互连层122布置为具有位于一个或多个图像感测元件118上方的开口126。开口126允许入射在前侧114f上的辐射到达一个或多个图像感测元件118。
层间互连结构124配置为电连接第一层级102和第二层级114。层间互连结构124从多个第一金属互连层110中的一个穿过接合结构112和第二衬底116延伸至多个第二金属互连层122中的一个。在一些实施例中，沿着层间互连结构124的侧面布置扩散阻挡层128。还可以通过电隔离层130(例如，氧化物)将层间互连结构124与第二衬底116分离。
层间互连结构124包括分别具有不同斜率(即，不同的侧壁角度)的侧壁的多个不同的部分124a和124b。多个不同的部分124a和124b导致层间互连结构124具有在层间互连结构124的顶面和底面之间延伸的，而不沿着顶面和底面之间的直线延伸的台阶状侧面。在一些实施例中，连接的部分侧壁的斜率可以具有不同的极性(polarities)(例如，第一部分可以具有正斜率的侧壁，其连接至具有负斜率的侧壁的第二部分)。
在一些实施例中，第一衬底104可以具有与第二衬底116不同的厚度。例如，在一些实施例中，第一衬底104具有第一厚度t1，第二衬底116具有小于第一厚度t1的第二厚度t2。例如，在一些实施例中，第一厚度t1可以在约100μm和约1000μm之间的第一范围内，而第二厚度t2可以在约1.5μm和约100μm之间的第二范围内。第二衬底116的较小的第二厚度t2通过减小第一层级102和第二层级114之间的互连距离来改进多维集成芯片结构100的性能。这还允许使用多个不同的蚀刻工艺使层间互连结构124容易地形成为将第一层级102连接至第二层级114。层间互连结构124的不同斜率是用于形成层间互连结构124的不同蚀刻工艺的结果。
图2示出在具有以前侧至背侧配置连接的层级的三维集成芯片(3DIC)结构200内的前照式CMOS图像传感器(FSI-CIS)的一些实施例的截面图。
3DIC结构200包括具有布置在第一衬底104内的一个或多个半导体器件106a-106b的第一层级102。在一些实施例中，隔离结构107可以分离一个或多个半导体器件106a-106b中的相邻半导体器件。在第一衬底104上方布置第一介电结构202。在一些实施例中，第一介电结构202包括通过蚀刻停止层204垂直分离的一个或多个层间介电(ILD)层202a-202c。在第一介电结构202内布置多个第一金属互连层206a-206c。在一些实施例中，多个第一金属互连层206a-206c可以包括导电接触件206a(CO)、金属通孔206b(Vx，其中x＝1：n)和金属互连线206c(Mx，x＝1：n)。导电接触件206a将半导体器件106a-106b电连接至通过金属通孔206b分离的金属互连线206c。在一些实施例中，可以通过扩散阻挡层208将多个第一金属互连层206a-206c与第一介电结构108分离。
在第一层级102上方布置第二层级114。第二层级114包括一个或多个像素区209，像素区209分别包括布置在第二衬底116内的图像感测元件。在一些实施例中，像素区209的阵列可以以行和列布置在第二衬底116内。在一些实施例中，隔离结构216(例如，STI区)布置在像素区209的相对侧上，以便提供相邻像素区之间的电隔离。图像感测元件可包括光电二极管210，其具有邻接第二区域210b的具有第一掺杂类型(例如，n型掺杂)的第一区域210a，第二区域210b具有不同于第一掺杂类型的第二掺杂类型(例如，p型掺杂)。在一些实施例中，第二衬底116可以具有第二掺杂类型。在一些实施例中，第一区域210a和第二区域210b可以具有大于或等于约5e15原子/cm3的掺杂浓度。
在一些实施例中，光电二极管210通过布置在第二衬底116上方的晶体管栅极214可操作地连接至掺杂区212。晶体管栅极214包括设置在第二衬底116上方的栅极介电层和布置在栅极介电层上的栅电极。晶体管栅极214横向布置在光电二极管210和掺杂区212之间，并且配置为通过控制电荷载流子从光电二极管210至掺杂区的流动将光转换为发送至第一层级102的电信号212。
在第二衬底116上方布置第二介电结构218。在一些实施例中，第二介电结构218包括通过蚀刻停止层204分离的一个或多个ILD层218a-218c。在第二介电结构218内布置多个第二金属互连层220a-220c。在一些实施例中，多个第二金属互连层220a-220c可以包括导电接触件220a、金属通孔220b和金属互连线220c。在各个实施例中，多个第一金属互连层206a-206c和多个第二金属互连层220a-220c可以包括铜、铝和/或钨，并且扩散阻挡层208可以包括钽、氮化钽、钛、和/或氮化钛。在各个实施例中，一个或多个ILD层202a-202c和218a-218c可以包括氧化物、超低k介电材料和/或低k介电材料(例如，SiCO)，并且蚀刻停止层204可以包括氮化物(例如，氮化硅)。
在一些实施例中，在第二介电结构218上方布置一个或多个钝化层222。一个或多个钝化层222可以包括氧化物层和/或氮化物层。在一个或多个钝化层222上方布置多个滤色器236。多个滤色器236分别配置为透射特定波长的辐射。例如，第一滤色器(例如，红色滤色器)可以透射具有在第一范围内的波长的辐射，而第二滤色器(例如，绿滤色器)可以透射具有在不同于第一范围的第二范围内的波长的辐射。在一些实施例中，多个滤色器236可以被栅格结构224围绕。在一些实施例中，栅格结构224可以包括具有介电材料224a(如，氮化硅)和上面的金属层224b的堆叠结构。栅格结构224形成限定位于下面的像素区209上方的多个开口的框架。
在多个滤色器236上方布置多个微透镜238。多个微透镜238分别与彩色滤色器236对准。在一些实施例中，多个微透镜238具有邻接滤色器236的大致平坦的底面和弯曲的上表面。弯曲上表面配置为将入射辐射聚焦到下面的光电二极管210的中心以增加光电二极管210的效率。在一些实施例中，还可以在横向偏离多个微透镜238的位置处且在一个或多个钝化层222上方布置接合焊盘(未示出)。接合焊盘配置为穿过一个或多个钝化层222延伸以接触多个第二金属互连层220a-220c中的一个。
第一介电结构202通过包括第一介电接合层226a和第二介电接合层226b的接合结构226接合至第二衬底116的背侧116b。在一些实施例中，第一介电接合层226a和第二介电接合层226b可以包括氧化物层。在一些实施例中，在接合结构226和第一介电结构202之间布置接合蚀刻停止层(ESL)228。在一些实施例中，接合蚀刻停止层ESL 228可以包括氮化物(例如，氮化硅)。
层间互连结构230从多个第一金属互连层206a-206c中的一个延伸至多个第二金属互连层220a-220c中的一个。在各个实施例中，层间互连结构230可从多个第一金属互连层206a-206c(例如，CO、Vx或Mx)中的任一个延伸至多个第二金属互连层220a-220c的任一个。在一些实施例中，层间互连结构230可以穿过第二衬底116内的隔离结构216(例如，STI区)延伸。在这种实施例中，提供隔离结构216用于改进像素区209和层间互连结构230之间的隔离。在各个实施例中，层间互连结构230可包括诸如铜、钨和/或铝的导电材料。
层间互连结构230配置为电连接第一层级102和第二层级114。在一些实施例中，通过使用层间互连结构230将第一层级102连接至第二层级114，可以仅通过第一层级102内的半导体器件106a-106b对在像素区209中产生的信号实施信号处理。
层间互连结构230具有第一部分230a和第二部分230b。第一部分230a布置在接合结构226内并且具有锥形侧壁，使得第一部分230a具有随着与第一衬底104的距离增加而增加的宽度。在一些实施例中，第一部分230a可从多个第一金属互连层206a-206c中的一个延伸至接合结构226的上表面。第二部分230b具有大致垂直的侧壁，使得第二部分230b具有大致恒定的宽度。在一些实施例中，第二部分230b可以从第二衬底116的背侧116b延伸至多个第二金属互连层220a-220c中的一个。
扩散阻挡层232沿着第一部分230a和第二部分230b的侧壁延伸。在各个实施例中，扩散阻挡层232可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)和/或氮化钽(TaN)。扩散阻挡层232具有沿着第二部分230b的下表面延伸的横向部分231。隔离层234沿着扩散阻挡层232从第二衬底116的背侧116b延伸至多个第二金属互连层220a-220c中的一个。在一些实施例中，例如，隔离层234包括氧化物或氮化物。
图3示出在具有以前侧至背侧配置连接的层级的3DIC结构内的FSI-CIS的一些可选的实施例的截面图。
3DIC结构300包括层间互连结构302，该层间互连结构302具有分别包括导电材料的第一部分302a、第二部分302b和第三部分302c。第一部分302a具有大致垂直的侧壁，其使得第一部分302a具有随着与第一衬底104的距离增加而大致恒定的宽度。在一些实施例中，第一部分302a从第二衬底116的背侧116b延伸至多个第二金属互连层220a-220c中的一个。在第二介电接合层226b内布置第二部分302b。第二部分302b在第二介电接合层226b的上表面和下表面之间延伸。在一些实施例中，第二部分302b可延伸到第一部分302a内的凹槽内。第二部分302b具有锥形侧壁，其使得第二部分302b具有随着与第一衬底104的距离增加而减小的宽度。在一些实施例中，第一部分302a可以具有比第二部分302b更大的宽度。在接合结构226的第一介电接合层226a内布置第三部分302c。在一些实施例中，第三部分302c在第一介电接合层226a的上表面和多个第一金属互连层206a-206c中的一个之间延伸。第三部分302c具有锥形侧壁，其使得第三部分302c具有随着与第一衬底104的距离增加而增加的宽度。
扩散阻挡层304沿着第三部分302c的侧壁和下表面、沿着第二部分302b的侧壁和上表面并且沿着第一部分302a的侧壁和下表面延伸。扩散阻挡层304将第一部分302a与第二部分302b分离，而第二部分302b直接接触第三部分302c。隔离层306沿着扩散阻挡层304从第二衬底116的背侧116b延伸至多个第二金属互连层220a-220c中的一个。
图4示出在具有以前侧至背侧配置连接的层级的3DIC结构内的FSI-CIS的一些可选的实施例的截面图。
3DIC结构400包括通过接合结构226连接至第二层极114的第一层极102。接合结构226通过第一接合ESL 228与第一层极102分离，并且通过第二接合ESL 408进一步与第二层极114分离。
层间互连结构402将第一层级102连接至第二层级114。层间互连结构402包括分别包括导电材料的第一部分402a、第二部分402b、第三部分402c和第四部分402d。在第二衬底116上方的第二介电结构218内布置第一部分402a。在一些实施例中，第一部分402a可以从第二衬底116的前侧116f延伸至多个第二金属互连层220a-220c中的一个。第一部分402a具有锥形侧壁，其使得第一部分402a具有随着与第二衬底116的距离增加而减小的宽度。在一些实施例中，第二部分402b可在第二衬底116的背侧116b和前侧116f之间延伸。第二部分402b具有大致垂直的侧壁，其使得第二部分402b具有随着与第一衬底104的距离增加而大致恒定的宽度。在第二介电接合层226b内布置第三部分402c。在一些实施例中，第三部分402c可以在第二介电接合层226b的上表面和下表面之间延伸。第三部分402c具有锥形侧壁，其使得第三部分402c具有随着与第一衬底104的距离增加而减小的宽度。在第一介电接合层226a内布置第四部分402d。在一些实施例中，第四部分402d在第一介电接合层226a的上表面和多个第一金属互连层206a-206c中的一个之间延伸。第四部分402d具有锥形侧壁，其使得第四部分402d具有随着与第一衬底104的距离增加而增加的宽度。
扩散阻挡层404沿着第四部分402d的侧壁和下表面、沿着第三部分402c的侧壁和上表面、沿着第二部分402b的侧壁和下表面、并且沿着第一部分402a的侧壁和上表面延伸。扩散阻挡层404将第二部分402b与第三部分402c分离，而第一部分402a和第二部分402b彼此直接接触以及第三部分402c和第四部分402d彼此直接接触。隔离层406沿着扩散阻挡层404从背侧116b延伸至第二衬底116的前侧116f。
图5至图14示出对应于形成具有以前侧至背侧配置连接的层级的多维集成芯片结构的方法的一些实施例的截面图500-1400。应当理解，为了便于理解，在前面的实施例中已经在图5图14中描述的元件已经用相同的参考标号表示。
如图5的截面图500所示，在第一衬底104内形成一个或多个半导体器件106a-106b。第一衬底104可以是诸如半导体晶圆和/或晶圆上的一个或多个管芯的任何类型的半导体主体(例如，硅、SiGe、SOI)，以及任何其他类型的半导体和/或与其相关的外延层。在一些实施例中，一个或多个半导体器件106a-106b可以包括具有通过沟道区504分离的源极/漏极区502的晶体管器件。在这种实施例中，在沟道区504上方形成栅极结构506。在一些实施例中，在相邻的半导体器件之间形成隔离结构107(例如，STI区)。
如图6的截面图600所示，在形成于第一衬底104上方的第一介电结构202内形成多个第一金属互连层206a-206c。在一些实施例中，可以通过镶嵌工艺和/或双镶嵌工艺形成多个第一金属互连层206a-206c。在这种实施例中，在第一衬底104上方形成多个ILD层202a-202c。单独蚀刻ILD层202a-202c以形成通孔和/或金属沟槽。然后利用导电材料填充通孔和/或金属沟槽以形成多个第一金属互连层206a-206c中的一个或多个。在一些实施例中，可以通过物理汽相沉积技术(例如，PVD、CVD、PE-CVD、ALD等)沉积ILD层202a-202c。可以使用沉积工艺和/或镀工艺(例如，电镀、化学镀等)形成多个第一金属互连层206a-206c。
在第一介电结构202上形成第一接合蚀刻停止层(ESL)602。在一些实施例中，第一接合ESL 602可以包括氮化物层。在第一接合ESL 602上形成第一介电接合层604。在一些实施例中，可以通过沉积工艺(例如，CVD、PVD、PE-CVD、ALD等)形成第一接合ESL 602和第一介电接合层604。
如图7的截面图700所示，提供第二衬底702。在一些实施例中，在第二衬底702的像素区209内形成多个图像感测元件。在其他实施例中，可以在第二衬底702内可选地或额外地形成一个或多个晶体管器件、无源器件和/或MEM器件。
在一些实施例中，多个图像感测元件可以分别包括具有不同掺杂类型的邻接区域的光电二极管210。在这种实施例中，可以通过利用根据第一掩蔽层实施的第一注入工艺和根据第二掩蔽层实施的后续第二注入工艺选择性地注入第二衬底702来形成光电二极管210。在一些实施例中，还可以通过利用一种或多种掺杂物质选择性地注入第二衬底702，以在像素区209内形成掺杂区212。
可以在光电二极管210和掺杂区212之间后续形成晶体管栅极214。可以通过在第二衬底702上方沉积栅极介电膜和栅电极膜来形成晶体管栅极214。后续图案化栅极介电膜和栅电极膜以形成栅极介电层和栅电极。在一些实施例中，可在像素区209的相对侧上的第二衬底702内形成一个或多个隔离结构216(例如，浅沟槽隔离区)。在一些实施例中，可以在形成多个图像感测元件之前形成一个或多个隔离结构216。
如图8的截面图800所示，在位于第二衬底702上方的一个或多个介电层802内形成一个或多个金属互连层220a。在一些实施例中，可以使用镶嵌和/或双镶嵌工艺来形成一个或多个金属互连层220a。
如图9的截面图900所示，在形成一个或多个金属互连层220a之后，削薄第二衬底702。削薄第二衬底702使得第二衬底702的厚度从厚度t减小，以形成具有厚度t2的第二衬底902。减小厚度允许使用层间互连结构容易地将第二衬底902连接至第一衬底104。在一些实施例中，可以通过蚀刻第二衬底702的背侧702b来削薄第二衬底702。在其他实施例中，可以通过机械研磨第二衬底702的背侧702b来削薄第二衬底702。
在一些实施例中，在削薄之前将一个或多个介电层802接合以处理衬底904。在一些实施例中，接合工艺可以使用布置在一个或多个介电层802和处理衬底904之间的中间接合氧化物层(未示出)。在一些实施例中，接合工艺可以包括熔融接合工艺。在一些实施例中，操作衬底904可以包括硅晶圆。在将一个或多个介电层802接合至处理衬底904之后，可以削薄第二衬底702。
图10A图10E示出示出配置为以前侧至背侧配置连接第一层级和第二层级的层间互连结构的形成的一些实施例的截面图。
如图10A的截面图1000所示，在第二衬底902的背侧902b上形成第二介电接合层1002。沿着电介质-电介质(例如，氧化物-氧化物)接合界面1006后续将第一介电接合层604接合至第二介电接合层1002。接合工艺形成了将第一介电结构202连接至第二衬底902的接合结构1004。在一些实施例中，例如，接合工艺可以包括熔融接合工艺。在一些实施例中，接合工艺可以包括接合第一衬底104的“晶圆级接合工艺”，第一衬底104包括接合至第二衬底116的晶圆(例如，第一300mm晶圆)，第一衬底104还包括晶圆(例如，第二300mm晶圆)。
如图10B的截面图1008所示，使用第一蚀刻剂1010在第二衬底116的前侧的方向上实施第一蚀刻工艺，以形成第一开口1012。第一开口1012穿过ILD层218a和第二衬底116延伸以接触接合结构1004。在一些实施例中，第一蚀刻工艺可包括导致大致垂直的侧壁的第一各向异性蚀刻工艺(例如，干各向异性蚀刻工艺)。在第一开口1012的侧壁上形成隔离层234。在一些实施例中，隔离层234可以包括氧化物层。在各个实施例中，可以通过沉积工艺或热工艺形成隔离层234。
如图10C的截面图1014所示，使用第二蚀刻剂1016实施第二蚀刻工艺以形成第二开口1018。第二开口1018穿过接合结构226延伸以接触多个第一金属互连层206a-206c中的一个。在一些实施例中，第二蚀刻工艺可包括导致锥形侧壁的第二各向异性蚀刻工艺(例如，湿各向异性蚀刻工艺)。
如图10D的截面图1020所示，沿着第一开口(例如，图10C的1012)和第二开口(例如，图10C的1018)的侧壁和底面形成扩散阻挡层232。后续用导电材料填充第一开口(例如，图10C的1012)和第二开口(例如，图10C的1018)，以形成层间互连结构230的第一部分230a和第二部分230b。可以后续实施平坦化工艺(例如，CMP工艺)以从第一开口(例如，图10C的1012)和第二开口(例如，图10C的1018)的外部去除多余的导电材料。
如图10E的截面图1022所示，在具有一个或多个ILD层218b和218c(在ILD层218a上方)的介电结构218内形成一个或多个金属互连层220b和220c。在第一部分230a上形成一个或多个金属互连层220b和220c中的一个。在一些实施例中，可以使用镶嵌和/或双镶嵌工艺来形成一个或多个金属互连层220b和220c。
图11A图11E示出出了配置为以前侧至背侧配置连接第一层级和第二层级的层间互连结构的形成的一些可选实施例的截面图。
如图11A的截面图1100所示，在第二衬底116的背侧116b上形成第二介电接合层1102。后续使用第一蚀刻剂1104在第二衬底116的前侧方向上实施第一蚀刻工艺以形成第一开口1106。第一开口1106穿过ILD层218a和第二衬底116延伸以接触第二介电接合层1102。在一些实施例中，第一蚀刻工艺可包括导致大致垂直的侧壁的第一各向异性蚀刻工艺(例如，干各向异性蚀刻工艺)。
后续在第一开口1106的侧壁上形成隔离层306。在一些实施例中，隔离层306可以包括通过沉积或热工艺形成的氧化物层。沿着隔离层306的侧壁和第一开口1106的底面形成扩散阻挡层1108a。后续用第一导电材料填充第一开口1106以形成层间互连结构的第一部分302a。可以后续实施平坦化工艺以从第一开口1106的外部去除多余的导电材料。
如图11B的截面图1110所示，在位于第二衬底116上方的具有一个或多个ILD层218b和218c的介电结构内形成一个或多个金属互连层220b和220c。在第一部分302a上形成一个或多个金属互连层220b和220c中的一个。在一些实施例中，可以使用镶嵌和/或双镶嵌工艺来形成一个或多个金属互连层220b和220c。在一些可选实施例中，可以在图11E之后形成一个或多个金属互连层220b和220c。
如图11C的截面图1112所示，使用第二蚀刻剂1114在第二衬底116的背侧方向上实施第二蚀刻工艺，以形成穿过第二介电接合层226b延伸的第二开口1116。在一些实施例中，第二蚀刻工艺可包括导致第二开口1116具有锥形侧壁的各向异性蚀刻工艺(例如，湿各向异性蚀刻工艺)。沿着第二开口1116的侧壁和底面形成扩散阻挡层1108b。后续用第二导电材料填充第二开口1116以形成层间互连结构的第二部分302b。可以后续实施平坦化工艺以从第二开口1116的外部去除多余的导电材料。
如图11D的截面图1118所示，使用第三蚀刻剂1120在第一衬底104的前侧的方向上实施第三蚀刻工艺，以形成穿过第一介电接合层226a和第一接合ESL 228延伸的第三开口1122。在一些实施例中，第三蚀刻工艺可包括导致第三开口1122具有锥形侧壁的各向异性蚀刻工艺(例如，湿各向异性蚀刻工艺)。沿着第三开口1122的侧壁和底面形成扩散阻挡层1108c。后续用第三导电材料填充第三开口1122以形成层间互连结构的第三部分302c。在各个实施例中，第一、第二和第三导电材料可以包括相同的材料或不同的材料。可以后续实施平坦化工艺以从第三开口1122的外部去除多余的导电材料。
如图11E的截面图1124所示，第一介电接合层226a和层间互连结构的第三部分302c沿着包括介电材料和导电材料的混合接合界面1126接合至第二介电接合层226b和层间互连结构的第二部分302b。在一些实施例中，接合工艺是接合第一衬底104的“晶圆级接合工艺”，第一衬底104包括接合至第二衬底116的晶圆(例如，第一300mm晶圆)，第一衬底104包括晶圆(例如，第二300mm晶圆)。
图12A图12E示出示出了配置为以前侧至背侧配置连接第一层级和第二层级的层间互连结构的形成的一些可选实施例的截面图。
如图12A的截面图1200所示，在位于第二衬底902上方的具有一个或多个ILD层218b和218c的介电结构内形成一个或多个金属互连层220b和220c。在一些实施例中，可以使用镶嵌和/或双镶嵌工艺来形成一个或多个金属互连层220b和220c。
如图12B的截面图1202所示，在第二衬底116的背侧方向上实施第一蚀刻工艺，以形成穿过第二衬底116延伸并且具有大致垂直的侧壁的第一开口1204。沿着第一开口1204的侧壁形成隔离层406。后续在第二衬底116的背侧方向上实施第二蚀刻工艺，以形成穿过第一ILD层218a延伸至金属互连层220a-220c中的一个的第二开口1206。第二开口1206具有随着与第二衬底116的距离增加而减小的宽度。在一些实施例中，第二开口1206可以延伸到位于多个第二金属互连层220a-220c中的一个内的凹槽中。沿着隔离层406的侧壁以及第二开口1206的侧壁和下表面形成扩散阻挡层1208a。后续用第一导电材料填充第一开口1204和第二开口1206以形成层间互连结构的第一部分402a和第二部分402b。
如图12C的截面图1210所示，在第二衬底116的背侧上形成第二接合ESL 408和第二介电接合层226b。使用第三蚀刻剂1212实施第三蚀刻工艺以形成穿过第二接合ESL 408和第二介电接合层226b延伸的第三开口1214。在一些实施例中，第三蚀刻工艺可包括导致第三开口1214具有锥形侧壁的各向异性蚀刻工艺(例如，湿各向异性蚀刻工艺)。后续用扩散阻挡层1208b和第二导电材料填充第三开口1214以形成层间互连结构的第三部分402c。
如图12D的截面图1216所示，使用第四蚀刻剂1218实施第四蚀刻工艺，以形成穿过第一介电接合层226a和第一接合ESL 228延伸的第四开口1220。在一些实施例中，第四蚀刻工艺可包括导致第四开口1220具有锥形侧壁的各向异性蚀刻工艺(例如，湿各向异性蚀刻工艺)。沿着第四开口1220的侧壁和底面形成扩散阻挡层1208c。后续用第三导电材料填充第四开口1220以形成层间互连结构的第四部分402d。后续可以实施平坦化工艺以从第四开口1220的外部去除多余的导电材料。
如图12E的截面图1222所示，第一介电接合层226a和层间互连结构的第四部分402d沿着包括介电材料和导电材料的混合接合界面1224接合至第二介电接合层226b和层间互连结构的第三部分402c。在一些实施例中，接合工艺是接合第一衬底104的“晶圆级接合工艺”，第一衬底104包括接合至第二衬底116的晶圆(例如，第一300mm晶圆)，第一衬底104包括晶圆(例如，第二300mm晶圆)。
如图13的截面图1300所示，在第二介电结构218上方形成多个滤色器236。在一些实施例中，在形成多个滤色器236之前，可以在第二介电结构218上方形成一个或多个钝化层222。可以在第二介电结构218上方的栅格结构224内形成多个滤色器236。在一些实施例中，可以通过形成滤色器层并且图案化滤色器层来形成多个滤色器236。滤色器层由允许传输具有特定波长范围的辐射(例如，光)而阻挡特定范围外的波长的光的材料形成。可以通过在滤色器层上方形成具有图案的光刻胶层、根据光刻胶层的图案对滤色器层施加蚀刻剂并且去除图案化光刻胶层来实施图案化。在一些实施例中，在形成滤色器层之后，平坦化滤色器层。
后续在多个滤色器236上方形成多个微透镜238。在一些实施例中，可以通过在多个滤色器236之上沉积微透镜材料(例如，通过旋涂方法或沉积工艺)形成微透镜238。在微透镜材料之上图案化具有弯曲的上表面的微透镜模板(未示出)。在一些实施例中，微透镜模板可以包括使用分配曝光剂量曝光(例如，对于负性光刻胶，在曲面的底部处暴露较多的光并在曲面的顶部处暴露较少的光)、显影和烘焙以形成圆形的光刻胶材料。然后，根据微透镜模板，通过选择性蚀刻微透镜材料来形成微透镜238。
在一些实施例中，在堆叠的晶圆结构1302上方形成多个滤色器236和多个微透镜238，其中第一衬底104包括第一晶圆，以及第二衬底116包括第二晶圆。堆叠的晶圆结构1302包括多个管芯区1304a-1304c。多个管芯区1304a-1304c中的每个可以包括图像传感器阵列，该图像传感器阵列包括以周期性的图案布置的多个光电二极管210。在一些实施例中，多个管芯区1304a-1304c的每个内的图像感测阵列可以包括数百、数千或甚至更多的单独的二极管210。例如，尽管管芯区1304b示出两个光电二极管210，应当理解，管芯区1304b可包括具有多于两个光电二极管的图像感测阵列。管芯区1304a-1304c还分别包括以阵列布置的多个滤色器236和微透镜238，从而使得滤色器236和微透镜238位于单独的光电二极管210上方。从管芯区1304a-1304c的边缘横向回缩(set back)滤色器236和微透镜238的阵列。横向回缩导致滤色器236和微透镜238的相邻阵列通过非零间隔1306彼此横向分离。
如图14的截面图1400所示，在一些实施例中，其中第一衬底104包括第一晶圆(例如，第一300mm晶圆)，并且第二衬底116包括第二晶圆(例如，第二300mm晶圆)，实施切割工艺。切割工艺将堆叠的晶圆结构1402分离成分别具有多个层级102和114的多个分离的管芯1406a-1406c。在一些实施例中，可以沿着划线1404通过锯切工艺(例如，使用锯片1405)来实施切割工艺。在其他实施例中，可以沿着划线1404通过激光实施切割工艺。
图15示出形成具有以前侧至背侧配置连接的层级的多维集成芯片结构的方法1500的一些实施例的流程图。
虽然本文将所公开的方法1500示出和描述为一系列的步骤或事件，但是应当理解，所示出的这些步骤或事件的顺序不应解释为限制意义。例如，一些步骤可以以不同顺序发生和/或与除了本文所示和/或所述步骤或事件之外的其他步骤或事件同时发生。另外，并不要求所有示出的步骤都用来实施本文所描述的一个或多个方面或实施例。此外，可在一个或多个分离的步骤和/或阶段中执行本文所述步骤的一个或多个。
在1502处，在第一衬底内形成一个或多个半导体器件。图5示出对应于步骤1502的截面图500的一些实施例。
在1504处，沿着第一衬底的前侧在第一介电结构内形成多个第一金属互连层。图6示出对应于步骤1504的截面图600的一些实施例。
在1506处，在第一介电结构的顶面上形成第一介电接合层。图6示出对应于步骤1506的截面图600的一些实施例。
在1508处，在第二衬底内形成一个或多个图像感测元件。图7示出对应于步骤1508的截面图700的一些实施例。
在1510处，在沿着第二衬底的前侧布置的一个或多个介电层内形成一个或多个第二金属互连层。图8示出对应于步骤1510的截面图800的一些实施例。
在1512处，减小第二衬底的厚度。图9示出对应于步骤1512的截面图900的一些实施例。
在1514处，在第二衬底的背侧上形成第二介电接合层。
在1516处，将第一介电接合层接合至第二介电接合层。
在1518处，形成具有多个部分的层间互连结构，该多个部分具有不同斜率的侧壁。层间互连结构配置为将第一衬底电连接至第二衬底。
在1520，在一些实施例中，可以在第二衬底的前侧上方形成一个或多个额外的金属互连层。图10A至图10E示出对应于步骤1514-1520的截面图的一些实施例。图11A至图11E示出对应于步骤1514-1520的截面图的一些可选实施例。图12A至图12E示出对应于步骤1514-1520的截面图的一些可选实施例。
在1522处，在第二衬底内的图像感测元件上方形成一个或多个滤色器和一个或多个微透镜。图13示出对应于步骤1522的截面图1300的一些实施例。
在1524处，实施切割工艺以将第一衬底和第二衬底分离成分别具有多个层级的多个分离的管芯。图14示出对应于步骤1524的截面图1400的一些实施例。
因此，本发明涉及一种形成具有以前侧至背侧配置连接的层级的多维集成芯片的方法以及相关的装置。
在一些实施例中，本发明涉及形成多维集成芯片结构的方法。该方法包括在第一衬底内形成一个或多个半导体器件，以及在第二衬底内形成一个或多个图像感测元件。该方法还包括通过接合结构将第一衬底上方的第一介电结构接合至第二衬底的背侧。该方法还包括形成层间互连结构，该层间互连结构包括分别具有不同侧壁角度的侧壁的多个不同部分，并且延伸穿过接合结构和第二衬底。层间互连结构配置为将第一衬底上方的第一金属互连层电连接至第二衬底上方的第二金属互连层。
在其他实施例中，本发明涉及形成多维集成芯片结构的方法。该方法包括在第一衬底内形成一个或多个半导体器件，沿着第一衬底的前侧在第一介电结构内形成多个第一金属互连层，以及在第一介电结构的顶面上形成第一介电接合层。该方法还包括在第二衬底内形成一个或多个图像感测元件，在沿着第二衬底的前侧布置的一个或多个介电层内形成一个或多个第二金属互连层，以及沿着第二衬底的背侧形成第二介电接合层。该方法还包括将第一介电接合层接合至第二介电接合层。该方法还包括形成配置为电连接一个或多个半导体器件和一个或多个图像感测元件的具有多个不同部分的层间互连结构，该多个不同部分具有不同斜率的侧壁。
在又一其他的实施例中，本发明涉及一种多维集成芯片结构。集成芯片结构包括布置在第一衬底上方的第一介电结构内的多个第一金属互连层和布置在第二衬底上方的第二介电结构内的多个第二金属互连层。在第一介电结构和第二衬底之间布置接合结构。层间互连结构在多个第一金属互连层中的一个和多个第二金属互连层中的一个之间延伸并且穿过接合结构和第二衬底。层间互连结构包括分别具有不同侧壁角度的侧壁的多个不同的部分。
根据本发明的一个实施例，提供了一种形成多维集成芯片结构的方法，包括：在第一衬底内形成一个或多个半导体器件；在第二衬底内形成一个或多个图像感测元件；通过接合结构将所述第一衬底上方的第一介电结构接合至所述第二衬底的背侧；形成层间互连结构，所述层间互连结构包括分别具有不同侧壁角度的侧壁的多个不同部分，所述层间互连结构延伸穿过所述接合结构和所述第二衬底，其中，所述层间互连结构配置为将所述第一衬底上方的第一金属互连层电连接至所述第二衬底上方的第二金属互连层。
在上述方法中，还包括：在所述第一衬底上方形成第一接合蚀刻停止层(ESL)；在所述第一接合蚀刻停止层上形成第一介电接合层；以及沿着所述第二衬底的所述背侧形成第二介电接合层。
在上述方法中，还包括：在形成所述第二介电接合层之前减小所述第二衬底的厚度。
在上述方法中，形成所述层间互连结构包括：将所述第一介电接合层接合至所述第二介电接合层；实施第一蚀刻工艺以形成延伸穿过所述第二衬底并且具有垂直侧壁的第一开口；实施第二蚀刻工艺以形成第二开口，所述第二开口延伸穿过所述接合结构并且具有随着与所述第二衬底的距离增加而减小的宽度；用导电材料填充所述第一开口和所述第二开口；以及在所述层间互连结构和所述第二衬底上方形成一个或多个额外的金属互连层。
在上述方法中，还包括：在形成所述第二开口之前沿着所述第一开口的侧壁形成隔离层；以及形成衬里所述隔离层的侧壁以及衬里所述第二开口的侧壁和下表面的扩散阻挡层。
在上述方法中，还包括：在所述第二衬底内形成浅沟槽隔离(STI)区；以及形成穿过所述浅沟槽隔离区的所述第一开口，从而使得所述第一开口在偏离所述浅沟槽隔离区的最外侧壁的位置处延伸穿过所述浅沟槽隔离区。
在上述方法中，形成所述层间互连结构包括：实施第一蚀刻工艺以形成延伸穿过所述第二衬底并且具有垂直侧壁的第一开口；用第一导电材料填充所述第一开口以形成第一部分；以及实施第二蚀刻工艺以形成第二开口，所述第二开口延伸穿过所述第二介电接合层并且延伸穿过所述第一部分的部分，其中，所述第二开口具有随着与所述第二衬底的距离增加而增加的宽度；用第二导电材料填充所述第二开口；实施第三蚀刻工艺以形成延伸穿过所述第一介电接合层和所述第一接合蚀刻停止层的第三开口，其中，所述第三开口具有随着与所述第一衬底的距离增加而增加的宽度；用第三导电材料填充所述第三开口；以及在用所述第三导电材料填充所述第三开口之后，将所述第一介电接合层接合至所述第二介电接合层；以及在所述层间互连结构和所述第二衬底上方形成一个或多个额外的金属互连层。
在上述方法中，还包括：在所述第一衬底上方形成第一接合蚀刻停止层；在所述第一接合蚀刻停止层上形成第一介电接合层；沿着所述第二衬底的所述背侧形成第二接合蚀刻停止层；以及在所述第二接合蚀刻停止层上形成第二介电接合层。
在上述方法中，形成所述层间互连结构包括：实施第一蚀刻工艺以形成延伸穿过所述第二衬底并且具有垂直侧壁的第一开口；实施第二蚀刻工艺以形成第二开口，所述第二开口延伸穿过所述接合结构并且具有随着与所述第二衬底的距离增加而减小的宽度；用第一导电材料填充所述第一开口和所述第二开口；以及实施第三蚀刻工艺以形成延伸穿过所述第二介电接合层和所述第二接合蚀刻停止层的第三开口，其中，所述第三开口具有随着与所述第二衬底的距离增加而增加的宽度；用第二导电材料填充所述第三开口；实施第四蚀刻工艺以形成延伸穿过所述第一介电接合层和所述第一接合蚀刻停止层的第四开口，其中，所述第四开口具有随着与所述第一衬底的距离增加而增加的宽度；用第三导电材料填充所述第四开口；在用所述第三导电材料填充所述第四开口之后，将所述第一介电接合层接合至所述第二介电接合层；以及在所述层间互连结构和所述第二衬底上方形成一个或多个额外的金属互连层。
根据本发明的另一实施例，还提供了一种形成多维集成芯片结构的方法，包括：在第一衬底内形成一个或多个半导体器件；沿着所述第一衬底的前侧在第一介电结构内形成多个第一金属互连层；在所述第一介电结构的顶面上形成第一介电接合层；在第二衬底内形成一个或多个图像感测元件；在沿着所述第二衬底的前侧布置的一个或多个介电层内形成一个或多个第二金属互连层；沿着所述第二衬底的背侧形成第二介电接合层；将所述第一介电接合层接合至所述第二介电接合层；以及形成具有多个不同部分的层间互连结构，所述多个不同部分具有不同斜率的侧壁，所述层间互连结构配置为电连接所述一个或多个半导体器件和所述一个或多个图像感测元件。
在上述方法中，还包括：在沿着所述第二衬底的所述背侧形成所述第二介电接合层之前，减小所述第二衬底的厚度。
在上述方法中，还包括：在所述第二衬底的所述前侧上方形成一个或多个额外的金属互连层。
在上述方法中，还包括：在将所述第一介电接合层接合至所述第二介电接合层之后，实施切割工艺以将所述第一衬底和所述第二衬底分离成多个分离的管芯。
根据本发明的又一实施例，还提供了一种多维集成芯片结构，包括：多个第一金属互连层，布置在第一衬底上方的第一介电结构内；多个第二金属互连层，布置在第二衬底上方的第二介电结构内；接合结构，布置在所述第一介电结构和所述第二衬底之间；以及层间互连结构，在所述多个第一金属互连层的一个和所述多个第二金属互连层的一个之间延伸并且延伸穿过所述接合结构和所述第二衬底，其中，所述层间互连结构包括分别具有不同侧壁角度的侧壁的多个不同的部分。
在上述集成芯片结构中，所述层间互连结构包括：第一部分，延伸穿过所述第二衬底并且具有垂直的侧壁；以及第二部分，延伸穿过所述接合结构并且具有随着与所述第一衬底的距离增加而增加的宽度。
在上述集成芯片结构中，还包括：隔离层，沿着所述第一部分的侧壁布置并且具有位于所述第二部分上方的下表面；以及扩散阻挡层，衬里所述第一部分和所述第二部分。
在上述集成芯片结构中，所述接合结构包括：第一介电接合层，通过第一介电蚀刻停止层与所述第一衬底分离；以及第二介电接合层，布置在所述第一介电接合层和所述第二衬底之间。
在上述集成芯片结构中，所述层间互连结构包括：第一区域，延伸穿过所述第二衬底并具有垂直的侧壁；第二区域，延伸穿过所述第二介电接合层并且具有随着与所述第二衬底的距离增加而增加的宽度；以及第三区域，延伸穿过所述第一介电接合层并且具有随着与所述第一衬底的距离减小而减小的宽度。
在上述集成芯片结构中，所述层间互连结构包括：第一区域，在所述第二衬底和所述多个第二金属互连层的所述一个之间延伸；以及第二区域，延伸穿过所述第二衬底并且具有垂直的侧壁；第三区域，延伸穿过所述第二介电接合层并且具有随着与所述第二衬底的距离增加而增加的宽度；以及第四区域，延伸穿过所述第一介电接合层并且具有随着与所述第一衬底的距离减小而减小的宽度。
在上述集成芯片结构中，其中，所述第一衬底具有比所述第二衬底更大的厚度。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成多维集成芯片结构的方法，包括：
在第一衬底内形成一个或多个半导体器件；
在第二衬底内形成一个或多个图像感测元件；
通过接合结构将所述第一衬底上方的第一介电结构接合至所述第二衬底的背侧；
形成层间互连结构，所述层间互连结构包括分别具有不同侧壁角度的侧壁的多个不同部分，所述层间互连结构延伸穿过所述接合结构和所述第二衬底，其中，所述层间互连结构配置为将所述第一衬底上方的第一金属互连层电连接至所述第二衬底上方的第二金属互连层。
2.根据权利要求1所述的方法，还包括：
在所述第一衬底上方形成第一接合蚀刻停止层(ESL)；
在所述第一接合蚀刻停止层上形成第一介电接合层；以及
沿着所述第二衬底的所述背侧形成第二介电接合层。
3.根据权利要求2所述的方法，还包括：
在形成所述第二介电接合层之前减小所述第二衬底的厚度。
4.根据权利要求3所述的方法，其中，形成所述层间互连结构包括：
将所述第一介电接合层接合至所述第二介电接合层；
实施第一蚀刻工艺以形成延伸穿过所述第二衬底并且具有垂直侧壁的第一开口；
实施第二蚀刻工艺以形成第二开口，所述第二开口延伸穿过所述接合结构并且具有随着与所述第二衬底的距离增加而减小的宽度；
用导电材料填充所述第一开口和所述第二开口；以及
在所述层间互连结构和所述第二衬底上方形成一个或多个额外的金属互连层。
5.根据权利要求4所述的方法，还包括：
在形成所述第二开口之前沿着所述第一开口的侧壁形成隔离层；以及
形成衬里所述隔离层的侧壁以及衬里所述第二开口的侧壁和下表面的扩散阻挡层。
6.根据权利要求4所述的方法，还包括：
在所述第二衬底内形成浅沟槽隔离(STI)区；以及
形成穿过所述浅沟槽隔离区的所述第一开口，从而使得所述第一开口在偏离所述浅沟槽隔离区的最外侧壁的位置处延伸穿过所述浅沟槽隔离区。
7.根据权利要求3所述的方法，其中，形成所述层间互连结构包括：
实施第一蚀刻工艺以形成延伸穿过所述第二衬底并且具有垂直侧壁的第一开口；
用第一导电材料填充所述第一开口以形成第一部分；以及
实施第二蚀刻工艺以形成第二开口，所述第二开口延伸穿过所述第二介电接合层并且延伸穿过所述第一部分的部分，其中，所述第二开口具有随着与所述第二衬底的距离增加而增加的宽度；
用第二导电材料填充所述第二开口；
实施第三蚀刻工艺以形成延伸穿过所述第一介电接合层和所述第一接合蚀刻停止层的第三开口，其中，所述第三开口具有随着与所述第一衬底的距离增加而增加的宽度；
用第三导电材料填充所述第三开口；以及
在用所述第三导电材料填充所述第三开口之后，将所述第一介电接合层接合至所述第二介电接合层；以及
在所述层间互连结构和所述第二衬底上方形成一个或多个额外的金属互连层。
8.根据权利要求1所述的方法，还包括：
在所述第一衬底上方形成第一接合蚀刻停止层；
在所述第一接合蚀刻停止层上形成第一介电接合层；
沿着所述第二衬底的所述背侧形成第二接合蚀刻停止层；以及
在所述第二接合蚀刻停止层上形成第二介电接合层。
9.一种形成多维集成芯片结构的方法，包括：
在第一衬底内形成一个或多个半导体器件；
沿着所述第一衬底的前侧在第一介电结构内形成多个第一金属互连层；
在所述第一介电结构的顶面上形成第一介电接合层；
在第二衬底内形成一个或多个图像感测元件；
在沿着所述第二衬底的前侧布置的一个或多个介电层内形成一个或多个第二金属互连层；
沿着所述第二衬底的背侧形成第二介电接合层；
将所述第一介电接合层接合至所述第二介电接合层；以及
形成具有多个不同部分的层间互连结构，所述多个不同部分具有不同斜率的侧壁，所述层间互连结构配置为电连接所述一个或多个半导体器件和所述一个或多个图像感测元件。
10.一种多维集成芯片结构，包括：
多个第一金属互连层，布置在第一衬底上方的第一介电结构内；
多个第二金属互连层，布置在第二衬底上方的第二介电结构内；
接合结构，布置在所述第一介电结构和所述第二衬底之间；以及
层间互连结构，在所述多个第一金属互连层的一个和所述多个第二金属互连层的一个之间延伸并且延伸穿过所述接合结构和所述第二衬底，其中，所述层间互连结构包括分别具有不同侧壁角度的侧壁的多个不同的部分。
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