JP6002008B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP6002008B2 JP6002008B2 JP2012253402A JP2012253402A JP6002008B2 JP 6002008 B2 JP6002008 B2 JP 6002008B2 JP 2012253402 A JP2012253402 A JP 2012253402A JP 2012253402 A JP2012253402 A JP 2012253402A JP 6002008 B2 JP6002008 B2 JP 6002008B2
- Authority
- JP
- Japan
- Prior art keywords
- hole
- semiconductor substrate
- semiconductor device
- insulating layer
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Description
ここで、半導体デバイスを3次元に実装する場合、厚さ方向に配線長が長くなる結果として、配線による信号の遅れが顕著になってきており、動作速度、信号伝送の高速化が求められている。
しかしながら、フリップチップ実装方式でも、半導体デバイス間は一旦実装基板を介し電気的に接続されるため、配線の長さがある程度は長くなってしまう。
また、このような貫通電極を形成するにあたっては、貫通孔の断面形状として、垂直形状やテーパー形状(例えば、特許文献2参照)が多く適用されている。
そこで、本発明は上記の問題点に着目してなされたものであり、その目的は、MEMS用途の厚い半導体基板に対して金属のボイドレス充填を可能にした貫通電極を高スループットで形成することができる半導体装置の製造方法を提供することにある。
本発明は、本発明者による前記知見に基づくものであり、上記課題を解決するための本発明のある態様の半導体装置の製造方法は、第1半導体基板と第2半導体基板とを絶縁層を介して積層した半導体基板に貫通電極を形成する半導体装置の製造方法であって、
上記第1半導体基板の外側面から、内側面に向かうにつれて径が小さくなるように、上記第1半導体基板を貫通する第1貫通孔を形成する第1貫通孔形成工程と、
第1貫通孔形成工程後に、上記第1貫通孔の底部から、上記第2半導体基板の外側面に向かうにつれて径が大きくなるように上記絶縁層及び上記第2半導体基板を貫通する第2貫通孔を形成する第2貫通孔形成工程と、
上記第1貫通孔及び上記第2貫通孔に金属メッキを施して貫通電極を形成するメッキ工程とを含む。
(半導体装置)
図1は、本発明のある態様の半導体装置の構成を示す断面図である。
図1に示すように、本実施形態の半導体装置1は、第1半導体基板11と第2半導体基板12とを絶縁層13を介して積層した半導体基板10に貫通電極20が形成されている。すなわち、半導体基板10は、MEMS用途の厚膜のSOI(Silicon On Insulator)ウェハに貫通孔が形成された構成をなす。なお、第1半導体基板11及び第2半導体基板12の材料としては、例えばシリコンが挙げられ、絶縁層13の材料としては、例えば酸化シリコンが挙げられる。
貫通電極20は、半導体基板10の厚み方向に沿って、中間部が幅狭に形成された鼓型(つつみがた,hourglass-shaped)の断面形状をなす貫通孔21と、貫通孔21にめっき金属が充填されてなる金属メッキ層26とを有する。貫通電極20は、必要に応じて、貫通孔21と、金属メッキ層26との間に絶縁層24及びシード層25が積層されて設けられることが好ましい。
貫通孔21は、半導体基板10(第1半導体基板11、第2半導体基板12、及び絶縁層13)に対して、その厚さ方向に貫通する貫通孔である。貫通孔20は、第1貫通孔22と、第2貫通孔23とから構成されることが好ましい。
第1貫通孔22は、第1半導体基板11の外側面11a(半導体基板10のおもて面10a)から、内側面(絶縁層13に対する第1半導体基板11の界面)11bに向かうにつれて径が小さくなるように、第1半導体基板11に外側面11a側から形成された貫通孔である。ここで、内側面11bは、絶縁層13に対する第1半導体基板11の界面である。
図2は、本発明のある態様の半導体装置の製造方法の流れを示すフローチャートである。また、図3〜5は、本発明のある態様の半導体装置の製造方法の流れを示す断面図である。
図2に示すように、上述した構成を有する半導体装置を製造する製造方法は、「第1貫通孔形成工程(S1)」と、「第2貫通孔形成工程(S2)」と、「メッキ工程(S3)」とを含む。なお、必要に応じて、第1貫通孔形成工程(S1)と、第2貫通孔形成工程(S2)との間に、成膜工程を含んでもよい。
第1貫通孔形成工程S1は、半導体基板1を構成する第1半導体基板11の外側面11aから、フォトリソグラフィー技術によって順テーパー形状の有底孔である第1貫通孔22を形成する工程である。第1貫通孔22の加工は、絶縁層13に至らず、第1半導体基板11の内側面11b(絶縁層13との界面)でストップエッチングする。以下、具体的な工程内容について説明する。
次に、図3(c)に示すように、第1レジスト膜14を、露光、現像、ベーク(2層マスクの場合はベーク後に酸化膜エッチングをする)により所望の形状にパターニングする。
この工程におけるドライエッチング方法は、図6に示すドライエッチング装置100を用いて行われる。ドライエッチング装置100は、エッチング対象である半導体基板10を内部101Aに収容する反応室101と、反応ガス導入部110と、半導体基板支持部120と、排気部130と、プラズマ発生部140とを有する。
反応ガス導入部110は、ガス導入管111と、複数のガス管112(112a,112b,112c)と、複数のマスフローコントローラ113(113a,113b,113c)と、複数のガス流入端114(114a,114b,114c)を介して接続される複数のガス源(図示せず)とを有する。
反応室101には、外部から反応室101の内部101Aへガスを導入するためのガス導入管111が取り付けられている。このガス導入管111のガス放出端111aが反応室101内に開口している。ガス導入管111のガス流入側には、複数のガス管112a〜112cが並列に接続されている。また、複数のガス管112a〜112cのそれぞれの途中にはマスフローコントローラ113a〜113cが直列に接続されていて、それぞれのガス流入端114a〜114cを介して図示しないガス源からそれぞれ供給されるガスの内部101Aへの流量調整が可能になっている。
半導体基板支持部120は、ステージ121と、下部電極122と、ガス管123とを有する。具体的には、反応室101の内部101Aの底部に、半導体基板10を載置するステージ121と、このステージ121を支持し、導電材からなる下部電極122とが配設されている。
下部電極122には、その内部を通じて、ステージ121にヘリウム(He)ガスを導入するガス管123が設けられている。このガス管123によってステージ121上の半導体基板10にヘリウム(He)ガスを導入され、半導体基板10が冷却される。
また、下部電極122には、バイアス用の高周波電源125がマッチングボックス126を介して接続されている。さらに、下部電極122には、ステージ121に載置された半導体基板10を静電吸着によってステージ121に固定するためのDC電源127が接続されている。
排気部130は、コンダクタンスバルブ131と、ターボポンプ132と、ラフポンプ133とを有する。具体的には、反応室101に、コンダクタンスバルブ131、ターボポンプ132、及びラフポンプ133が直列に接続されていて、これらにより反応室101の内部101Aを排気して、反応室101の内部101Aの圧力を調整できる構成になっている。
プラズマ発生部140は、絶縁体141と、アンテナ142と、マッチングボックス144と、プラズマ発生用高周波電源145とを有する。
絶縁体141は、板形状をなし、ステージ121に対向する反応室101の天井部分に気密に設けられている。絶縁体141は、マイクロ波を透過する材料(例えば窒化アルミ等)よりなる。
アンテナ142は、円板形状をなして絶縁体141上に設けられて反応室101の内部101Aと電気的に絶縁された上部電極として機能する。
このような構成をなすドライエッチング装置100は、アンテナ142にプラズマ発生用高周波電源145からマッチングボックス144を介して電力が供給されることにより、アンテナ142と、該アンテナ142に対向して配置された下部電極122との間でガスを励起させてプラズマを発生させることができる。
本実施形態のエッチング方法は、まず、上記構成をなすドライエッチング装置100の減圧された反応室101内に、半導体基板10を搬入し、ステージ121上に半導体基板10を載置する。
次に、反応室101内の圧力が5Paとなるように排気量を調整し、反応室101内にエッチングガスを導入して下部電極122に約50Wの高周波パワーを印加することで第1半導体基板11に順テーパー形状の第1貫通孔22を形成する。
ここで、上述したように、第1貫通孔形成工程S1の後であり、第2貫通孔形成工程S2の前に、「成膜工程」が行われてもよい。
この「成膜工程」は、図4(a)に示すように、金属膜又は酸化膜からなる貫通防止膜15を第2半導体基板12の外側面12bに形成する工程である。また、この「成膜工程」は、熱酸化法により第1半導体基板11の外側面11a、及び第2半導体基板12の外側面12bに酸化膜を形成してもよい。貫通防止膜15に用いられる金属としては、例えば、Al,Ti,Ni等が挙げられる。この「成膜工程」を、第1貫通孔形成工程S1と第2貫通孔形成工程S2との間に行うことによって、後述する第2貫通孔形成工程において、第2半導体基板12を貫通した際の半導体基板10を冷却するためのHeが漏れて半導体基板10の温度が上がり、第2レジスト膜16が消失してしまうというような問題を防ぐ、という効果を奏する。
第2貫通孔形成工程S2は、第1貫通孔形成工程S1によって厚さ方向に貫通する第1貫通孔22が形成された第1半導体基板11の開口部11cから、フォトリソグラフィー技術によって逆テーパー形状の無底孔である第2貫通孔23を形成する工程である。以下、具体的な工程内容について説明する。
まず、図4(b)に示すように、マスク材である第2レジスト膜16を第1半導体基板11の外側面11a及び第1貫通孔22に塗布する。ここで、第2レジスト膜16は、第1半導体基板11の外側面11a及び第1貫通孔22が平坦ではないため、段差形状の箇所にも塗布できるスプレーレジストを使用する。また、第2レジスト膜16としては、レジストマスクを使用した場合、第1貫通孔22の側壁部22aの第2レジスト膜16は膜厚が薄く、特に第1半導体基板11が厚い場合は、レジストマスクのみでは側壁部22aを保護できない可能性があるため、下地に熱酸化法、またはCVD法により酸化膜を成膜する。なお、上記成膜工程を採用して、第1半導体基板11の外側面11a、及び第2半導体基板12の外側面12bに酸化膜(貫通防止膜15)を形成した場合は、この下地を設けなくてもよい。
メッキ工程S3は、第1貫通孔22及び第2貫通孔23に金属メッキを施して貫通電極20を形成する工程である。
まず、半導体基板10のおもて面10a,裏面10b、及び貫通孔21の内壁面に、金属配線(図示せず)との絶縁層24として熱酸化法、CVD法等により酸化膜を形成する(図5(a))。
次いで、電解めっき法、無電解めっき法、又はスパッタ法等によって、シード層25を絶縁層14上に形成する(図5(b))。
このメッキ工程では、図5(d)に示すように、めっき金属初期充填部26A(図5(c)参照)を基点として、金属メッキ層26が貫通孔21を埋めるだけでなく、半導体基板10を覆うように形成される。本工程では、半導体基板10のおもて面10a,裏面10b方向にボトムアップでめっき金属の充填が進行するため、ボイドレスで高速な金属充填が可能となる。
以上説明したように、本願発明の半導体装置の製造方法のある実施形態によれば、MEMS用途の厚膜のSOIウェハである半導体基板10に対して、鼓型の断面形状をなす貫通電極20を有する半導体装置1を高いスループットで作製することができる。これは、半導体基板10のおもて面10aから裏面10bに向かって一方の向きで鼓型の貫通孔21を形成し、金属充填することによって貫通電極20を形成しているからである。
以下、本発明の他の態様の半導体装置、及びその製造方法について説明する。
上述した半導体装置のある実施形態は、「第1貫通孔形成工程S1」において、絶縁層3に至ったところまで第1半導体基板11を順テーパー状にエッチングし、「第2貫通孔形成工程S2」で、絶縁層3及び第2半導体基板12を逆テーパー状にエッチングした。
以上、本発明の実施形態について説明してきたが、本発明はこれに限定されずに、種々の変更、改良を行うことができる。
10 半導体基板
11 第1半導体基板
11a 外側面
11b 内側面
12 第2半導体基板
12a 内側面
12b 外側面
13 絶縁層
15 貫通防止膜
20 貫通電極
21 貫通孔
22 第1貫通孔
23 第2貫通孔
Claims (3)
- 第1半導体基板と第2半導体基板とを絶縁層を介して積層した半導体基板に貫通電極を形成する半導体装置の製造方法であって、
前記第1半導体基板の外側面から、内側面に向かうにつれて径が小さくなるように、前記第1半導体基板を貫通する第1貫通孔を形成する第1貫通孔形成工程と、
前記第1貫通孔形成工程後に、前記第1貫通孔の底部から、前記第2半導体基板の外側面に向かうにつれて径が大きくなるように前記絶縁層及び前記第2半導体基板を貫通する第2貫通孔を形成する第2貫通孔形成工程と、
前記第1貫通孔及び前記第2貫通孔に金属メッキを施して貫通電極を形成するメッキ工程とを含むことを特徴とする半導体装置の製造方法。 - 第1半導体基板と第2半導体基板とを絶縁層を介して積層した半導体基板に貫通電極を形成する半導体装置の製造方法であって、
前記第1半導体基板の外側面から、内側面に向かうにつれて径が小さくなるように、前記第1半導体基板及び前記絶縁層を貫通する第1貫通孔を形成する第1貫通孔形成工程と、
前記第1貫通孔形成工程後に、前記第1貫通孔の底部から、前記第2半導体基板の外側面に向かうにつれて径が大きくなるように前記第2半導体基板を貫通する第2貫通孔を形成する第2貫通孔形成工程と、
前記第1貫通孔及び前記第2貫通孔に金属メッキを施して貫通電極を形成するメッキ工程とを含むことを特徴とする半導体装置の製造方法。 - 金属膜又は酸化膜を前記第2半導体基板の外側面に形成する成膜工程が、前記第1貫通孔形成工程と前記第2貫通孔形成工程との間に行われることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012253402A JP6002008B2 (ja) | 2012-11-19 | 2012-11-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012253402A JP6002008B2 (ja) | 2012-11-19 | 2012-11-19 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014103210A JP2014103210A (ja) | 2014-06-05 |
JP6002008B2 true JP6002008B2 (ja) | 2016-10-05 |
Family
ID=51025477
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012253402A Active JP6002008B2 (ja) | 2012-11-19 | 2012-11-19 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6002008B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10121812B2 (en) | 2015-12-29 | 2018-11-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Stacked substrate structure with inter-tier interconnection |
JP6838893B2 (ja) | 2016-08-25 | 2021-03-03 | キヤノン株式会社 | 半導体装置及びその製造方法 |
JP7384561B2 (ja) * | 2019-02-18 | 2023-11-21 | ローム株式会社 | ノズル基板、インクジェットプリントヘッドおよびノズル基板の製造方法 |
US20230061843A1 (en) * | 2021-08-27 | 2023-03-02 | Advanced Semiconductor Engineering, Inc. | Electronic package |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4581864B2 (ja) * | 2005-06-21 | 2010-11-17 | パナソニック電工株式会社 | 半導体基板への貫通配線の形成方法 |
JP4967537B2 (ja) * | 2006-08-29 | 2012-07-04 | 大日本印刷株式会社 | センサーユニットおよびその製造方法 |
US7786014B2 (en) * | 2006-09-22 | 2010-08-31 | Ipdia | Electronic device and method for making the same |
KR101465709B1 (ko) * | 2007-07-05 | 2014-11-27 | 에이에이씨 마이크로텍 에이비 | 저저항 웨이퍼 관통형 비아 |
JP5412506B2 (ja) * | 2009-03-27 | 2014-02-12 | パナソニック株式会社 | 半導体装置 |
-
2012
- 2012-11-19 JP JP2012253402A patent/JP6002008B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2014103210A (ja) | 2014-06-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5419167B2 (ja) | 半導体装置の製造方法および半導体装置 | |
JP2010225697A (ja) | 半導体装置の製造方法 | |
JP5497756B2 (ja) | 半導体素子の製造方法および半導体素子 | |
JP6602370B2 (ja) | 均一なプラズマ処理のためのノズル | |
US9944516B2 (en) | High aspect ratio etch without upper widening | |
JP2013520830A (ja) | ビア及びエッチングされた構造におけるコンフォーマル絶縁層の形成方法及びパターン形成方法 | |
US20120007132A1 (en) | Reduction of etch microloading for through silicon vias | |
TW201921459A (zh) | 選擇性蝕刻的自對準通孔製程 | |
JP6002008B2 (ja) | 半導体装置の製造方法 | |
JP6553391B2 (ja) | エッチング方法 | |
JP2012038965A (ja) | 半導体装置及びその製造方法 | |
CN105870069B (zh) | 用于芯片切割过程的保护结构 | |
TW201909350A (zh) | 積體電路及其形成方法 | |
JPWO2017217132A1 (ja) | 半導体装置、及び、半導体装置の製造方法 | |
JP2011129690A (ja) | 半導体装置の製造方法および半導体装置 | |
CN103607687B (zh) | 一种mems麦克风缺陷监控结构及其制造方法 | |
JP5179365B2 (ja) | マイクロ電子組立体及びこれを形成するための方法 | |
TW201204200A (en) | Manufacturing method for a buried circuit structure | |
JP2011086850A (ja) | 半導体装置及び半導体装置の製造方法、回路基板並びに電子機器 | |
JP2013026347A (ja) | 半導体装置およびその製造方法 | |
TWI780216B (zh) | 半導體裝置之製造方法及半導體裝置 | |
CN104752320B (zh) | 半导体器件及其形成方法 | |
CN104752334B (zh) | 接触插塞的形成方法 | |
TW201640600A (zh) | 半導體結構及其製作方法 | |
JP2015153978A (ja) | 貫通配線の作製方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20151014 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160714 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160719 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160805 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160830 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160902 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6002008 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |