JP2015153978A - 貫通配線の作製方法 - Google Patents

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Abstract

【課題】良好な電気特性を確保することができる貫通配線の製造方法を提供する。【解決手段】貫通配線を形成する方法では、基板1の第1の面1a及び第2の面1bに第1絶縁膜2a、2bを形成し、第2の面の第1絶縁膜2bの少なくとも一部が残るように、第1の面側の第1絶縁膜2aと基板1とを貫通する貫通孔3を形成する。また、貫通孔の内壁に、第1絶縁膜とは異なる材質からなる第2絶縁膜4を形成し、第2の面の第1絶縁膜2b上に導電性膜5を形成する。さらに、貫通孔の底部で導電性膜が露出するように、第1の面の側から第2の面の第1絶縁膜2bを加工して第1絶縁膜2bに開口2eを形成し、貫通孔の底部で露出した導電性膜5をシード層として、電解めっきによって貫通孔の内部を導電材料7で埋め込む。【選択図】図1

Description

本発明は、半導体基板などの基板の厚み方向に貫通する貫通電極の作製方法に関する。こうした貫通電極を有する基板は、超音波変換素子などとして用いられる静電容量型トランスデューサ等の作製に用いることができる。
LSIに代表されるように、集積回路等のシステムは高速化、高機能化が求められている。これらの集積回路等のシステムをさらに高速化、高機能化していくためには、3次元的な構造を用いるチップ実装技術が必要である。このため、従来、チップ間を最短距離で電気的に接続できる基板貫通電極が用いられている。貫通電極の形成は、基板を貫通する貫通孔(スルーホールとも言う)を形成した後、この貫通孔内に金属を埋め込んで、この金属を通じて、基板の上下に積層される基板相互間を電気的に接続する。この貫通孔内への金属の埋め込み方法として、電解めっきが一般的である。貫通孔のアスペクト比が高いとき、信頼性の高い貫通電極を得るために、貫通孔の一端にシード層を形成したボトムアップの電解めっきが有効である。特許文献1には、シード層の形成と除去を容易にする方法が開示されている。この方法では、基板の1つの表面上に絶縁膜と導電性部材を順番に形成してから、この導電性部材をエッチストップ層として、基板の対向するもう一つの表面より貫通孔を形成する。貫通孔形成後、この導電性部材をシード層として、貫通孔に対してボトムアップの電解めっきにて貫通電極を形成する。
特開2012−28533号公報
しかしながら、特許文献1の方法では、シード層がある状態で貫通孔の内壁に絶縁膜を形成することがあるため、絶縁膜の形成方法と形成条件が制約されることがある。例えば、貫通孔内壁の絶縁膜の形成において基板を昇温すると、シード層の材料がシード層に密着する絶縁膜に拡散し、この絶縁膜の特性を劣化させてしまうことがある。更に、絶縁膜の形成条件によって、シード層の材料がこの絶縁膜を通過して、基板の内部まで拡散してしまう恐れもある。よって、貫通孔内壁の絶縁膜は、低い温度で形成することになり易い。一方、低い温度では、シリコン熱酸化膜のような高品質な絶縁膜の形成が困難である。また、特許文献1の方法では、貫通孔底部のシード層を露出させるためのエッチングにおいて、エッチング対象と同じ材料からなる内壁上の絶縁膜がダメージを受けてしまい、絶縁性能が低下してしまう恐れがある。
上記課題に鑑み、電解めっきを用いて基板に貫通配線を形成する本発明の方法は、次の工程を含む。前記基板の互いに対向する第1の面及び第2の面に第1絶縁膜を形成する工程。前記第2の面の第1絶縁膜の少なくとも一部が残るように、前記第1の面側の第1絶縁膜と前記基板とを貫通する貫通孔を形成する工程。前記貫通孔の内壁に、前記第1絶縁膜とは異なる材質からなる第2絶縁膜を形成する工程。前記第2の面の第1絶縁膜上に導電性膜を形成する工程。前記貫通孔の底部において前記導電性膜が露出するように、前記第1の面の側から前記第2の面の第1絶縁膜を加工して前記第1絶縁膜に開口を形成する工程。前記貫通孔の底部において露出している前記導電性膜をシード層として、電解めっきによって前記貫通孔の内部を導電材料で埋め込む工程。
本発明の貫通配線の形成方法によれば、貫通孔の内壁に第2絶縁膜を形成した後にシード層を形成することにすれば、第2絶縁膜の形成方法と形成条件の制約がより少なく、より高品質な第2絶縁膜を形成できる。また、貫通孔内壁上の第2絶縁膜は、シード層上の第1絶縁膜とは異なる材質からなるため、貫通孔底部のシード層を露出させるためのエッチングにおいて、殆どダメージされないようにすることが可能である。その結果、貫通孔内壁の第2絶縁膜の絶縁性能の低下を抑制できる。
本発明の貫通配線の作製方法の一例を説明するための断図面である。 本発明の貫通配線の作製方法の他の例を説明するための断図面である。
本発明の貫通配線を形成する方法では、基板の第2の面の第1絶縁膜の少なくとも一部が残るように、基板の第1の面側の第1絶縁膜と基板とを貫通する貫通孔を形成し、貫通孔の内壁に、第1絶縁膜とは異なる材質の第2絶縁膜を形成する。そして、第2の面の第1絶縁膜上に導電性膜を形成し、貫通孔の底部で導電性膜が露出するように、第2の面の第1絶縁膜を加工して開口を形成し、貫通孔の底部で露出した導電性膜をシード層として電解めっきにより貫通孔の内部を導電材料で埋め込む。典型的には、第2絶縁膜を形成する工程は、導電性膜を形成する工程より先に実行する。
以下に、本発明の実施形態について図を用いて説明する。
(第1の実施形態)
図1を用いて、本発明の貫通配線の作製方法の第1の実施形態を説明する。図1は、本実施形態を説明するための断図面である。見易くするため、図1では、2つの貫通孔及び貫通配線のみが示されている。
まず、図1(A)のように、基板1を用意する。基板1は半導体基板である。例えば、基板1はシリコン基板である。基板1は、互いに対向する第1の面1a及び第2の面1bを有する。基板1の厚さは、例えば、50μm〜1000μmである。以下では、基板1がシリコン基板である場合を例にして、加工工程を説明する。
次に、図1(B)のように、基板1の第1の面1a及び第2の面1bに第1絶縁膜2を形成する。第1の面1a上の第1絶縁膜は2a、第2の面1b上の第1絶縁膜は2bと記している。絶縁膜2aと絶縁膜2bは、同時に形成されても、別々に形成されてもよい。また、絶縁膜2aと絶縁膜2bは、構成または膜厚が同じであっても、異なっていてもよい。第1絶縁膜2(2aと2bを含む。以下同様)は、例えば、シリコンの窒化物またはシリコンの酸化物の単層膜、またはシリコンの窒化物とシリコンの酸化物の複数層膜から構成される。第1絶縁膜2の厚さは、例えば、0.1μm〜1.5μmである。シリコンの窒化物の形成方法として、化学気相堆積(CVD)法がある。シリコンの酸化物の形成方法として、熱酸化またはCVD法がある。
次に、図1(C)のように、貫通孔3を形成する。貫通孔3の加工は、基板1の第1の面1a側より行う。貫通孔3の形状、数、配置などは、用途に応じて、フォトレジストパターンで規定する。貫通孔3は、例えば、直径が20μm〜100μmであり、横方向の周期が200μmで縦方向の周期が2mmの配列である。貫通孔3の加工において、例えば、フォトレジストパターン(図示なし)をエッチングマスクとして、第1絶縁膜2aと基板1を順番に加工する。基板1を貫通する貫通孔3の加工は、例えば、反応性イオンエッチング法(RIE)を用いる。第1絶縁膜2aの開口は2cである。貫通孔3の側壁は3aで、開口は3bである。貫通孔3の形成によって、第1絶縁膜2bの2d部分が貫通孔の底部において露出される。貫通孔3の加工において、第1絶縁膜2bの2d部分が少しエッチングされても支障がない。但し、貫通孔3の加工及び後続工程において、第1絶縁膜2bの2d部分が破壊しない程度の機械強度を有するように、第1絶縁膜2bの材料及び膜厚を図1(B)の工程で決める。貫通孔3の加工後、上記エッチングマスクを適宜な手法で除去する。貫通孔3の内壁3aは平滑であることが好ましい。例えば、貫通孔3の内壁3aの表面粗さが最大高さRmaxで50nm以下とすることが好ましい。RIE加工後、貫通孔3の内壁3aが十分に平滑でない場合、内壁3aの平滑化処理を行うことが好ましい。例えば、熱酸化によって内壁3aの表面にシリコンの酸化膜を形成してから、フッ酸、またはバッファードフッ酸(BHF)等の薬品でシリコンの酸化膜を取り除くことによって、内壁3aの平滑化を図ることできる。また、水素雰囲気中の加熱処理も内壁3aの平滑化に効果的である。
次に、図1(D)のように、貫通孔3の側壁3a(図1(C)参照)に第2絶縁膜4を形成する。第2絶縁膜4は、第1絶縁膜2(特に第1絶縁膜2b)とは材質が異なる。例えば、第1絶縁膜2bはシリコンの窒化膜であり、第2絶縁膜4はシリコンの酸化膜である。このように、第2絶縁膜4は、例えば、シリコンの熱酸化で形成することができる。シリコンの熱酸化で形成する場合、第2絶縁膜4は、図1(C)までの工程で露出した貫通孔3の側壁3aだけに形成される。第2絶縁膜4の厚さは、必要な性能によって決まる。例えば、第2絶縁膜4の厚さは0.5μm〜1.5μmである。貫通配線材料の基板1への熱拡散を防ぐため、第2絶縁膜4は2種類以上の材料から構成される複数層膜であってもよい。図1(C)の工程で貫通孔3の内壁3aを平滑にしておけば、側壁3aに形成される第2絶縁膜4は欠陥ができにくく、熱プロセス等による応力にも強くなる。
次に、図1(E)のように、第1絶縁膜2bの上面に、導電性膜5を形成する。導電性膜5は、例えば、金属である。第1絶縁膜2bとの密着性を確保するために、導電性膜5は密着層を含めてもよい。例えば、導電性膜5は、5nmのCrと1μmのCuが順番に第1絶縁膜2bの上面に形成された2層膜である。導電性膜5の形成方法としては、例えば、スパッタ、電子ビーム蒸着、抵抗加熱蒸着などがある。
次に、図1(F)のように、貫通孔の開口3b(図1(C)参照)から見て、導電性膜5の5a部分が露出するように、第1絶縁膜2bの2d部分(図1(E)参照)を加工して開口2eを形成する。第1絶縁膜2bの2d部分の加工において、第2絶縁膜4が大きなダメージを受けないようにする。また、貫通孔3の中でシリコン基板1が露出しないように、第1絶縁膜2bの開口2eが第2絶縁膜4の内径より小さいようにする。そのため、開口2eの加工は、例えば、ドライフィルムレジスト6をマスクにしたドライエッチングを利用して、基板1の第1面1a側(図1(A)参照)から行う。ドライフィルムレジスト6の開口6aは、第1絶縁膜2aの開口2c(図1(C)参照)及び貫通孔3の開口3b(図1(C)参照)のいずれよりも小さい。第1絶縁膜2bの2d部分の加工後、エッチングマスク(例えば、ドライフィルムレジスト6)を適宜な手法で除去する。
次に、図1(G)のように、導電性膜5をシード層として、電解めっきによって、貫通孔3の内部を導電材料7で埋め込む。後に作製されるデバイスの電極等との電気接続の確実性を確保するため、導電材料7を第1絶縁膜2aの開口2c(図1(C)参照)から突出させる。電解めっきのとき、めっき液は貫通孔3の開口3bより貫通孔の中を循環し、導電材料7は導電性膜5の5a部分を起点として成長する。導電材料7は、例えば、Cuを主成分とする。この場合、導電材料7のめっきは、例えば、硫酸銅を主液としたCuの電解めっきである。めっき時、貫通孔3の外側にある導電性膜5の面にめっき成長がないように、導電性膜5の面がめっき液と接触しないようにする。例えば、貫通孔3の外側にある導電性膜5の面を絶縁材料で保護しておく。これによって、導電性膜5の5a部分だけを起点としためっき成長ができ、めっきの効率がよい。
次に、図1(H)のように、後に作製されるデバイスの電極等との電気接続のため、導電材料7の両端面7a、7bが出るように、基板1の第1の面1a側(図1(A)参照)及び第2の面1b側(図1(A)参照)からそれぞれ加工を行う。端面7aの加工は、第1の面1a側より行うが、例えば、CMP(Chemical Mechanical Polishing)を用いる。CMPによって、端面7aは第1絶縁膜2aの面とほぼ同じ高さになる。端面7bの加工は、導電性膜5の除去と端面7bの平坦化を目的とする。端面7bの加工に、CMPを用いてもよい。このように端面加工を施した導電材料7は、貫通配線となる。そして、第1絶縁膜2の面を平滑化する必要がある場合、導電材料7の端面加工の後、第1絶縁膜2a、2bをそれぞれCMPを用いて加工する。
以上の工程を用いれば、図1(H)に示した貫通配線7を有する半導体基板を作製できる。この作製方法において、貫通孔の内壁の第2絶縁膜はめっきのシード層より先に形成する。よって、第2絶縁膜の形成条件に対する制限が少なくなり、高温になる加工手段が利用できる。その一例として、第2絶縁膜として、絶縁特性が優れたシリコンの熱酸化膜を簡単に形成することができる。また、シード層上の第1絶縁膜を、シリコン酸化膜とエッチング選択比が取れるシリコン窒化膜にすることによって、貫通孔底部のシード層を露出させる工程において、第2絶縁膜が殆どダメージされないようにできる。その結果、信頼性の高い第2絶縁膜が容易に得られる。
(第2の実施形態)
図2を用いて、本発明の貫通配線の作製方法の第2の実施形態を説明する。図2は、本実施例を説明するための断図面である。重複を避けるため、第1の実施形態と類似するところは、詳細な説明を省略する。まず、図1(A)と同様な基板1を用意する。以下では、基板1がシリコン基板である場合を例にして、作製方法を説明する。
次に、図2(A)のように、基板1の第1の面1a(図1(A)参照)及び第2の面1b(図1(A)参照)に絶縁膜8(8aと8bを含む。以下同様)と絶縁膜2(2aと2bを含む。以下同様)を順次に形成する。第1の面1a上の絶縁膜8、2はそれぞれ8a、2a、第2の面1b上の絶縁膜8、2はそれぞれ8b、2bと記している。絶縁膜8と絶縁膜2とで第1絶縁膜を構成している。つまり、本実施形態では、第1絶縁膜は複数層構造を有している。絶縁膜8は、絶縁膜2とは異なる材質の絶縁材料からなる。例えば、絶縁膜8はシリコンの熱酸化膜であって、厚さが0.1μm〜1.5μmである。それに対して、絶縁膜2はシリコンの窒化物膜であって、厚さが0.1μm〜0.5μmである。応力による基板1の反りを防ぐため、絶縁膜8aと絶縁膜8bは材質と厚さが同じで、同時に形成されることが望ましい。また、絶縁膜2aと絶縁膜2bも材質と厚さが同じで、同時に形成されることが望ましい。
次に、図2(B)のように、貫通孔3を形成する。貫通孔3の加工は、基板1の第1の面1a側(図1(A)参照)より行う。貫通孔3の加工において、例えば、フォトレジストパターン(図示なし)をエッチングマスクとして、絶縁膜8a、絶縁膜2a、そして基板1の順に加工する。基板1を貫通する貫通孔3の加工は、例えば、反応性イオンエッチング法(RIE)を用いる。絶縁膜2aの開口は2cで、絶縁膜8aの開口は8cである。貫通孔3の側壁は3aで、貫通孔3の開口は3bである。開口2cにおいて、絶縁膜8aの開口8cと貫通孔3の開口3bの寸法が同じであってもよい。貫通孔3の形成によって、絶縁膜8bの8d部分が貫通孔の底部で露出される。
次に、図2(C)のように、絶縁膜2bの2d部分が露出するように、絶縁膜8bの8d部分を加工する。絶縁膜8bの8d部分の加工は、図2(B)の貫通孔3の加工と同じエッチングマスクを用いてもよい。
次に、図2(D)のように、貫通孔3の側壁3a(図2(C)参照)に第2絶縁膜4を形成する。第2絶縁膜4は、第1絶縁膜の絶縁膜2(特に絶縁膜2b)とは材質が異なるが、第1絶縁膜の絶縁膜8とは材質が同一であってもよい。例えば、絶縁膜2bはシリコンの窒化膜であり、第2絶縁膜4はシリコンの酸化膜である。このように、第2絶縁膜4は、例えば、シリコンの熱酸化で形成することができる。この場合、第2絶縁膜4は、図2(C)までの工程で露出してきた貫通孔3の側壁3aだけに形成される。第2絶縁膜4の厚さは、必要な性能によって決まる。例えば、第2絶縁膜4の厚さは1μmである。
次に、図2(E)のように、絶縁膜2bの上面に、導電性膜5を形成する。導電性膜5は、例えば、金属である。導電性膜5の構成及び形成方法は、図1(E)で説明したものと同じである。
次に、図2(F)のように、貫通孔の開口3b(図2(C)参照)から見て、導電性膜5の5a部分が露出するように、絶縁膜2bの2d部分を加工する。加工方法は、図1(F)で説明した方法と同じである。導電性膜5の5a部分の径は、第2絶縁膜4を含めた貫通孔3の口径より小さい。
次に、図2(G)のように、導電性膜5をシード層として、電解めっきによって、貫通孔3の内部を導電材料7で埋め込む。めっき方法は、図1(G)で説明した方法と同じである。次に、図2(H)のように、電気接続のため、導電材料7の両端面7a、7bを加工する。加工方法は、図1(H)で説明した方法と同じである。このように端面加工を施した導電材料7は、貫通配線となる。
以上の工程を用いれば、図2(H)に示した貫通配線を有する半導体基板を作製できる。この作製方法は、第1の実施形態で説明した製法と同様な効果を得ることができる。更に、基板の面(1aと1b)に厚い第1絶縁膜を比較的容易に形成できるので、より高い絶縁耐性をもつ貫通配線基板を実現できる。
以下、より具体的な実施例を説明する。
(実施例1)
図1を用いて、本発明の貫通配線の作製方法の一つの具体例である実施例1を説明する。まず、図1(A)のように、シリコン基板1を用意する。基板1は、直径が4”Φ、厚さが200μm、抵抗率が1Ω・cm〜100Ω・cmである。基板1の互いに対向する第1の面1a及び第2の面1bは、一般的に市販されているシリコン基板と同レベルの鏡面度を有する。
次に、図1(B)のように、基板1の第1の面上及び第2の面上に第1絶縁膜2を形成する。第1の面1a上の絶縁膜2aと第2の面1b上の絶縁膜2bは、共にシリコンの窒化物で、厚さが約0.4μmで、CVD法で同時に形成される。次に、図1(C)のように、貫通孔3を形成する。貫通孔3の加工は、シリコン基板1の第1の面1a側より行う。貫通孔3は、直径が50μm、横方向の周期が200μm、縦方向の周期が2mmの配列である。貫通孔3の加工において、フォトレジストパターン(図示なし)をエッチングマスクとして、シリコンの窒化物からなる第1絶縁膜2aとシリコン基板1を順番にRIE加工を行う。貫通孔3の形成によって、第1絶縁膜2bの2d部分が貫通孔の底部で露出される。シリコンの窒化物からなる第1絶縁膜2aとシリコン基板1のRIEに用いる反応性ガス及び加工条件が異なる。貫通孔3の形成によって、シリコンの窒化物の2d部分が殆どダメージされないようにRIE条件を設定する。貫通孔3の加工後、エッチングマスクとしたフォトレジストパターンをプラズマアッシングで除去する。
次に、図1(D)のように、貫通孔3の側壁3a(図1(C)参照)に第2絶縁膜4を形成する。第2絶縁膜4は、シリコンの窒化物からなる第1絶縁膜2とは材質が異なり、シリコンの酸化膜である。第2絶縁膜4は、シリコンの熱酸化で形成され、厚さは1μmである。基板1の第1の面1a及び第2の面1bがシリコンの窒化物からなる第1絶縁膜2に覆われているので、シリコンの酸化膜からなる第2絶縁膜4は、貫通孔3の側壁3aだけに形成される。シリコンの熱酸化を行う前に、貫通孔3の側壁3a(図1(C)参照)を、ドライエッチングや薬液エッチング等によって清浄にする。
次に、図1(E)のように、第1絶縁膜2bの上面に、導電性膜5を形成する。導電性膜5として、5nmのCrと1μmのCuを電子ビーム蒸着法によって、第1絶縁膜2bの上面に順番に堆積する。次に、図1(F)のように、導電性膜5の5a部分が露出するように、第1絶縁膜2bの2d部分(図1(E)参照)を加工する。そのため、ドライフィルムレジスト6をマスクとして、基板の第1面1a側(図1(A)参照)から、シリコンの窒化物からなる第1絶縁膜2bの2d部分(図1(E)参照)をRIE加工する。シリコンの窒化物のRIEでは、シリコンの酸化物に殆どダメージを与えない条件を用いる。また、ドライフィルムレジスト6の開口6aを、第1絶縁膜2aの開口2c(図1(C)参照)及び貫通孔3の開口3b(図1(C)参照)のいずれよりも小さくする。その結果、絶縁膜2bの2d部分の加工において、第2絶縁膜4が殆どダメージを受けなく、貫通孔3の中でシリコン基板1が露出することもない。
次に、図1(G)のように、導電性膜5をシード層として、電解めっきによって、貫通孔3の内部を導電材料7で埋め込む。電気接続の確実性を確保するため、導電材料7を第1絶縁膜2aの開口2c(図1(C)参照)から突出させる。電解めっきのとき、めっき液は貫通孔3の開口3bより貫通孔の中を循環し、導電材料7は導電性膜5の5a部分を起点として成長する。導電材料7のめっきは、硫酸銅を主液としたCuの電解めっきである。めっき時、導電性膜5の5a部分だけを起点としてめっき成長をさせるため、貫通孔3の外側にある導電性膜5の面を絶縁材料で保護しておく。
次に、図1(H)のように、電気接続のため、導電材料7の両端面7a、7bを平坦化して、それぞれ第1絶縁膜2a、2bの面とほぼ同じ高さにする。平坦化のため、基板1の第1の面1a側(図1(A)参照)及び第2の面1b側(図1(A)参照)からそれぞれCMP加工を行う。このように端面加工を施した導電材料7は、貫通配線となる。
以上の工程を用いれば、第1の実施形態と同様な効果を奏することができる。
(実施例2)
図2を用いて、本発明の貫通配線の作製方法のもう1つの具体例である実施例2を説明する。実施例1と類似するところは、詳細説明を省略する。まず、実施例1と同様、図1(A)に示したシリコン基板1を用意する。
次に、図2(A)のように、基板1の第1の面1a(図1(A)参照)及び第2の面1b(図1(A)参照)に絶縁膜8と絶縁膜2を順次に形成する。第1の面1a上の絶縁膜8、2はそれぞれ8a、2a、第2の面1b上の絶縁膜8、2はそれぞれ8b、2bと記している。絶縁膜8(8aと8bを含む。以下同様)は、シリコン基板の面を熱酸化することによって形成されるシリコンの熱酸化膜であって、厚さが1.0μmである。絶縁膜2(2aと2bを含む。以下同様)は、CVD法で形成されるシリコンの窒化物膜であって、厚さが0.4μmである。絶縁膜8と絶縁膜2は第1絶縁膜を構成する。
次に、図2(B)のように、貫通孔3を形成する。貫通孔3の加工は、基板1の第1の面1a側(図1(A)参照)より行う。貫通孔3の加工において、まず、絶縁膜2aの上面に200nmのCr膜(図示なし)をスパッタ法で形成する。そして、フォトリソグラフィー後、塩素を含むプラズマエッチングによって、フォトレジストパターン(図示なし)をCr膜(図示なし)に転写し、絶縁膜2aの開口2cに対応する面を露出する。さらに、開口を設けたCr膜(図示なし)をエッチングマスクとし、絶縁膜8bの8d部分が貫通孔の底部で露出するまでRIE加工を行う。但し、絶縁膜2aの開口2c、絶縁膜8aの開口8c、貫通孔3のRIE加工は、加工条件及びエッチングガスがそれぞれ異なる。
次に、図2(C)のように、絶縁膜2bの2d部分が露出するように、絶縁膜8bの8d部分を加工する。絶縁膜8bの8d部分の加工は、図2(B)の絶縁膜8aの開口8cの加工と同じ方法で行い、同じエッチングマスクを用いる。絶縁膜8bの8d部分の加工後、絶縁膜2aの上面に形成されたエッチングマスクを除去する。
次に、図2(D)のように、貫通孔3の側壁3a(図2(C)参照)に第2絶縁膜4を形成する。第2絶縁膜4は、第1絶縁膜2の材質がシリコンの窒化膜であることに対して、シリコンの酸化膜である。第2絶縁膜4は、シリコンである貫通孔3の内壁3a(図2(C)参照)を熱酸化することによって形成されるシリコンの酸化膜であって、厚さが1.0μmである。熱酸化時、基板1の最面はシリコンの窒化膜からなる第1絶縁膜2であるため、第2絶縁膜4は、貫通孔3の内壁3a(図2(C)参照)にのみ形成される。
次に、図2(E)のように、第1絶縁膜2bの上面に、導電性膜5を形成する。導電性膜5の構成及び形成方法は、実施例1の図1(E)で説明したものと同じである。次に、図2(F)のように、貫通孔の開口3b(図2(C)参照)から見て、導電性膜5の5a部分が露出するように、第1絶縁膜2bの2d部分を加工する。加工方法は、実施例1の図1(F)で説明した方法と同じである。導電性膜5の5a部分の面積は、第2絶縁膜4を含めた貫通孔3の口径より小さい。
次に、図2(G)のように、導電性膜5をシード層として、電解めっきによって、貫通孔3の内部を導電材料7で埋め込む。電気接続の確実性を確保するため、導電材料7を絶縁膜2aの開口2c(図2(D)参照)から突出させる。めっき方法は、実施例1の図1(G)で説明した方法と同じである。
次に、図2(H)のように、電気接続のため、導電材料7の両端面7a、7bを平坦化して、それぞれ第1絶縁膜2a、2bの面とほぼ同じ高さにする。平坦化のため、基板1の第1の面1a側(図1(A)参照)及び第2の面1b側(図1(A)参照)からそれぞれCMP加工を行う。このように端面加工を施した導電材料7は、貫通配線となる。
以上の工程を用いれば、第2の実施形態と同様な効果を奏することができる。
上述した作製方法で得られる貫通配線を有する貫通配線基板は、LSIチップやマイクロマシン素子を含めた様々なデバイスやシステムに応用できる。このような貫通配線基板を使用することによって、デバイスやシステムの小型化、高密度化、高機能化を図ることができる。例えば、上述した貫通配線の作製方法の中で、基板上に、マイクロマシニング技術によって静電容量型トランスデューサ(CMUT:Capacitive−Micromachined−Ultrasonic−Transducer)を作製することができる。このようなCMUTによると、振動膜の振動を用いて音響波(音波、超音波、光音響波と呼ばれるものなどを含む)を被検体に対して送信、受信することができ、特に液中において優れた広帯域特性を容易に得ることができる。こうしたCMUTは、実用上、2次元アレイ状に配置される複数の振動膜を1つのエレメント(素子)とし、更に、複数のエレメントを基板上に並べてトランスデューサを構成して、所望の性能を実現している。この構成において、各エレメントを独立に制御するために、それぞれのエレメントに対応する配線電極を形成する必要がある。ここで、小型化及び配線電極の寄生容量低減のために、基板を貫通する貫通配線を利用することが望ましく、上記構成はこれを実現している。
1・・基板、1a・・基板の第1の面、1b・・基板の第2の面、2、8・・第1絶縁膜、3・・貫通孔、4・・第2絶縁膜、5・・導電性膜、7・・導電材料(貫通配線)

Claims (18)

  1. 電解めっきを用いて基板に貫通配線を形成する方法であって、
    前記基板の互いに対向する第1の面及び第2の面に第1絶縁膜を形成する工程と、
    前記第2の面の第1絶縁膜の少なくとも一部が残るように、前記第1の面側の第1絶縁膜と前記基板とを貫通する貫通孔を形成する工程と、
    前記貫通孔の内壁に、前記第1絶縁膜とは異なる材質からなる第2絶縁膜を形成する工程と、
    前記第2の面の第1絶縁膜上に導電性膜を形成する工程と、
    前記貫通孔の底部において前記導電性膜が露出するように、前記第1の面の側から前記第2の面の第1絶縁膜を加工して前記第1絶縁膜に開口を形成する工程と、
    前記貫通孔の底部において露出している前記導電性膜をシード層として、電解めっきによって前記貫通孔の内部を導電材料で埋め込む工程と、
    を含むことを特徴とする貫通配線の形成方法。
  2. 前記第2絶縁膜を形成する工程は、前記導電性膜を形成する工程より先に実行することを特徴とする請求項1に記載の貫通配線の形成方法。
  3. 前記基板と前記第1絶縁膜の間に、前記第1絶縁膜とは異なる材質からなる別の第1絶縁膜を更に形成する工程を含むことを特徴とする請求項1または2に記載の貫通配線の形成方法。
  4. 前記第1絶縁膜は、2種類以上の材料からなる複数層膜であることを特徴とする請求項3に記載の貫通配線の形成方法。
  5. 前記第2絶縁膜は、2種類以上の材料からなる複数層膜であることを特徴とする請求項1乃至4の何れか1項に記載の貫通配線の形成方法。
  6. 前記基板は半導体基板であることを特徴とする請求項1乃至5の何れか1項に記載の貫通配線の形成方法。
  7. 前記基板はシリコンで、前記第1絶縁膜はシリコンの窒化物の膜を含み、前記第2絶縁膜がシリコンの酸化物の膜を含むことを特徴とする請求項6に記載の貫通配線の形成方法。
  8. 前記第1絶縁膜は、シリコンの窒化物またはシリコンの酸化物の単層膜、またはシリコンの窒化物とシリコンの酸化物の複数層膜から構成されることを特徴とする請求項1乃至7の何れか1項に記載の貫通配線の形成方法。
  9. 前記基板の第1の面側及び第2の面側において、複数層膜から構成される前記第1絶縁膜のシリコンの酸化物とシリコンの窒化物は、それぞれ、厚さが同じで、同時に形成されることを特徴とする請求項8に記載の貫通配線の形成方法。
  10. 前記貫通孔の底部における前記第2の面の第1絶縁膜の開口の径が、前記第2絶縁膜の内径より小さいことを特徴とする請求項1乃至9の何れか1項に記載の貫通配線の形成方法。
  11. 前記第2の面の第1絶縁膜を加工して開口を形成する工程において、前記第1の面上に形成するエッチングマスクの前記貫通孔の上の開口の径が、前記第1の面の第1絶縁膜の開口の径及び前記第2絶縁膜の内径より小さいことを特徴とする請求項10に記載の貫通配線の形成方法。
  12. 前記貫通孔の形成において、フォトレジストパターンをエッチングマスクとして、前記第1絶縁膜と前記基板を順番に加工し、前記基板を貫通する貫通孔の加工は、反応性イオンエッチング法を用いることを特徴とする請求項1乃至11の何れか1項に記載の貫通配線の形成方法。
  13. 前記導電性膜は金属の層を含むことを特徴とする請求項1乃至12の何れか1項に記載の貫通配線の形成方法。
  14. 前記導電性膜は、前記第1絶縁膜との密着層と金属の層とを含むことを特徴とする請求項13に記載の貫通配線の形成方法。
  15. 前記導電性膜は、CrとCuが順番に前記第1絶縁膜に形成された2層膜であることを特徴とする請求項14に記載の貫通配線の形成方法。
  16. 前記導電材料の両端面が出るように、前記基板の第1の面側及び第2の面側からそれぞれ加工を行うことを特徴とする請求項1乃至15の何れか1項に記載の貫通配線の形成方法。
  17. 前記第1絶縁膜の上に、前記貫通配線と電気接続した電極を有するデバイスを作製する工程を含むことを特徴とする請求項1乃至16の何れか1項に記載の貫通配線の形成方法。
  18. 前記デバイスは、被検体からの音響波を受信する静電容量型トランスデューサであることを特徴とする請求項17に記載の貫通配線の形成方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220060675A (ko) * 2020-11-05 2022-05-12 성균관대학교산학협력단 보이드가 없는 실리콘 관통전극의 제조방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017112187A (ja) * 2015-12-15 2017-06-22 キヤノン株式会社 貫通配線を有する基板に素子を設けたデバイス及びその製造方法
FR3099848B1 (fr) * 2019-08-09 2021-09-24 Commissariat Energie Atomique Procédé de fabrication de vias traversant un substrat

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002237468A (ja) * 2001-02-09 2002-08-23 Fujikura Ltd 基板の貫通電極形成方法および貫通電極を有する基板
JP2003133507A (ja) * 2001-10-26 2003-05-09 Fujitsu Ltd 半導体装置およびその製造方法
JP2004095849A (ja) * 2002-08-30 2004-03-25 Fujikura Ltd 貫通電極付き半導体基板の製造方法、貫通電極付き半導体デバイスの製造方法
WO2004090992A1 (ja) * 2003-04-09 2004-10-21 Nec Corporation 高移動度シリコンチャネルを有する縦型misfet半導体装置
JP2007311584A (ja) * 2006-05-19 2007-11-29 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2008300718A (ja) * 2007-06-01 2008-12-11 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2009296569A (ja) * 2008-05-02 2009-12-17 Canon Inc 容量型機械電気変換素子の製造方法、及び容量型機械電気変換素子
JP2010103406A (ja) * 2008-10-27 2010-05-06 Dainippon Printing Co Ltd 貫通電極基板の製造方法
JP2010118645A (ja) * 2008-10-16 2010-05-27 Dainippon Printing Co Ltd 貫通電極基板及びその製造方法、並びに貫通電極基板を用いた半導体装置
JP2010245263A (ja) * 2009-04-06 2010-10-28 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2012231096A (ja) * 2011-04-27 2012-11-22 Elpida Memory Inc 半導体装置及びその製造方法
JP2013502738A (ja) * 2009-08-24 2013-01-24 セミエルイーディーズ オプトエレクトロニクス カンパニー リミテッド 半導体基板上のスルーインターコネクトを製造する方法
US20130127065A1 (en) * 2010-05-03 2013-05-23 Levent F. Degertekin Cmut devices and fabrication methods

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5773624B2 (ja) * 2010-01-08 2015-09-02 キヤノン株式会社 微細構造体の製造方法
JP5729932B2 (ja) 2010-07-22 2015-06-03 キヤノン株式会社 基板貫通孔内への金属充填方法
US8742535B2 (en) * 2010-12-16 2014-06-03 Lsi Corporation Integration of shallow trench isolation and through-substrate vias into integrated circuit designs
US8431431B2 (en) * 2011-07-12 2013-04-30 Invensas Corporation Structures with through vias passing through a substrate comprising a planar insulating layer between semiconductor layers
EP2920509B1 (en) * 2012-10-30 2019-09-25 Seoul Semiconductor Co., Ltd. Lens and light emitting module for surface illumination

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002237468A (ja) * 2001-02-09 2002-08-23 Fujikura Ltd 基板の貫通電極形成方法および貫通電極を有する基板
JP2003133507A (ja) * 2001-10-26 2003-05-09 Fujitsu Ltd 半導体装置およびその製造方法
JP2004095849A (ja) * 2002-08-30 2004-03-25 Fujikura Ltd 貫通電極付き半導体基板の製造方法、貫通電極付き半導体デバイスの製造方法
WO2004090992A1 (ja) * 2003-04-09 2004-10-21 Nec Corporation 高移動度シリコンチャネルを有する縦型misfet半導体装置
JP2007311584A (ja) * 2006-05-19 2007-11-29 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2008300718A (ja) * 2007-06-01 2008-12-11 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2009296569A (ja) * 2008-05-02 2009-12-17 Canon Inc 容量型機械電気変換素子の製造方法、及び容量型機械電気変換素子
JP2010118645A (ja) * 2008-10-16 2010-05-27 Dainippon Printing Co Ltd 貫通電極基板及びその製造方法、並びに貫通電極基板を用いた半導体装置
JP2010103406A (ja) * 2008-10-27 2010-05-06 Dainippon Printing Co Ltd 貫通電極基板の製造方法
JP2010245263A (ja) * 2009-04-06 2010-10-28 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2013502738A (ja) * 2009-08-24 2013-01-24 セミエルイーディーズ オプトエレクトロニクス カンパニー リミテッド 半導体基板上のスルーインターコネクトを製造する方法
US20130127065A1 (en) * 2010-05-03 2013-05-23 Levent F. Degertekin Cmut devices and fabrication methods
JP2012231096A (ja) * 2011-04-27 2012-11-22 Elpida Memory Inc 半導体装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220060675A (ko) * 2020-11-05 2022-05-12 성균관대학교산학협력단 보이드가 없는 실리콘 관통전극의 제조방법
WO2022098107A1 (ko) * 2020-11-05 2022-05-12 성균관대학교산학협력단 보이드가 없는 실리콘 관통전극의 제조방법
KR102442256B1 (ko) * 2020-11-05 2022-09-08 성균관대학교산학협력단 보이드가 없는 실리콘 관통전극의 제조방법

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