JP2010103406A

JP2010103406A - 貫通電極基板の製造方法

Info

Publication number: JP2010103406A
Application number: JP2008275398A
Authority: JP
Inventors: Shinji Maekawa; 慎志前川
Original assignee: Dai Nippon Printing Co Ltd
Current assignee: Dai Nippon Printing Co Ltd
Priority date: 2008-10-27
Filing date: 2008-10-27
Publication date: 2010-05-06
Anticipated expiration: 2028-10-27
Also published as: JP5453763B2

Abstract

【課題】導通部におけるボイドの発生を抑えた貫通電極基板の製造方法を提供する。
【解決手段】基板１０１に表裏を貫通する貫通孔１０２を形成し、次に基板１０１の表面および貫通孔１０２の内壁に絶縁膜１０３を形成した後、閉塞部材を貫通孔１０２の少なくとも一方を塞ぐように配置し、前記閉塞部材を配置した側の基板１０１上にシード層を形成し、前記閉塞部材を除去し、前記シード層に給電する電解めっき法により、貫通孔１０２内に導電材料を充填して導通部１０５を形成する。
【選択図】図１

Description

本発明は、基板の表裏を貫通する貫通電極を備えた貫通電極基板の製造方法に関し、特に３次元実装用インターポーザーとして用いる貫通電極基板の製造方法に関する。

近年、電子機器の高密度、小型化が進み、ＬＳＩチップが半導体パッケージと同程度まで縮小化しており、２次元配置での高密度化は限界に達しつつある。そこで実装密度を上げるためにＬＳＩチップを分けて３次元に積層する必要がある。また、ＬＳＩチップを積層した半導体パッケージ全体を高速動作させるために積層回路間距離を近づける必要がある。

そこで、上記の要求に応えるべく、ＬＳＩチップ間あるいは素子間のインターポーザーとして、基板の表裏を導通する導通部を備えた貫通電極基板が提案されている（特許文献１）。特許文献１によれば貫通電極基板は、基板に設けられた貫通孔内部を電解めっきによって導電材料（Ｃｕ）を充填することで形成される。
特開２００６−５４３０７号公報

特許文献１では、貫通孔の一方の面に電解めっき用のシード層をスパッタ法あるいは蒸着法によって設け、当該シード層に給電して貫通孔内に導電材料を充填している。しかし、貫通孔を有する基板にシード層を形成する際、シード層が貫通孔内に付き回ったり、シード層を構成する金属材料が貫通孔内に堆積してしまう。このような不要な付き回りや金属材料の堆積により、導電材料を充填する際に不良が発生することが判った。特に、３次元実装に利用されるインターポーザーとしての貫通電極基板は、コアとなる基板が数百μｍ程度の厚さであり、また貫通孔のアスペクト比も５以上と高く、貫通孔内にボイド（空隙）なく導電材料を充填することが非常に困難であった。また、チップ内の多数（数百〜数万個程度）の貫通孔に対して、全孔バラツキなく充填することは特に困難であった。

ここで、貫通孔内に不要なシード層あるいは金属材料が堆積した場合に見られる不良モードについて図面を参照して説明する。図６は、貫通電極基板の製造における不良モードを示す概念図である。貫通電極基板２００はシリコンなどからなる基板２０１に、その表裏を貫通する貫通孔２０２を備えており、貫通孔２０２は絶縁層２０３を介して導電材料を充填して形成した導通部２０５を有している。導電材料の充填には基板２０１の一方の面に設けたシード層２０４に給電し、電解めっきにより導電材料料を成長させて行う。シード層２０４の形成の際に、従来のスパッタ法、蒸着法などの方法を採用した場合、貫通孔２０２内に金属材料が堆積する（堆積物２１０）。なお、堆積物２１０は孤立して図示しているが、シード層２０４と電気的につながっているものも含んでいる。

電解めっきを行うと、シード層２０４と堆積物２１０とに発生する電界分布、または電界強度が異なるため、めっきの成長速度に差が生じる。特に、３次元実装に利用されるインターポーザーとしての貫通電極基板は、貫通孔２０２がシード層２０４から成長する導電材料で充填される前に、堆積物２１０などから成長する導電材料によってめっき成長が阻害されてしまうことがある。本発明者らが検証した例では堆積物２１０からのめっき成長速度の方が速く、導通部２０５中にボイド２１１が発生していた。このようなボイドによって導通部２０５が導通不良（電気的オープンなど）に陥ることが確認された。上述のように本発明者は鋭意研究の末、貫通孔内に堆積した金属材料によりボイドの発生を助長させているという知見を得た。

そこで上記に鑑み、本発明は導通部におけるボイドの発生を抑えた貫通電極基板の製造方法を提供することを目的とする。

本発明に係る貫通電極基板の製造方法は、基板に表裏を貫通する貫通孔を形成し、閉塞部材を前記貫通孔の少なくとも一方を塞ぐように配置し、前記閉塞部材を配置した側の前記基板上にシード層を形成し、前記閉塞部材を除去し、前記シード層に給電する電解めっき法により、前記貫通孔内に導電材料を充填して導通部を形成することを特徴とする。

また、本発明の別の態様は、基板に表裏を貫通する貫通孔を形成し、前記貫通孔の少なくとも一方の上にマスクを設け、前記マスクを介して前記基板上にシード層を形成し、前記シード層に給電する電解めっき法により、前記貫通孔内に導電材料を充填して導通部を形成することを特徴とする。

本発明よれば、導通部におけるボイドの発生を抑えた貫通電極基板の製造方法を提供することができる。

以下、図面を参照して本発明に係る貫通電極基板について説明する。
図１は本発明に係る貫通電極基板の断面図である。貫通電極基板１００は、基板１０１にその表裏を貫通する貫通孔１０２を備えており、貫通孔１０２は絶縁層１０３を介して導電材料からなる導通部１０５が形成され、基板の表裏の導通をとっている。

基板１００は、シリコン、ガラス、セラミック、絶縁性樹脂などの材料を用いることができる。特に、半導体チップを連結するインターポーザーとして貫通電極基板１００を用いる場合には、シリコンから構成されることが好ましい。チップと貫通電極基板１００との熱膨張係数を一致させることで、より信頼性の高い半導体装置を提供することができる。

基板１０１の厚みは、例えば３００μｍ〜８００μｍである。基板１０１には貫通孔１０２が設けられている。貫通孔１０２は開口サイズが１０μｍ〜１００μｍであり、そのアスペクト比（基板１００の厚さ／貫通孔１０２の開口サイズ）が好ましくは５以上である。なお、貫通孔１０２の開口サイズは開口の最も大きい部分を指すものとする。図面では基板１００に対して貫通孔１０２が１つだけ図示されているが、これに限定されるものではなく基板１００内に複数の貫通孔１０２が設けられているものとする。隣接する貫通孔の間隔は、設計の都合により適宜設定しうるが、例えば１０μｍ〜２００μｍ程度あるものとする。例えば、電子機器に用いる貫通電極基板では１チップに数百〜数万個の貫通孔が配置されている。なお、貫通電極基板は上記の態様に限定されるものではない。

基板１０１が十分な絶縁性を有しない場合には、導通部１０５は絶縁膜１０３を介して配設される。絶縁膜１０３は例えば、シリコン酸化膜（ＳｉＯ₂）、シリコン窒化膜（Ｓｉ₃Ｎ₄）などを用いることができる。導通部１０５は例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、金（Ａｕ）などの材料からなり、電解めっき法により貫通孔１０２内に充填されている。

次に、図２〜図３を参照して第１の実施形態に係る本発明に係る貫通電極基板の製造方法について説明する。
（第１の実施形態）
シリコンからなる基板１０１を準備する。基板１０１の厚みは、３００〜８００μｍである。基板１０１の一方の面側にレジスト、シリコン酸化膜、シリコン窒化膜、金属などから選択されるマスク（図示せず）を形成した後、該マスクを介して基板を厚み方向にエッチングする。エッチング方法としてはＲＩＥ（Reactive Ion Etching）法、ＤＲＩＥ（Deep Reactive Ion Etching）法などを用いることができる。基板１０１に対して表裏貫通する貫通孔１０２をエッチングのみで形成してもよいし、貫通する前にエッチングを止めてバックグラインドにより貫通孔１０２を開口させてもよい。（図２（Ａ）参照）

基板１０１の表面および貫通孔１０２の内壁に絶縁膜１０３を形成する。絶縁膜１０３は例えば、シリコン酸化膜であり、熱酸化法あるいはプラズマＣＶＤ法により形成することができる。（図２（Ｂ）参照）

基板１０１上に、貫通孔１０２を塞ぐ閉塞部材１１０を設ける。本実施形態において塞部材１１０は貫通孔１０２の少なくとも一方を塞ぐように配置し、例えばドライフィルムレジストなどのシート部材や、厚みのある板状部材などを用いることができる。以下、ドライフィルムレジストを用いた場合について説明する。基板１０１の一方の面全体に感光性ドライフィルムレジストをラミネートし、パターニングする。（図２（Ｃ）参照）

基板１０１の一方の面にシード層１０４を形成する。（図２（Ｄ）参照）
シード層１０４はＣｕ層／Ｔｉ層（この場合、基板側にＴｉ層）などにより構成される。成膜方法は、スパッタ法、蒸着法などから適宜選択できる。基板１０１の一方の面にシード層１０４を形成する後、閉塞部材１１０を除去する。このとき閉塞部材１１０上に形成されたシード層が残存した状態であってもよいし、閉塞部材１１０とともに除去（リフトオフ）されていてもよい。（図３（Ｅ）参照）
本実施形態では、シード層が形成される側の貫通孔１０２の開口を完全に塞ぐので、貫通孔１０２内に金属粒子が堆積することがない。また、簡便な方法で閉塞部材１１０を取り去ることができる。

シード層１０４に給電する電解めっき法を用いて、貫通孔１０２内に金属材料を充填する。基板１０１の一方の面に設けたシード層１０４から金属が析出しはじめ、貫通孔１０２の一方側から金属が成長するため、ボイドの発生率が非常に低い。また、貫通孔１０２内に金属材料の堆積がないため、ボイドの少ない緻密な導通部１０５を形成することができる。（図３（Ｆ）参照）

シード層１０４及び導通部１０５の不要部をエッチングあるいはＣＭＰ（Chemical Mechanical Polishing）により除去する。（図３（Ｇ）参照）
以上のように、本実施形態によればアスペクト比が高い（アスペクト比５以上）貫通孔内であっても、ボイドの少ない緻密な導通部を形成することができる。さらに、数百μｍ程度の深い貫通孔内にもボイドの少ない緻密な導通部を形成することができる。

次に、図４を参照して第２の実施形態に係る本発明に係る貫通電極基板の製造方法について説明する。第１の実施形態と同様の構成には同一符号を付し、また同様の工程についてはその説明、図示を省略する。

（第２の実施形態）
基板１０１に貫通孔１０２を設け、基板１０１の表面および貫通孔１０２の内壁に絶縁膜１０３を設ける工程は第１の実施形態と略同様であり（図２（Ａ）〜図２（Ｂ））参照）、ここでは説明を省略する。

貫通孔１０２を塞ぐ閉塞部材１１０を設ける。本実施形態において塞部材１１０は、貫通孔１０２の少なくとも一方を塞ぐように配置され、貫通孔内の少なくとも一部に充填されている。そのような閉塞部材１１０としては、貫通孔１０２内で硬化し、溶剤に浸漬することで除去可能な材料を用いることができる。上記の材料としては、例えばポリビニルアルコール（以下、ＰＶＡ）溶液、レジストなどを用いることができる。ＰＶＡ溶液中に基板１０１を浸漬させ、貫通孔１０２内を閉塞部材１１０で満たす。なお、閉塞部材１１０はシード層が形成される側の貫通孔１０２を塞いでいればよく、貫通孔を一部あるいは完全に充填されていてもよい。その後、シード層を形成する側を温水（水温６０℃以上）あるいは希フッ酸溶液を用いて、基板表面に付着した不要な部分を除去する。（図４（Ａ）参照）
なお、閉塞部材については、上記は一例であって、除去液への浸漬、あるいは充填した後の熱収縮が少なく、除去しやすい材料であればよいものとする。

基板１０１の一方の面にシード層１０４を形成する。シード層１０４はＣｕ層／Ｔｉ層（この場合、基板側にＴｉ層）などにより構成される。成膜方法は、蒸着法、スパッタ法などから適宜選択できる。（図４（Ｂ）参照）

基板１０１の一方の面にシード層１０４を形成する後、閉塞部材１１０を除去する。このとき閉塞部材１１０上に形成されたシード層が残存してもよいし、閉塞部材１１０とともに除去（リフトオフ）されてもよい。閉塞部材１１０は温水（水温６０℃以上）の槽の中で、必要に応じて超音波を印加して閉塞部材１１０を除去する。（図４（Ｃ）参照）
本実施形態では、シード層が形成される側の貫通孔１０２の開口を完全に塞ぐので、貫通孔１０２内に金属粒子が堆積することがない。

シード層１０４に給電する電解めっき法を用いて、貫通孔１０２内に金属材料を充填していく。基板１０１の一方の面に設けたシード層１０４から金属が析出しはじめ、貫通孔１０２の一方側から金属が成長するため、ボイドの発生率が非常に低い。また、貫通孔１０２内に金属材料の堆積がないため、ボイドの少ない緻密な導通部を形成することができる。（図４（Ｄ）参照）

シード層１０４及び導通部１０５の不要部をエッチングあるいはＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）により除去する。（図４（Ｅ）参照）
以上のように、本実施形態によればアスペクト比が高い（アスペクト比５以上）貫通孔であっても、ボイドの少ない緻密な導通部を形成することができる。さらに、数百μｍ程度の深い貫通孔内にもボイドの少ない緻密な導通部を形成することができる。

次に、図２〜図４、及び図５を参照して第３の実施形態に係る本発明に係る貫通電極基板の製造方法について説明する。
（第３の実施形態）
シード層１０４の形成工程以外は第１、第２の実施形態と略同様であり、図２〜図４及び対応する説明を参照できるため、ここではその図示及び説明を省略する。

図５は、第３の実施形態におけるシード層の形成工程を説明する図である。貫通孔１０２の上にマスク１２０を設ける。マスク１２０は金属製のマスクであり、例えばＳＵＳ（ステンレス）やＴｉ（チタン）などの材料からなる。そして、貫通電極基板１００の貫通孔１０２の開口パターンを反転させたパターンを有している。マスク１２０は金属製に限られず、シリコン基板に貫通電極基板１００の反転パターンの開口を形成したものをマスクとして用いても構わない。基板１０１とマスク１２０とを数ｍｍ程度離間させた状態で配置し、蒸着法などにより金属粒子Ｐを基板上に堆積させてシード層１０４を形成する。なお、マスク１２０の裏側への金属粒子Ｐの回り込みを防ぐために、高真空下でシード層１０４の形成を行うことが好ましい。
本実施形態では、マスクを介してシード層を形成するので、大量に貫通電極を製造する際には同一のマスクを利用することができ、生産性に優れる。

第１〜第３の実施形態に係る貫通電極基板の製造方法は、厚さが数百μｍのコアとなる基板からなり、チップ領域に多数（例えば、数百〜数万個程度）の貫通孔を備えた貫通電極基板を製造するのに特に好適である。

［実施例１］
基板として、厚み６２５μｍ、直径１５０ｍｍのシリコン基板を準備し、この基板の一方の面にノボラック系のポジ型レジスト材料（東京応化工業（株）製ＬＡ９００）を塗布し、貫通孔形成用のフォトマスクを介して露光、現像した。これにより、開口径が１０μｍ、３０μｍ、７０μｍ、１００μｍの４種の円形開口を有し、開口径１０μｍの開口が２０μｍピッチ、開口径３０μｍの開口が６０μｍピッチ、開口径７０μｍの開口が１５０μｍピッチ、開口径１００μｍの開口が２００μｍピッチで、それぞれ形成されたマスクパターンを形成した。

次に、このマスクパターンをマスクとして、基板にＤＲＩＥ（Deep Reactive Ion Etching）により複数の微細孔を形成した。この微細孔の深さは約４００μｍとした。次に、不要なマスクパターンを除去し後、基板の裏面をバックグラインドして、微細孔を開口させて貫通孔を形成した。貫通孔のアスペクト比は、開口径が１０μｍ，３０μｍ，７０μｍ，１００μｍではそれぞれ、４０，１３．３，５．７，４であった。これにより、貫通孔を備えた基板（厚み４００μｍ）を得た。次いで、この基板の一方の面に感光性ドライフィルムレジスト（東京応化工業（株）製オーディールＢＦ４０５）をラミネートし、貫通孔を塞ぐようにパターニングした。

スパッタ法によりチタン（Ｔｉ）からなる厚み３０ｎｍの層と、銅（Ｃｕ）からなる厚み２００ｎｍの層とが積層した積層構造のシード層を形成した。その後、剥離液を用いて感光性ドライフィルムレジストを除去した。

シード層を給電層として、下記組成のフィルドめっき液を使用し電解めっき（平均電流密度１Ａ／ｄｍ2）を１５時間行うことにより、基板の裏面から銅めっきを施し、貫通孔内に銅を充填した。
（フィルドめっき液の組成）
・硫酸 … ５０ｇ／Ｌ
・硫酸銅 … ２００ｇ／Ｌ
・塩素イオン … ５０ｍｇ／Ｌ
・添加剤（上村工業（株）製ＥＳＡ２１−Ａ） … ２．５ｍＬ／Ｌ
・添加剤（上村工業（株）製ＥＳＡ２１−Ｂ） … １０ｍＬ／Ｌ

次に、基板上の余分な銅被膜、シード層を研磨して除去して、貫通電極基板を得ることができた。上記のようにして作製した貫通電極基板について、貫通孔内の導電材料の充填状態を光学顕微鏡で観察した結果、ボイドのない緻密なものであることが確認され、従来の不良モードは発生しなかった。

［実施例２］
実施例１と略同様の条件で、貫通孔を備えた基板（厚み４００μｍ）を得る。その後、この基板を、ＰＶＡが水に溶解した溶液で満たされた槽に浸漬し、貫通孔にＰＶＡを充填した。そして槽から基板を引き揚げ、２００℃の乾燥室内でＰＶＡを固めた。次いで、基板をスピンコータに配置し、スピン状態で希フッ酸をスプレーして片面のＰＶＡを除去する。

スパッタ法によりチタンからなる厚み３０ｎｍの層と、銅からなる厚み２００ｎｍの層とを積層した積層構造のシード層を形成した。その後、温水槽（水温８０℃）内に浸漬し、超音波を印加して貫通孔に充填したＰＶＡを除去した。

シード層を給電層として、実施例１と略同様の条件で貫通孔内に銅を充填した。次に、基板上の余分な銅被膜、シード層を研磨して除去して、貫通電極基板を得ることができた。上記のようにして作製した貫通電極基板について、貫通孔内の導電材料（銅）の充填状態を光学顕微鏡で観察した結果、ボイドのない緻密なものであることが確認され、従来の不良モードは発生しなかった。

［実施例３］
実施例１及び２と略同様の条件で、貫通孔を備えた基板（厚み４００μｍ）を得る。その後、この基板上にＴｉからなる金属製のマスクを基板から３ｍｍほど離間して配置し、蒸着法を用いてチタンからなる厚み３０ｎｍのシード層を形成した。

本発明の貫通電極基板の断面図である。第１の実施形態に係る本発明の貫通電極基板の製造工程を説明する図である。第１の実施形態に係る本発明の貫通電極基板の製造工程を説明する図である。第２の実施形態に係る本発明の貫通電極基板の製造工程を説明する図である。第３の実施形態におけるシード層の形成工程を説明する図である。従来の貫通電極基板の製造方法における不良モードを説明する概念図である。

符号の説明

１００…貫通電極基板
１０１…基板
１０２…貫通孔
１０３…絶縁膜
１０４…シード層
１０５…導通部
１１０…閉塞部材
１２０…マスク

Ｐ…金属粒子

２００…貫通電極基板
２０１…基板
２０２…貫通孔
２０３…絶縁膜
２０４…シード層
２０５…導通部
２１０…堆積物
２１１…ボイド

Claims

基板に表裏を貫通する貫通孔を形成し、
閉塞部材を前記貫通孔の少なくとも一方を塞ぐように配置し、
前記閉塞部材を配置した側の前記基板上にシード層を形成し、
前記閉塞部材を除去し、
前記シード層に給電する電解めっき法により、前記貫通孔内に導電材料を充填して導通部を形成することを特徴とする貫通電極基板の製造方法。
前記閉塞部材は、前記貫通孔を覆って設けられていることを特徴とする請求項１に記載の貫通電極基板の製造方法。
前記閉塞部材は、前記貫通孔内の少なくとも一部に充填されていることを特徴とする請求項１に記載の貫通電極基板の製造方法。
基板に表裏を貫通する貫通孔を形成し、
前記貫通孔の少なくとも一方の上にマスクを配置し、
前記マスクを介して前記基板上にシード層を形成し、
前記シード層に給電する電解めっき法により、前記貫通孔内に導電材料を充填して導通部を形成することを特徴とする貫通電極基板の製造方法。
前記貫通孔のアスペクト比が５以上であることを特徴とする請求項１乃至４のいずれか１項に記載の貫通電極基板の製造方法。
前記基板の厚みが３００μｍ以上であることを特徴とする請求項１乃至５のいずれか１項に記載の貫通電極基板の製造方法。