KR100964030B1 - 알루미늄 호일을 이용한 관통형 전극 형성방법 - Google Patents

알루미늄 호일을 이용한 관통형 전극 형성방법 Download PDF

Info

Publication number
KR100964030B1
KR100964030B1 KR1020080036345A KR20080036345A KR100964030B1 KR 100964030 B1 KR100964030 B1 KR 100964030B1 KR 1020080036345 A KR1020080036345 A KR 1020080036345A KR 20080036345 A KR20080036345 A KR 20080036345A KR 100964030 B1 KR100964030 B1 KR 100964030B1
Authority
KR
South Korea
Prior art keywords
seed layer
electrode
aluminum foil
hole
zinc
Prior art date
Application number
KR1020080036345A
Other languages
English (en)
Other versions
KR20090110712A (ko
Inventor
이호영
서수정
염광섭
강치구
정근희
이용호
Original Assignee
성균관대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 성균관대학교산학협력단 filed Critical 성균관대학교산학협력단
Priority to KR1020080036345A priority Critical patent/KR100964030B1/ko
Publication of KR20090110712A publication Critical patent/KR20090110712A/ko
Application granted granted Critical
Publication of KR100964030B1 publication Critical patent/KR100964030B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating

Abstract

본 발명은 알루미늄 호일을 이용한 관통형 전극 형성방법에 관한 것으로, 본 발명에 따른 관통형 전극 형성방법은, 기판에 일정패턴을 가지는 적어도 하나의 관통홀(through-hole)을 형성하는 단계와; 상기 기판의 일측 표면에 징케이트(zincate) 처리된 알루미늄 호일(foil)을 부착하여 시드(seed)층을 형성하는 단계와; 상기 시드층을 이용하여 상기 적어도 하나의 관통홀을 도전물질로 충진하여 관통형 전극을 형성하는 단계와; 상기 시드층을 제거하는 단계를 구비한다. 본 발명에 따르면, 진공증착공정을 없애고 에칭공정만으로 공정을 수행할 수 있으며, 이를 통해 공정의 단순화 및 제조공정의 시간을 줄일 수 있어 전체 공정비용(제조비용)을 절감할 수 있다. 또한, 기존 스퍼터 방식의 시드를 사용할 경우 문제가 되었던 도금공정 초기에서의 기공(void) 생성을 억제하여 관통홀 전극의 충진율을 높혀 전기적 특성을 향상시키는 효과를 부수적으로 얻을 수 있다.
알루미늄, 징케이트, 관통형 전극, 에칭, 인터포저

Description

알루미늄 호일을 이용한 관통형 전극 형성방법{Method for forming a through-hole electrode and structure therefore}
본 발명은 알루미늄 호일을 이용한 관통형 전극 형성방법에 관한 것으로, 더욱 구체적으로는, 징케이트 처리된 알루미늄 호일을 시드층으로 사용하여 관통형 전극을 형성하는 알루미늄 호일을 이용한 관통형 전극 형성방법에 관한 것이다.
반도체 공정이나 전자부품 제조 공정에 있어서, 고밀도, 고 신뢰성의 반도체 디바이스를 제조하기 위해서 관통형 전극(through-hole electrode)이 사용되고 있다. 상기 관통형 전극은 반도체 디바이스의 패키징시 사용되는 인터포저(interposer) 등으로도 사용되고, 전기적 배선 또는 전기적 접속 등을 원활하게 구현하기 위해 사용된다.
상기 관통형 전극을 사용하게 되면, 반도체 디바이스 제조시 배선길이나 실장면적이 감소되는 효과가 있어, 경량화, 박형화, 친환경화 등과 함께 고집적화되어 가는 반도체 디바이스의 제조 추세에 부합하게 되며, 이러한 여러 가지의 장점으로 인하여 관통형 전극의 사용이 증가되고 있다.
상기 관통형 전극을 형성하는 종래의 방법은, 관통홀에 전극을 채우는 방식으로 이루어진다. 이를 위해 관통홀이 형성된 기판의 한쪽면에 시드층(seed layer)이 형성되는데, 일반적으로 구리(Cu)박막을 스퍼터링 등의 증착공정을 이용하여 형성하게 된다. 상기 구리박막을 시드로 이용하여 관통형 전극을 형성한 후에는 상기 구리박막을 제거하여야 한다. 일반적으로 구리박막은 에칭(etching)공정 등에 의해 제거가 어려운 것으로 알려져 있다. 또한 에칭공정을 통해 상기 구리박막을 제거한다고 하여도, 만족할 수 있는 수준으로 상기 구리박막이 제거되지도 않으며, 에칭공정으로 인하여 상기 구리박막에 인접한 관통형 전극부분이 어택(attack)을 받아 손상을 입기도 한다.
이에 따라 손상된 관통형 전극부분을 제거하거나, 상기 에칭공정에 의해 완전히 제거되지 않아 남아있는 일부 구리박막을 제거하기 위한 추가공정이 필요하게 된다. 즉 CMP(화학적 기계적 연마;Chemical Mechanical Polishing) 공정이 추가적으로 필요하게 되어 공정이 복잡하다는 문제점이 발생된다.
또한, 종래의 방식, 예를 들어 스퍼터링 방식으로 상기 시드층을 형성하는 경우에, 관통홀이 형성된 기판을 비스듬히(예를들어, 45도 기울기) 놓고 스퍼터링 방식으로 증착해야만 관통홀에 효과적으로 시드층이 형성되게 된다. 그러나 이러한 증착방법을 사용하는 경우에는 기울여 증착한 관계로 상기 관통홀 및 기판에 증착되는 시드층의 두께가 불균일하게 된다. 이로 인하여 후속공정에서 관통형 전극을 형성하기 위한 전기도금시 초기에 균일한 증착이 이루어지지 않아 기공(void)이 형성되는 문제점이 발생되게 된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 알루미늄 호일을 이용한 관통형 전극 형성방법을 제공하는 데 있다.
본 발명의 다른 목적은 제조공정시간 단축 및 공정의 단순화를 이룰 수 있는 알루미늄 호일을 이용한 관통형 전극 형성방법을 제공하는 데 있다.
본 발명의 또 다른 목적은, 제조비용을 절감할 수 있는 알루미늄 호일을 이용한 관통형 전극 형성방법을 제공하는 데 있다.
본 발명의 또 다른 목적은, 관통형 전극 형성을 위한 전기도금시에 기공이 생기는 것을 방지하고 충진율을 높일 수 있는 알루미늄 호일을 이용한 관통형 전극 형성방법을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 관통형 전극 형성방법은, 기판에 일정패턴을 가지는 적어도 하나의 관통홀을 형성하는 단계와; 상기 기판의 일측 표면에 징케이트(zincate) 처리된 알루미늄 호일을 부착하여 시드(seed)층을 형성하는 단계와; 상기 시드층을 이용하여 상기 적어도 하나의 관통홀을 도전물질로 충진하여 관통형 전극을 형성하는 단계와; 상기 시드층을 제거하는 단계를 구비한다.
상기 시드층은 선택적 습식에칭공정을 통해 제거될 수 있다.
상기 적어도 하나의 관통홀을 도전물질로 충진하여 관통형 전극을 형성하는 단계는, 상기 시드층이 형성된 기판을 상기 시드층이 접촉하도록 하여 SUS(Steel Use Stainless) 플레이트 상에 위치시키는 단계와; 상기 시드층 및 상기 SUS 플레이트를 도금용 전극으로 하는 전기도금 공정을 통해 상기 적어도 하나의 관통홀을 도전물질로 충진하여 관통형 전극을 형성하는 단계를 포함할 수 있다.
상기 전기도금공정은 펄스(pulse) 도금 공정일 수 있다.
상기 징케이트 처리는, 알루미늄 호일을 준비하는 단계와; 알루미늄 호일 표면의 자연산화막을 제거하는 단계와; 상기 자연산화막이 제거된 알루미늄 호일을, 징케이트 용액에 침지하여, 아연이 상기 알루미늄 호일 표면에 석출되도록하는 제1 징케이트 처리단계를 구비할 수 있다. 그리고, 상기 제1징케이트 처리 단계 이후에, 상기 제1징케이트 처리된 알루미늄 호일을 산세처리하는 단계와; 상기 석출된 아연을 산화용해시키는 단계와; 상기 제1징케이트 처리단계와 동일한 조건에서 제2징케이트 처리를 수행하는 단계를 더 포함할 수 있다.
상기 징케이트 용액은 산화아연(ZnO)을 수산화나트륨(NaOH)용액에 용해한 물질일 수 있다.
상기 기판은 실리콘 웨이퍼, 고저항 실리콘 웨이퍼, 다결정 실리콘, 유리, 및 세라믹 중에서 선택된 어느 하나일 수 있다.
상기 시드층을 제거하는 단계 이후에, 상기 시드층이 제거된 면이 아닌 상기 기판의 타측 표면에 위치하는 상기 관통형 전극의 돌출부분을 평탄화하기 위한 CMP 공정이 수행되는 단계를 더 구비할 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 구체화에 따라, 본 발명에 따른 관통형 전극 형성방법은, 징케이트(zincate) 처리된 알루미늄 호일을 시드층으로 하는 전기도금공정을 통해, 일정 기판에 형성된 적어도 하나의 관통홀에 도전물질을 충진하여 관통형 전극을 형성함을 특징으로 한다.
본 발명에 따르면, 진공증착공정을 없애고 에칭공정만으로 공정을 수행할 수 있으며, 이를 통해 공정의 단순화 및 제조공정의 시간을 줄일 수 있어 전체 공정비용(제조비용)을 절감할 수 있다. 또한, 전기도금 공정에서 초기 도금시에 기공이 생기는 것을 방지하고 충진율을 높혀 전기적 특성을 향상시킬 수 있는 효과가 있다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 1 내지 도 6은 본 발명의 일실시예에 따른 관통형 전극의 형성방법을 공정순서대로 나타낸 공정순서도이다. 도 1 내지 도 6은 관통형 전극의 형성방법을 이해하기 쉽게 표현하기 위하여 단면도로 나타내었으며, 단면도 이외의 다른 도면 인 사시도나 기타 도면들은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 상기 단면도들을 통해 용이하게 이해되고 유추될 수 있으므로, 특별히 나타내지 아니하였다. 또한, 도 2 및 3의 관통홀(110)을 표현함에 있어 이해의 용이성을 위해 관통홀(110)의 측면이 단면도에 표시되는 것을 배제하였다.
도 1에 도시된 바와 같이, 관통형 전극의 형성을 위해 우선적으로 기판(100)을 준비한다. 상기 기판(100)은 일반적으로 반도체 디바이스 제조에 사용되는 반도체 기판이 사용될 수 있다. 상기 반도체 기판의 재질은, 실리콘, 고저항 실리콘, 다결정 실리콘, 유리, 세라믹 등을 포함할 수 있으며, 기타 화합물 반도체 기판 등이 이용될 수도 있다.
도 2에 도시된 바와 같이, 다음으로 상기 기판(100)에 관통홀(110)을 형성한다. 상기 관통홀(110)은 규격이 있는 경우에는 규격에 맞도록 형성되며, 다양한 간격 또는 다양한 배열의 패턴을 가지도록 형성될 수 있다. 또한 상기 관통홀(110)은 원형 또는 다각형의 형태를 가질 수 있으며, 상기 관통홀(110)의 직경이나 폭은 요구에 따라 다양하게 변경될 수 있다. 상기 관통홀(110)은 복수개가 일정 패턴을 가지고 형성되는 것이 일반적이나, 경우에 따라 하나의 관통홀이 형성될 수도 있다.
상기 관통홀(110)은 에칭 공정을 통해 형성된다. 상기 에칭공정은 RIE(Reactive Ion Etch) 방법이 사용될 수 있으며, 기타 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 잘 알려진 에칭방법이 이용될 수 있다.
도 3에 도시된 바와 같이, 상기 관통홀(110)이 형성된 상기 기판(100)의 일측 표면(예를 들면, 기판의 저면)에 전기도금을 위한 시드층(seed layer)(120)을 형성한다. 상기 시드층(120)은 종래의 경우에는 구리박막을 증착하여 형성하는 것이 일반적이나, 본 발명에서는 알루미늄 호일(foil)을 부착하는 방법으로 수행된다.
여기서 알루미늄 호일(foil)은, 알루미늄 시트(sheet)를 포함하는 의미로 해석되어야 한다. 호일은 시트보다 얇은 판 또는 막을 의미하나, 상기 시드층으로 형성가능하고 일정두께를 가지는 알루미늄 박판이면, 알루미늄 호일이든 알루미늄 시트이든 불문하고 사용될 수 있다. 본 발명에서는 용어의 통일을 위해 알루미늄 시트(sheet) 및 알루미늄 호일을, 알루미늄 호일로 통칭하기로 한다.
일반적으로 알루미늄은 도금이 어렵다고 알려져 있어 도금을 위한 시드층으로 사용하지 않았었다. 그러나 상기 알루미늄에 징케이트(zincate)와 같은 특별한 표면처리를 하는 경우 도금이 가능하다. 따라서 본 발명에서는 징케이트 처리된 알루미늄 호일을 상기 기판의 일측 표면에 부착하여 상기 시드층(120)을 형성한다.
상기 징케이트 처리는 알루미늄 호일의 표면에 아연이 석출되도록 하기위한 것으로, 알루미늄의 산화 또는 재산화를 방지하고, 도금되는 금속과의 접착력을 향상시키는 효과가 있다.
상기 징케이트 처리는 다음과 같은 공정에 의해 수행된다.
상기 징케이트 처리를 위한 아연(Zn) 치환반응은 순수 알루미늄 표면에서는 쉽게 일어나지만, 일반적으로 알루미늄 표면에 존재하는 자연산화막(Al2O3)이 존재하기 때문에 아연치환석출반응이 잘 일어나지 않는다. 따라서 알루미늄 산화막을 제거하는 공정이 선행되어야 한다. 상기 알루미늄의 자연산화막을 제거하기 위하여 알루미늄 표면을 알칼리 용액과 산성용액에서 교대로 수세하는 전처리 공정이 수행된다. 여기서 상기 자연산화막을 제거하기 전에 상기 알루미늄의 표면의 유분이나 기타 불순물을 제거하기 위한 탈지 공정 등이 수행될 수 있다.
다음으로 산화막이 제거된 알루미늄을 산화아연(ZnO)을 수산화나트륨(NaOH) 용액에 용해한 징케이트 용액에 침지하여, 알루미늄과의 치환반응을 통하여 아연(Zn)을 알루미늄의 표면에 석출시킨다. 이 과정을 제1징케이트 처리라고 한다.
상기 알루미늄 치환반응식은 식 1과 같다.
[식1]
3Zn2 + + 2Al = 3Zn + 2Al3 +
상기 제1징케이트 처리를 통해 석출된 아연(Zn)은 입도가 크고 균일하지 않은 경우가 대부분이므로, 약산 등으로 표면처리하는 산세처리과정을 통해, 상기 석출된 아연(Zn)을 산화용해 시킨 후 다시 징케이트 처리를 한다. 즉 산화아연(ZnO)을 수산화나트륨(NaOH) 용액에 용해한 징케이트 용액에 침지하여 아연(Zn)을 석출시키는 제2차 징케이트 처리를 수행한다. 상기 제2차 징케이트 처리에 의해 알루미늄 표면에는 입도가 작은 아연(Zn)이 균일하게 석출되게 된다. 물론 여기서 제1차 징케이트 처리에 의해 입도가 작은 아연(Zn)이 균일하게 석출되는 경우(만족할 만한 징케이트 처리가 된 경우)에는 제2차 징케이트 처리가 수행될 필요가 없을 것이 다.
상술한 징케이트 처리를 위해 상업용 징케이트 처리제인 알룸실(Alumseal W 2000, Atotech 사 제공)이 이용될 수도 있다.
상술한 바와 같은 징케이트 처리 과정에 의해 징케이트 처리된 알루미늄 호일은 수세과정을 거쳐 상기 기판(100)의 일측 표면에 부착되게 된다. 상기 기판(100)의 일측 표면에 부착된 상기 징케이트 처리된 알루미늄 호일은 이미 상술한 바와 같이, 상기 시드층(120)을 구성하게 된다.
도 4에 도시된 바와 같이, 상기 시드층(120)을 시드로 하여 전기도금공정을 통해 상기 관통홀(110)에 도전물질을 충진하여(채워) 관통형 전극(130)을 형성한다.
상기 전기도금 공정은 상기 시드층(120)을 도금용 전극으로 사용하여 전해도금을 실시하게 된다. 이때 상기 시드층(120)이 형성된 기판(100)을 상기 시드층(120)이 접촉되는 구조로 SUS(Steel Use Stainless) 플레이트 상에 위치시킨 후 전기도금 공정을 수행할 수 있다.
상기 SUS(Steel Use Stainless) 플레이트는, 상기 시드층(120)이 너무 얇게 형성되어 도금용 전극으로 사용하기에 저항면이나 지지력 면에서 불리할 경우에 이를 보완하는 역할을 포함하여, 상기 관통홀을 제외한 나머지 부분이 도금되는 것을 방지하는 역할을 수행하게 된다.
상기 전기도금에 사용되는 도전물질은 전해도금이 가능한 모든 금속을 포함한다. 여기서는 구리도금을 수행하는 경우를 예로 들어 설명한다.
상기 전기도금은, 도금의 접착력 향상이나, 조성 조절, 표면 거칠기(roughness) 등의 조절을 위해서 펄스(pulse) 전류를 가하는 펄스도금공정으로 수행될 수 있다.
상기 전기도금공정에 의해 형성된 관통형 전극(130)은 상기 관통홀(110)을 완전히 채우는 형태로 형성된다. 경우에 따라 과도도금이 진행되는 경우도 있을 것이다.
도 5에 도시된 바와 같이, 상기 관통형 전극(130)이 형성된 반도체 기판(100)에 대하여 상기 시드층(120)을 제거하기 위한 공정이 수행된다. 상기 시드층(120)을 형성하는 알루미늄은 여러 가지 산성용액에 의해 에칭이 가능한 것으로 알려져 있다. 따라서 상기 관통형 전극(130) 및 상기 기판(100)을 제외하고 상기 시드층(120)만 선택적으로 에칭이 가능하다. 예를 들면, 인산 80%, 아세트산 5%, 질산 5%, 물 10%의 혼합 용액을 사용하여 상기 시드층(120)의 에칭을 수행할 수 있다. 이 경우 상기 에칭이 45℃의 온도에서 수행되는 경우 에칭속도는 300 nm/min 이 된다. 상기 알루미늄 호일에 석출된 아연(Zn)은 상기 알루미늄과 이온화 경향이 비슷하기 때문에 상기 알루미늄의 에칭시 함께 제거되게 된다.
종래의 경우에는 시드층을 구리로 형성함에 따라 시드층의 제거에 어려움이 많았으며, 제거한 후에 별도의 손상된 관통형 전극부분을 제거해야하기 위하여 CMP 등의 별도 공정이 필요하였으나, 본 발명에서는 이러한 공정을 생략할 수 있어 공정의 단순화 및 제조비용을 줄일 수 있는 효과가 있다.
도 6에 도시된 바와 같이, 상기 시드층(120)의 제거 이후에 상기 관통형 전 극(130)의 과도금된 부분을 제거하기 위한 공정이 수행될 수 있다. 상기 과도금된 부분의 제거는 CMP 공정 등의 평탄화 공정을 통해 수행될 수 있다. 물론 과도금된 부분이 없는 경우 상기 평탄화 공정을 생략될 수 있다.
상술한 바와 같은 과정에 의해 도 6에 도시된 바와 같은 구조를 가지는 관통형 전극(130a)이 형성되게 된다.
상술한 바와 같이, 본 발명에 따르면, 진공증착공정을 없애고 에칭공정만으로 공정을 수행할 수 있으며, 이를 통해 공정의 단순화 및 제조공정의 시간을 줄일 수 있어 전체 공정비용(제조비용)을 절감할 수 있다. 또한, 종래의 스퍼터링 등의 방법을 통해 시드층을 형성함에 의해, 전기도금 공정에서 발생되었던 문제점들을 해소할 수 있다. 즉 전기도금 공정에서 초기 도금시에 기공이 생기는 것을 방지하고 충진율을 높혀 전기적 특성을 향상시킬 수 있는 효과가 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
도 1 내지 도 6은 본 발명의 일실시예에 따른 관통형 전극의 형성방법을 공정순서대로 나타낸 공정순서도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 기판 110 : 관통홀
120 : 시드층 130, 130a : 관통형 전극

Claims (10)

  1. 관통형 전극 형성방법에 있어서:
    기판에 일정패턴을 가지는 적어도 하나의 관통홀을 형성하는 단계와;
    상기 기판의 일측 표면에 징케이트(zincate) 처리된 알루미늄 호일을 부착하여 시드(seed)층을 형성하는 단계와;
    상기 시드층을 이용하여 상기 적어도 하나의 관통홀을 도전물질로 충진하여 관통형 전극을 형성하는 단계와;
    상기 시드층을 제거하는 단계를 포함하며,
    상기 징케이트 처리된 알루미늄 호일은 알루미늄 호일을 준비하는 단계와; 알루미늄 호일 표면의 자연산화막을 제거하는 단계와; 상기 자연산화막이 제거된 알루미늄 호일을 징케이트 용액에 침지하여, 아연이 상기 알루미늄 호일 표면에 석출되도록하는 제1 징케이트 처리단계를 수행한 후, 상기 제1징케이트 처리된 알루미늄 호일을 산세처리하는 단계와; 상기 알루미늄 호일 표면에 석출된 아연을 산화용해시키는 단계와; 상기 제1징케이트 처리단계와 동일한 조건에서 제2징케이트 처리하는 단계를 수행하여 제조되는 것을 특징으로 하는 관통형 전극 형성방법.
  2. 청구항 1에 있어서,
    상기 시드층의 제거는 선택적 습식에칭공정을 통해 수행됨을 특징으로 하는 관통형 전극 형성방법.
  3. 청구항 1에 있어서,
    상기 적어도 하나의 관통홀을 도전물질로 충진하여 관통형 전극을 형성하는 단계는,
    상기 시드층이 형성된 기판을 상기 시드층이 접촉하도록 하여 SUS(Steel Use Stainless) 플레이트 상에 위치시키는 단계와;
    상기 시드층 및 상기 SUS 플레이트를 도금용 전극으로 하는 전기도금 공정을 통해 상기 적어도 하나의 관통홀을 도전물질로 충진하여 관통형 전극을 형성하는 단계를 포함함을 특징으로 하는 관통형 전극 형성방법.
  4. 청구항 3에 있어서,
    상기 전기도금공정은 펄스(pulse) 도금 공정임을 특징으로 하는 관통형 전극 형성방법.
  5. 삭제
  6. 삭제
  7. 청구항 1에 있어서,
    상기 징케이트 용액은 산화아연(ZnO)을 수산화나트륨(NaOH)용액에 용해한 물질임을 특징으로 하는 관통형 전극 형성방법.
  8. 청구항 1에 있어서,
    상기 기판은 실리콘 웨이퍼, 고저항 실리콘 웨이퍼, 다결정 실리콘, 유리, 및 세라믹 중에서 선택된 어느 하나임을 특징으로 하는 관통형 전극 형성방법.
  9. 청구항 1에 있어서, 상기 시드층을 제거하는 단계 이후에,
    상기 시드층이 제거된 면이 아닌 상기 기판의 타측 표면에 위치하는 상기 관 통형 전극의 돌출부분을 평탄화하기 위한 CMP 공정이 수행되는 단계를 더 구비함을 특징으로 하는 관통형 전극 형성방법.
  10. 삭제
KR1020080036345A 2008-04-18 2008-04-18 알루미늄 호일을 이용한 관통형 전극 형성방법 KR100964030B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080036345A KR100964030B1 (ko) 2008-04-18 2008-04-18 알루미늄 호일을 이용한 관통형 전극 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080036345A KR100964030B1 (ko) 2008-04-18 2008-04-18 알루미늄 호일을 이용한 관통형 전극 형성방법

Publications (2)

Publication Number Publication Date
KR20090110712A KR20090110712A (ko) 2009-10-22
KR100964030B1 true KR100964030B1 (ko) 2010-06-15

Family

ID=41538529

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080036345A KR100964030B1 (ko) 2008-04-18 2008-04-18 알루미늄 호일을 이용한 관통형 전극 형성방법

Country Status (1)

Country Link
KR (1) KR100964030B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101345218B1 (ko) 2013-07-11 2013-12-27 주식회사 이피지 알루미늄 인터포저 제조 방법
KR101345219B1 (ko) * 2012-02-13 2013-12-27 주식회사 이피지 알루미늄 인터포저 및 그 제조 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101976612A (zh) * 2010-11-04 2011-02-16 南通华冠电子科技有限公司 铝箔腐蚀前处理方法
KR102504238B1 (ko) * 2016-03-08 2023-03-02 주식회사 아모센스 세라믹 기판의 비아홀 충진 방법
KR102178158B1 (ko) * 2018-11-26 2020-11-12 동아대학교 산학협력단 관통공이 매립된 Si 기판의 제조방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050030720A (ko) * 2003-09-26 2005-03-31 서수정 웨이퍼 관통형 전극 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050030720A (ko) * 2003-09-26 2005-03-31 서수정 웨이퍼 관통형 전극 제조 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Surf. Technol. 113 (1999) 211.

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101345219B1 (ko) * 2012-02-13 2013-12-27 주식회사 이피지 알루미늄 인터포저 및 그 제조 방법
KR101345218B1 (ko) 2013-07-11 2013-12-27 주식회사 이피지 알루미늄 인터포저 제조 방법

Also Published As

Publication number Publication date
KR20090110712A (ko) 2009-10-22

Similar Documents

Publication Publication Date Title
US6056864A (en) Electropolishing copper film to enhance CMP throughput
KR100553620B1 (ko) 반도체 장치 및 제조 방법
US6824665B2 (en) Seed layer deposition
TWI316976B (en) Defect reduction in electrodeposited copper for semiconductor applications
KR100419272B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
EP1091024A1 (en) Method and device for plating substrate
PH12015500543B1 (en) Method for metallization of solar cell substrates
US20110147940A1 (en) Electroless cu plating for enhanced self-forming barrier layers
JP2005520044A (ja) 平坦金属電気的処理
KR100964030B1 (ko) 알루미늄 호일을 이용한 관통형 전극 형성방법
WO2000022193A2 (en) Electrodeposition of metals in small recesses using modulated electric fields
US20050029662A1 (en) Semiconductor production method
US9048295B2 (en) Method of manufacturing semiconductor device
JP2008021739A (ja) 基板の製造方法
US9714474B2 (en) Seed layer deposition in microscale features
JP2004526304A (ja) 半導体基板上の銅皮膜を研磨するための電気化学的方法
JP5708762B2 (ja) 貫通電極基板の製造方法
KR101014839B1 (ko) 3차원 ＳｉＰ의 관통형 비아와 범프의 전기화학적 가공방법
JP3554968B2 (ja) サブミクロン構造内に金属をメッキする方法
JP5453763B2 (ja) 貫通電極基板の製造方法
JP2002275639A (ja) シード層堆積
JP2001085434A (ja) 半導体基板のめっき方法
JPH11269693A (ja) 銅の成膜方法及び銅めっき液
KR100916771B1 (ko) 관통형전극의 형성방법
CN1250772C (zh) 电镀预处理溶液和电镀预处理方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130409

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140402

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee