KR101345218B1 - 알루미늄 인터포저 제조 방법 - Google Patents

알루미늄 인터포저 제조 방법 Download PDF

Info

Publication number
KR101345218B1
KR101345218B1 KR1020130081553A KR20130081553A KR101345218B1 KR 101345218 B1 KR101345218 B1 KR 101345218B1 KR 1020130081553 A KR1020130081553 A KR 1020130081553A KR 20130081553 A KR20130081553 A KR 20130081553A KR 101345218 B1 KR101345218 B1 KR 101345218B1
Authority
KR
South Korea
Prior art keywords
aluminum
via hole
forming
layer
interposers
Prior art date
Application number
KR1020130081553A
Other languages
English (en)
Other versions
KR20130093056A (ko
Inventor
남안식
서수정
김윤식
조규성
Original Assignee
주식회사 이피지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 이피지 filed Critical 주식회사 이피지
Priority to KR1020130081553A priority Critical patent/KR101345218B1/ko
Publication of KR20130093056A publication Critical patent/KR20130093056A/ko
Application granted granted Critical
Publication of KR101345218B1 publication Critical patent/KR101345218B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은, 반도체 인터포저 제조 기법에 관한 것으로, 이를 위하여 본 발명은, 인터포저의 기판으로서 알루미늄 기판을 적용하고, 알루미늄 기판에 형성되는 비아홀을 포토레지스트 공정 뿐만 아니라 레이저 드릴링 공정으로도 형성할 수 있도록 함으로써, 실리콘 인터포저에 비해 상대적으로 방열 특성이 우수한 인터포저를 실현할 수 있을 뿐만 아니라 그 제작에 소요되는 비용을 절감할 수 있는 것이다.

Description

알루미늄 인터포저 제조 방법{ALUMINUM INTERPOSER MANUFACTURING METHOD}
본 발명은 반도체 인터포저 제조 기법에 관한 것으로, 더욱 상세하게는 간단한 공정으로 알루미늄 기판을 이용하여 관통형의 알루미늄 인터포저를 제조하는데 적합한 알루미늄 인터포저 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 패키지는 반도체 칩을 외부 환경으로부터 보호해 주는 기능과 반도체 칩이 인쇄회로기판과 전기적으로 원만하게 연결되도록 해 주는 기능을 제공하는데, 이러한 반도체 패키지를 위해 도전성 물질이 충진된 비아홀을 갖는 인터포저를 통해 반도체 칩의 칩 패드와 솔더 볼을 전기적으로 연결시키는데, 이러한 인터포저는 실리콘, 레진, 세라믹 등과 같은 비전도성 재질이 주로 이용되고 있다.
예컨대, 종래의 실리콘 인터포저는 실리콘웨이퍼의 내부에 그 상부와 하부를 관통하는 비아홀이 형성되고, 그 비아홀 내부에 구리 등과 같은 도전 물질이 충진되어 비아가 형성되며, 비아의 상부에는 반도체 칩의 칩 패드와 연결되는 재배선 패드가 형성되고, 그 하부에는 솔더 볼이 부착되는 솔더 패드가 형성되는 구조를 갖는다.
여기에서, 비아홀은, 이 기술분야에 널리 알려진, 포토레지스트 공정(패터닝, 에칭, PR 스트립 등)을 실시하여 형성하는 것이 일반적이다.
대한민국 공개특허 제2011-0105165호(공개일 : 2011. 09. 26.)
그러나, 종래의 실리콘 인터포저는 실리콘 재질의 특성으로 인해 방열 특성이 열악한 문제가 있으며, 이러한 문제로 인해 실리콘 인터포저를 방열소자용 패키지에 적용하는데 많은 어려움을 수반되는 문제가 있다.
또한, 종래의 실리콘 인터포저는 포토레지스트 공정만으로 비아홀을 형성하기 때문에 반도체 설비, 마스크 등 소요비용이 많이 투자되어야만 하는 부수적인 문제도 있다.
본 발명은, 일 관점에 따라, 알루미늄 기판의 상부와 하부를 관통하는 비아홀을 형성하는 과정과, 상기 비아홀의 측벽 및 알루미늄 기판의 전면에 확산장벽층을 형성하는 과정과, 상기 알루미늄 기판의 상부 및 하부에 상부 전극 및 하부 전극용의 패드 영역을 각각 정의하는 마스크 패턴을 형성하는 과정과, 상기 비아홀과 패드 영역을 도전성 물질로 충진하는 과정과, 상기 마스크 패턴을 제거하여 상부 및 하부 패드 영역과 일체로 된 관통 전극을 형성하는 과정과, 상기 하부 패드 영역에 하부 범프 금속층을 형성하는 과정과, 상기 하부 범프 금속층에 솔더 볼을 형성하는 과정을 포함하는 알루미늄 인터포저 제조 방법을 제공한다.
본 발명은, 다른 관점에 따라, 알루미늄 기판과, 상기 알루미늄 기판의 상부 및 하부를 관통하는 형태로 형성되어 도전성 물질로 충진되며, 단일 공정을 통해 상부 및 하부 전극용의 패드 영역이 일체로 형성된 관통 전극과, 상기 패드 영역의 상부 및 하부에 각각 형성된 상부 및 하부 범프 금속층과, 상기 하부 범프 금속층 상에 형성된 솔더볼을 포함하는 알루미늄 인터포저를 제공한다.
본 발명은, 또 다른 관점에 따라, 알루미늄 기판의 상부와 하부를 관통하는 비아홀을 형성하는 과정과, 상기 비아홀의 내부 및 알루미늄 기판의 전면에 확산장벽층을 형성하는 과정과, 상기 알루미늄 기판의 상부 및 하부에 상부 전극 및 하부 전극용의 패드 영역을 각각 정의하는 마스크 패턴을 형성하는 과정과, 상기 비아홀의 측벽과 패드 영역에 도전성 패드층을 형성하는 과정과, 상기 마스크 패턴을 제거하는 과정과, 상기 도전성 패드층 상에 하부 범프 금속층을 형성하는 과정과, 상기 알루미늄 기판 상의 소정 위치에 칩 다이를 부착하는 과정과, 상기 칩 다이와 도전성 패드층을 전기적으로 연결하는 금속 와이어를 본딩하는 과정과, 상기 하부 범프 금속층에 솔더 볼을 형성하는 과정을 포함하는 알루미늄 인터포저 제조 방법을 제공한다.
본 발명은, 또 다른 관점에 따라, 알루미늄 기판과, 상기 알루미늄 기판의 양측 모서리의 상부 및 하부 일부와 그 측면을 따라 형성된 박막의 도전성 패드층과, 상기 도전성 패드층에 형성된 상부 및 하부 범프 금속층과, 상기 알루미늄 기판 상의 소정 위치에 접착된 칩 다이와, 상기 칩 다이의 전극 패드와 상기 상부 범프 금속층을 연결하는 금속 와이어와, 상기 하부 범프 금속층 상에 형성된 솔더볼을 포함하는 알루미늄 인터포저를 제공한다.
본 발명은, 인터포저의 기판으로서 알루미늄 기판을 적용하고, 알루미늄 기판에 형성되는 비아홀을 포토레지스트 공정 뿐만 아니라 레이저 드릴링 공정으로도 형성할 수 있도록 함으로써, 실리콘 인터포저에 비해 상대적으로 방열 특성이 우수한 인터포저를 실현할 수 있을 뿐만 아니라 그 제작에 소요되는 비용을 절감할 수 있다.
도 1은 본 발명의 일실시 예에 따라 제조된 알루미늄 인터포저의 단면도,
도 2a 내지 2h는 본 발명의 일실시 예에 따라 알루미늄 인터포저를 제조하는 주요 과정을 도시한 공정 순서도,
도 3은 본 발명의 다른 실시 예에 따라 제조된 알루미늄 인터포저의 단면도,
도 4a 내지 4h는 본 발명의 다른 실시 예에 따라 알루미늄 인터포저를 제조하는 주요 과정을 도시한 공정 순서도.
본 발명의 기술요지는, 알루미늄 기판의 상부와 하부를 관통하는 비아홀을 형성하고, 비아홀의 측벽 및 알루미늄 기판의 전면에 확산장벽층을 형성하며, 알루미늄 기판의 상부 및 하부에 상부 전극 및 하부 전극용의 패드 영역을 각각 정의하는 마스크 패턴을 형성하고, 비아홀과 패드 영역을 도전성 물질로 충진하며, 마스크 패턴을 제거하여 상부 및 하부 패드 영역과 일체로 된 관통 전극을 형성하고, 하부 패드 영역에 하부 범프 금속층을 형성하며, 하부 범프 금속층에 솔더 볼을 형성한다는 것으로, 본 발명은 이러한 기술적 수단을 통해 목적으로 하는 바를 실현함으로써 종래 기술에서의 문제점을 효과적으로 개선할 수 있다.
또한, 본 발명은 알루미늄 기판의 상부와 하부를 관통하는 비아홀을 형성하고, 비아홀의 내부 및 알루미늄 기판의 전면에 확산장벽층을 형성하며, 알루미늄 기판의 상부 및 하부에 상부 전극 및 하부 전극용의 패드 영역을 각각 정의하는 마스크 패턴을 형성하고, 비아홀의 측벽과 패드 영역에 도전성 패드층을 형성하며, 마스크 패턴을 제거하고, 도전성 패드층 상에 하부 범프 금속층을 형성하며, 알루미늄 기판 상의 소정 위치에 칩 다이를 부착하고, 칩 다이와 도전성 패드층을 전기적으로 연결하는 금속 와이어를 본딩하며, 하부 범프 금속층에 솔더 볼을 형성하는 기술요지를 더 포함할 수 있다.
여기에서, 알루미늄 기판에 형성되는 비아홀은 레이저 드릴링 공정 또는 포토레지스트 공정을 통해 형성할 수 있으며, 확산장벽층은 알루미늄 산화막을 형성시키는 애노다이징(anodizing) 방법을 통해 형성할 수 있다.
아울러, 아래의 본 발명을 설명함에 있어서 공지 기능 또는 구성 등에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들인 것으로, 이는 사용자, 운용자 등의 의도 또는 관례 등에 따라 달라질 수 있음은 물론이다. 그러므로, 그 정의는 본 명세서의 전반에 걸쳐 기술되는 기술사상을 토대로 이루어져야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
[실시 예1]
도 1은 본 발명의 일실시 예에 따라 제조된 알루미늄 인터포저의 단면도로서, 알루미늄 기판(102)과 이 알루미늄 기판(102)의 상부 및 하부를 관통하는 형태로 형성되어 도전성 물질(예컨대, Cu)로 충진되며, 단일 공정을 통해 상부 및 하부 전극용의 패드 영역이 일체로 형성된 관통 전극(112)을 포함한다.
여기에서, 알루미늄 기판(102)의 상부와 하부를 완전히 관통하는 형태로 형성되는 비아홀에 도전성 물질을 충진하여 형성하는 관통 전극(112)은, 예컨대 도금 공정을 통해 비아홀과 패드 영역을 도전성 물질로 충진한 후 CMP 공정을 실시하여 비아홀에 충진된 도전성 물질의 상부 및 하부를 평탄하게 제거하는 방식으로 형성될 수 있다.
또한, 본 실시 예의 알루미늄 인터포저는 패드 영역의 상부 및 하부에 각각 형성된 상부 및 하부 범프 금속층(114a, 114b)과, 하부 범프 금속층(114b) 상에 형성된 솔더볼(116)을 포함하는데, 여기에서 상부 및 하부 범프 금속층(114a, 114b)은, 예컨대 무전해 도금 공정 등을 실시하여 형성할 수 있으며, 솔더볼(116)은, 예컨대 스크린 프린트 또는 도금 공정 등을 통해 형성할 수 있다.
다음에, 상술한 바와 같은 구조를 갖는 본 실시 예의 알루미늄 인터포저를 제조하는 일련의 과정들에 대하여 상세하게 설명한다.
도 2a 내지 2h는 본 발명의 일실시 예에 따라 알루미늄 인터포저를 제조하는 주요 과정을 도시한 공정 순서도이다.
도 2a를 참조하면, 레이저 드릴링 공정을 실시하여 알루미늄 기판(102)의 목표 위치에 원하는 수만큼의 비아홀, 즉 알루미늄 기판(102)의 상부와 하부를 완전히 관통하는 비아홀(104)을 형성한다. 여기에서, 비아홀(104)은 레이저 드릴링 뿐만 아니라 포토레지스트 공정(패터닝, 에칭, PR 스트립 등)을 통해서도 형성할 수 있음은 물론이다.
다음에, 애노다이징(anodizing) 공정을 실시함으로써, 일예로서 도 2b에 도시된 바와 같이, 누설전류를 방지하기 위한 절연막으로 기능하는 알루미늄 산화막, 즉 확산장벽층(106)을 비아홀(104)의 측벽 및 알루미늄 기판(102)의 전면에 형성한다.
이어서, 증착 공정, 예컨대 스퍼터링 공정, 원자층 증착 공정, E-빔 증발 공정, 무전해 도금 공정 중 어느 한 공정을 실시함으로써, 일예로서 도 2c에 도시된 바와 같이, 비아홀(104)의 측벽 및 알루미늄 기판(102)의 전면에 박막의 시드 금속막(108)을 형성한다. 여기에서, 시드 금속막(108)은, 예컨대 Cr/Cu, Cr/Au, Ti/Cu, Ti/Au, Ta/Cu, Ta/Au 중 어느 하나일 수 있다.
다시, 포토레지스트 패터닝(포토레지스트 물질 도포, 현상, 세정 등)을 실시함으로써, 일예로서 도 2d에 도시된 바와 같이, 알루미늄 기판(102)의 상부 및 하부에 상부 전극 및 하부 전극용의 패드 영역을 각각 정의하는 마스크 패턴(110)을 형성한다.
다음에, 예컨대 도금 공정을 실시하여 비아홀(104)과 패드 영역을 도전성 물질로 충진하고, CMP 공정 등을 실시함으로써, 충진된 도전성 물질의 상부 및 하부를 평탄하게 제거함으로써, 일예로서 도 2e에 도시된 바와 같이, 상부 및 하부 패드 영역과 일체로 된 관통 전극(112)을 형성한다. 여기에서, 도전성 물질로는, 예컨대 Cu 등이 사용될 수 있다.
이후, PR 스트립 공정 등을 실시함으로써, 일예로서 도 2f에 도시된 바와 같이, 잔류하는 마스크 패턴(110)을 제거하는데, 이때 알루미늄 기판(102)의 전면에 형성되어 있던 시드 금속층(108)들도 동시에 제거될 수 있다.
이어서, 무전해 도금 공정 등을 실시함으로써, 일예로서 도 2g에 도시된 바와 같이, 상부 및 하부 패드 영역 상에 상부 및 하부 범프 금속층(114a, 114b)을 형성하는데, 이러한 상부 및 하부 범프 금속층(114a, 114b)으로는, 예컨대 Ni/Au 등이 사용될 수 있다.
마지막으로, 예컨대 스크린 프린트 공정, 도금 공정 등을 실시함으로써, 일예로서 도 2h에 도시된 바와 같이, 하부 범프 금속층(114b) 상에 솔더볼(116)을 형성(부착)한다.
[실시 예2]
도 3은 본 발명의 다른 실시 예에 따라 제조된 알루미늄 인터포저의 단면도로서, 알루미늄 기판(202)과 이 알루미늄 기판(202)의 양측 모서리의 상부 및 하부 일부와 그 측면을 따라 형성된 박막의 도전성 패드층(212)과 이 도전성 패드층(212)에 형성된 상부 및 하부 범프 금속층(214a, 214b)을 포함한다.
여기에서, 도전성 패드층(212)은, 예컨대 Cu 등인 것으로, 도금 공정을 통해 형성될 수 있으며, 상부 및 하부 범프 금속층(214a, 214b)은, 예컨대 무전해 도금 공정 등을 실시하여 형성할 수 있다.
여기에서, 도전성 패드층(212)과 이 도전성 패드층(212)에 형성된 상부 및 하부 범프 금속층(214a, 214b)이 알루미늄 기판(202)의 양측 모서리의 상부 및 하부 일부와 그 측면을 따라 형성되는 구조는, 레이저 드릴링 공정 등을 실시하여 알루미늄 기판(202)의 목표 위치에 비아홀을 형성하고, 도금 공정 등을 실시하여 비아홀의 측벽(사이드 웰)과 패드 영역에 박막의 도전성 패드층(212)을 형성하며, PR 스트립 공정 등을 실시하여 마스크 패턴을 제거한 후 다시 무전해 도금 공정 등을 실시하여 상부 및 하부 패드 영역 상에 상부 및 하부 범프 금속층(214a, 214b)을 형성하며, 이후 후속하는 공정을 통해 칩 다이(216), 금속 와이어(218) 및 솔더볼(220)을 각각 알루미늄 기판(202)의 목표 위치에 형성한 후 그 내부가 비어 있는 비아홀을 따라 다이싱함으로써, 제작할 수 있다.
또한, 본 실시 예의 알루미늄 인터포저는 알루미늄 기판(202) 상의 소정 위치에 접착된 칩 다이(216)와 이 칩 다이(216)의 전극 패드(도시 생략)와 상부 범프 금속층(214a)을 전기적으로 연결하는 금속 와이어(218)와 하부 범프 금속층(214b) 상에 형성된 솔더볼(220)을 더 포함한다. 여기에서, 솔더볼(220)은, 예컨대 스크린 프린트 공정 또는 도금 공정을 통해 형성될 수 있다.
다음에, 상술한 바와 같은 구조를 갖는 본 실시 예의 알루미늄 인터포저를 제조하는 일련의 과정들에 대하여 상세하게 설명한다.
도 4a 내지 4h는 본 발명의 다른 실시 예에 따라 알루미늄 인터포저를 제조하는 주요 과정을 도시한 공정 순서도이다.
도 4a 내지 4d를 참조하면, 참조번호 202 내지 210 각각은 전술한 실시 예1의 도 2a 내지 2d에 도시된 대응하는 참조번호 102 내지 110 각각과 실질적으로 동일하며, 알루미늄 인터포저의 제조를 위해 진행되는 과정 및 방법들 또한 전술한 실시 예1에서 기재하고 있는 도 2a 내지 2d의 각 과정 및 방법들과 실질적으로 동일하다. 따라서, 명세서의 간결화를 위한 불필요한 중복 기재를 피하기 위하여 여기에서는 도 4a 내지 4d의 각 과정들에 대한 설명을 생략한다.
먼저, 도 4e를 참조하면, 예컨대 도금 공정 등을 실시하여 상부 전극 및 하부 전극용의 패드 영역을 각각 정의하는 마스크 패턴(210)이 형성된 알루미늄 기판(202)에 형성되어 있는 비아홀(204)의 내측(비아홀의 사이드 웰)과 패드 영역에 박막의 도전성 패드층(212)을 형성하는데, 이러한 도전성 패드층(212)으로서는, 예컨대 Cu 등이 사용될 수 있다. 즉, 본 실시 예의 알루미늄 인터포저는 비아홀(204)의 내부를 충진(매립)하지 않는 형태로 박막의 도전성 패드층(212)이 형성되는 구조를 갖는다. 여기에서, 비아홀(204)은 알루미늄 인터포저를 개별로 분리시키기 위한 후속 공정에서 다이싱(스크라이빙) 라인으로 기능할 수 있다.
다시, PR 스트립 공정 등을 실시함으로써, 일예로서 도 4f에 도시된 바와 같이, 잔류하는 마스크 패턴(210)을 제거하는데, 이때 알루미늄 기판(202)의 전면에 형성되어 있던 시드 금속층(208)들도 동시에 제거될 수 있다.
이어서, 무전해 도금 공정 등을 실시함으로써, 일예로서 도 4g에 도시된 바와 같이, 상부 및 하부 패드 영역 상에 상부 및 하부 범프 금속층(214a, 214b)을 형성하는데, 이러한 상부 및 하부 범프 금속층(214a, 214b)으로는, 예컨대 Ni/Au 등이 사용될 수 있다.
다음에, 알루미늄 기판(202) 상의 소정 위치에 접착 부재 등을 이용하여 칩 다이(216)를 부착하고, 와이어 본딩 공정 등을 실시하여 칩 다이(216)의 전극 패드(도시 생략)와 상부 범프 금속층(214a)간을 금속 와이어(218)로 연결하며, 마지막으로, 예컨대 스크린 프린트 공정, 도금 공정 등을 실시함으로써, 일예로서 도 4h에 도시된 바와 같이, 하부 범프 금속층(214b) 상에 솔더볼(220)을 형성(부착)한다. 도 4h에 있어서, 점선 부분은 알루미늄 인터포저를 개별로 분리시키기 위한 다이싱(스크라이빙) 라인을 의미한다.
이상의 설명에서는 본 발명의 바람직한 실시 예를 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.
102, 202 : 알루미늄 기판 104, 204 : 비아홀
106, 206 : 확산장벽층 108, 208 : 시드 금속막
110, 210 : 마스크 패턴 112 : 관통 전극
114a, 214a : 상부 범프 금속층 114b, 214b : 하부 범프 금속층
116, 220 : 솔더볼 212 : 도전성 패드층
216 : 칩 다이 218 : 금속 와이어

Claims (9)

  1. 알루미늄 기판의 상부와 하부를 관통하는 비아홀을 형성하는 과정과,
    상기 비아홀의 내부 및 알루미늄 기판의 전면에 확산장벽층을 형성하는 과정과,
    상기 비아홀의 내부 및 알루미늄 기판의 전면에 시드 금속막을 형성하는 과정과,
    상기 알루미늄 기판의 상부 및 하부에 상부 전극 및 하부 전극용의 패드 영역을 각각 정의하는 마스크 패턴을 형성하는 과정과,
    상기 비아홀의 측벽과 패드 영역에 도전성 패드층을 형성하는 과정과,
    상기 시드 금속막과 마스크 패턴을 동시 제거하는 과정과,
    상기 도전성 패드층 상에 하부 범프 금속층을 형성하는 과정과,
    상기 알루미늄 기판 상의 소정 위치에 칩 다이를 부착하는 과정과,
    상기 칩 다이와 도전성 패드층을 전기적으로 연결하는 금속 와이어를 본딩하는 과정과,
    상기 하부 범프 금속층에 솔더 볼을 형성하는 과정
    을 포함하는 알루미늄 인터포저 제조 방법.
  2. 제 1 항에 있어서,
    상기 비아홀은,
    레이저 드릴링 공정을 통해 형성되는
    알루미늄 인터포저 제조 방법.
  3. 제 1 항에 있어서,
    상기 비아홀은,
    포토레지스트 공정을 통해 형성되는
    알루미늄 인터포저 제조 방법.
  4. 제 1 항에 있어서,
    상기 확산장벽층은,
    애노다이징 공정을 통해 형성되는 알루미늄 산화막인
    알루미늄 인터포저 제조 방법.
  5. 제 1 항에 있어서,
    상기 시드 금속막은,
    스퍼터링 공정, 원자층 증착 공정, E-빔 증발 공정, 무전해 도금 공정 중 어느 한 공정을 통해 형성되는
    알루미늄 인터포저 제조 방법.
  6. 제 1 항에 있어서,
    상기 시드 금속막은,
    Cr/Cu, Cr/Au, Ti/Cu, Ti/Au, Ta/Cu, Ta/Au 중 어느 하나인
    알루미늄 인터포저 제조 방법.
  7. 제 1 항에 있어서,
    상기 도전성 패드층은,
    도금 공정을 통해 형성되는
    알루미늄 인터포저 제조 방법.
  8. 제 7 항에 있어서,
    상기 도전성 패드층은,
    Cu인
    알루미늄 인터포저 제조 방법.
  9. 제 1 항에 있어서,
    상기 솔더 볼은,
    스크린 프린트 공정 또는 도금 공정을 통해 형성되는
    알루미늄 인터포저 제조 방법.
KR1020130081553A 2013-07-11 2013-07-11 알루미늄 인터포저 제조 방법 KR101345218B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130081553A KR101345218B1 (ko) 2013-07-11 2013-07-11 알루미늄 인터포저 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130081553A KR101345218B1 (ko) 2013-07-11 2013-07-11 알루미늄 인터포저 제조 방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020120014495A Division KR101345219B1 (ko) 2012-02-13 2012-02-13 알루미늄 인터포저 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20130093056A KR20130093056A (ko) 2013-08-21
KR101345218B1 true KR101345218B1 (ko) 2013-12-27

Family

ID=49217519

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130081553A KR101345218B1 (ko) 2013-07-11 2013-07-11 알루미늄 인터포저 제조 방법

Country Status (1)

Country Link
KR (1) KR101345218B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100855571B1 (ko) 2007-06-12 2008-09-03 삼성전자주식회사 반도체 소자 및 그 제조방법
KR100964030B1 (ko) 2008-04-18 2010-06-15 성균관대학교산학협력단 알루미늄 호일을 이용한 관통형 전극 형성방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100855571B1 (ko) 2007-06-12 2008-09-03 삼성전자주식회사 반도체 소자 및 그 제조방법
KR100964030B1 (ko) 2008-04-18 2010-06-15 성균관대학교산학협력단 알루미늄 호일을 이용한 관통형 전극 형성방법

Also Published As

Publication number Publication date
KR20130093056A (ko) 2013-08-21

Similar Documents

Publication Publication Date Title
US9728451B2 (en) Through silicon vias for semiconductor devices and manufacturing method thereof
TWI399836B (zh) 晶圓級晶片尺寸封裝及製造方法
JP4353853B2 (ja) 回路装置の製造方法および板状体
US11139264B2 (en) Die interconnect substrates, a semiconductor device and a method for forming a die interconnect substrate
JP6770853B2 (ja) リードフレーム及び電子部品装置とそれらの製造方法
JP2004071898A (ja) 回路装置およびその製造方法
US11901296B2 (en) Die interconnect substrate, an electrical device and a method for forming a die interconnect substrate
JP2005129900A (ja) 回路装置およびその製造方法
US9984898B2 (en) Substrate, semiconductor package including the same, and method for manufacturing the same
JP6643213B2 (ja) リードフレーム及びその製造方法と電子部品装置
JP2011119481A5 (ko)
US9153510B2 (en) Semiconductor device and method of manufacturing the same
KR101345218B1 (ko) 알루미늄 인터포저 제조 방법
US10978399B2 (en) Die interconnect substrate, an electrical device, and a method for forming a die interconnect substrate
KR101345219B1 (ko) 알루미늄 인터포저 및 그 제조 방법
US10930615B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP2006156574A (ja) 回路装置およびその製造方法
JP2011029370A (ja) 積層型半導体装置及びその製造方法
JP4987683B2 (ja) 半導体装置およびその製造方法
JP3298570B2 (ja) 半導体装置の製造方法
JP3863816B2 (ja) 回路装置
US20150187728A1 (en) Emiconductor device with die top power connections
KR20150098936A (ko) 반도체 패키지 구조 및 제조 방법
JP3913622B2 (ja) 回路装置
JP2013026367A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20161115

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20171214

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20181102

Year of fee payment: 6