KR100855571B1 - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
반도체 소자 및 그 제조방법이 개시된다. 상기 반도체 소자는 콘택, 상기 콘택과 접하고 상기 콘택보다 넓은 상부콘택패드, 상기 상부콘택패드 측면을 덮는 보호패턴들, 및 상기 상부콘택패드 상의 스토리지 노드를 포함한다. 상기 제조방법은 층간 절연막 내에 보호패턴들을 형성하는 단계, 상기 층간 절연막 상에 식각 마스크를 형성하는 단계, 상기 보호패턴들 및 상기 식각 마스크를 이용하여 상기 층간 절연막을 식각함으로써 상부콘택패드영역을 형성하는 단계, 및 상기 식각 마스크를 이용하여 상기 층간 절연막 내에 콘택영역을 형성하는 단계를 포함한다.
콘택, 콘택패드, 스토리지 노드, 보호패턴, 실리콘질화막
Description
도 1a, 2a 및 3a는 본 발명의 실시예들에 따른 반도체 소자를 나타낸 평면도들이다.
도 1b, 2b 및 3b는 본 발명의 실시예들에 따른 반도체 소자를 나타낸 도 1a, 2a 및 3a의 I-I' 및 II-II' 방향으로 본 단면도들이다.
도 4a 내지 16a는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타낸 평면도들이다.
도 4b 내지 16b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타낸 도 4a 내지 16a의 I-I' 및 II-II' 방향으로 본 단면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로 더욱 상세하게는 콘택패드를 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
디램(Dynamic Random Access Memory:DRAM) 소자의 단위 셀은 하나의 트랜지스터 및 하나의 커패시터를 포함한다. 디램 소자는 전원이 공급된 상태에서도 커패 시터의 정전용량에 따라 일시적인 정보저장 시간을 갖는 소자이다. 따라서, 디램 소자는 주기적으로 리프레쉬 되어야 한다. 디램 소자는 단위 비트당 단가가 낮고, 고집적화가 가능하며, 동시에 읽기 및 쓰기가 가능하여 널리 사용된다.
각종 통신 기기 및 저장 장치 기술이 발전 됨에 따라, 속도가 빠른 고용량의 반도체 소자가 요구된다. 따라서, 반도체 소자를 고집적화하기 위해, 반도체 소자의 디자인 룰(design rule)이 감소되고 있다. 디램의 디자인 룰 또한 감소되나, 빠른 동작 속도를 유지하기 위해 커패시터의 적절한 용량이 유지되어야 한다. 디자인 룰이 감소함에도 불구하고 커패시터의 용량을 증대시키기 위해 스토리지 노드의 면적을 증대시키는 것이 바람직하다. 좁은 단위 면적 상에 스토리지 노드의 면적을 증대시키기 위해, 스토리지 노드의 종횡비(aspect ratio)가 증가하였다. 즉, 스토리지 노드의 하부면적이 감소하였다.
디램은 좁은 면적에 단위 소자를 집적시키기 위해 다층으로 형성될 수 있다. 따라서, 서로 다른 층에 형성된 단위 소자를 전기적으로 연결하기 위해 층간 절연막을 관통하는 콘택이 형성된다. 스토리지 노드의 하부면적이 감소하여 커패시터의 스토리지 노드 및 기판 간의 콘택 형성에 어려움이 발생하였다. 이로 인해, 반도체 소자의 신뢰성이 저하될 수 있다.
본 발명의 기술적 과제는 높은 신뢰성을 갖는 반도체 소자를 제공하는 것이다.
본 발명의 다른 기술적 과제는 안정적으로 반도체 소자를 제조할 수 있는 반 도체 소자의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자는 활성영역을 포함하는 기판 상의 도전라인들, 상기 도전라인들 측벽의 측벽 스페이서, 상기 도전라인들 사이에, 상기 측벽 스페이서와 접하고, 상기 활성영역과 전기적으로 연결되는 콘택, 상기 콘택 상의 콘택 패드, 상기 도전라인들과 교차하는 방향으로 상기 콘택패드 측면과 접하는 보호패턴들 및 상기 콘택패드와 전기적으로 연결되는 스토리지 노드를 포함한다.
일 실시예에 따른면, 상기 콘택패드는 복수 개로 구비되고, 상기 보호패턴들은 상기 콘택패드들 간에 개재될 수 있다.
다른 실시예에 따르면, 상기 콘택패드의 하부면은 상기 콘택의 상부면보다 넓을 수 있다.
또 다른 실시예에 따르면, 상기 콘택패드의 하부면에 상기 콘택과 접하는 영역을 노출하는 바닥 스페이서(bottom spacer)를 포함하고 상기 바닥 스페이서는 실리콘질화물을 포함할 수 있다.
또 다른 실시예에 따르면, 상기 도전라인 상부면에 적층되는 캡핑라인을 더 포함하고, 상기 캡핑라인은 실리콘질화물을 포함할 수 있다. 상기 콘택패드는 상기 캡핑라인과 접할 수 있다. 상기 측벽 스페이서는 상기 캡핑라인 측면까지 연장되고 상기 측벽 스페이서는 실리콘질화물을 포함할 수 있다.
또 다른 실시예에 따르면, 상기 보호패턴들은 실리콘질화물을 포함할 수 있 다.
또 다른 실시예에 따르면, 상기 도전라인들은 비트라인일 수 있다. 상기 기판 및 도전라인들 간에 층간 절연막이 개재되고, 상기 층간 절연막 내에 워드 라인들이 있을 수 있다.
또 다른 실시예에 따르면, 상기 활성영역 상에 하부 콘택 패드가 있고, 상기 콘택은 상기 하부 콘택 패드와 접할 수 있다.
또 다른 실시예에 따르면, 상기 콘택패드는 복수 개로 구비되고, 상기 콘택패드들의 상기 측면 각각에 상기 보호패턴들이 개별적으로 접할 수 있다.
본 발명의 반도체 소자의 제조방법은 라인패턴들이 형성된 기판 상에 상기 라인패턴들의 상부면 및 측면 상부를 노출하는 제1 절연막을 형성하는 단계, 상기 제1 절연막, 및 상기 라인패턴들의 상기 노출된 상부면 및 상기 측면 상부에 스페이서막을 형성하는 단계, 상기 라인패턴들 사이의 상기 스페이서막 상에 상기 라인패턴들 사이를 매립하는 절연패턴을 형성하는 단계, 상기 절연패턴에 상기 라인패턴들과 교차하는 방향으로 상기 스페이서막과 접촉하는 보호패턴들을 형성하는 단계, 상기 보호패턴들 사이에 콘택 패드 영역을 정의하는 단계, 상기 콘택 패드 영역과 연결되도록 상기 스페이서막 및 상기 제1 절연막의 일부 영역을 식각하여 상기 기판을 노출하는 콘택 영역을 정의하는 단계, 상기 콘택영역 및 상기 콘택 패드 영역을 도전물질로 매립하여 콘택 및 콘택 패드를 형성하는 단계 및 상기 콘택 상에 스토리지 노드를 형성하는 단계를 포함한다.
일 실시예에 따르면, 상기 라인패턴들 각각은 도전패턴 및 절연패턴의 적층 구조를 갖는 비트라인일 수 있다.
다른 실시예에 따르면, 상기 절연패턴을 형성하는 단계는 상기 스페이서막 상에 제2 절연막을 형성하는 단계 및 상기 라인패턴들 상부면의 상기 스페이서막을 노출하도록 상기 제2 절연막을 평탄화하는 단계를 포함할 수 있다.
또 다른 실시예에 따르면, 상기 보호패턴들을 형성하는 단계는 상기 절연패턴의 일부를 상기 스페이서막을 노출하도록 식각하여 라인 타입의 복수개의 오픈 영역들을 형성하는 단계, 상기 오픈 영역들을 매립하도록 제3 절연막을 형성하는 단계 및 상기 라인패턴들 상부의 상기 스페이서막을 정지점으로하여 상기 제3 절연막을 평탄화하는 단계를 포함할 수 있다.
또 다른 실시예에 따르면, 상기 오픈 영역들을 형성하는 단계는 상기 스페이서막 및 상기 절연패턴 상에 상기 라인패턴들과 교차하도록 식각 마스크를 형성하는 단계 및 상기 식각 마스크를 이용하여 상기 절연패턴을 상기 스페이서막보다 빠르게 식각하는 단계를 포함할 수 있다.
또 다른 실시예에 따르면, 상기 콘택 패드 영역을 정의하는 단계는 상기 절연패턴 상부면을 일부 노출하는 마스크 패턴을 형성하는 단계 및 상기 마스크 패턴, 상기 스페이서막 및 상기 보호패턴들을 이용하여 상기 절연패턴을 등방성 식각하는 단계를 포함할 수 있다.
또 다른 실시예에 따르면, 상기 콘택영역을 형성하는 단계에서 상기 식각은 상기 마스크 패턴을 이용한 이방성 식각이고, 상기 식각에 의해 상기 라인패턴들의 측면 하부에 패턴 스페이서가 형성될 수 있다.
또 다른 실시예에 따르면, 상기 마스크 패턴은 폴리실리콘을 포함하고, 상기 스페이서막 및 상기 보호패턴들은 실리콘질화물을 포함하고, 상기 절연패턴은 실리콘산화물을 포함할 수 있다.
또 다른 실시예에 따르면, 상기 제1 절연막을 형성하는 단계 전에, 상기 기판 상에 워드 라인을 형성하는 단계, 상기 기판에 불순물 영역을 형성하는 단계, 상기 불순물 영역 상에 하부 콘택 패드를 형성하는 단계 및 상기 워드 라인 및 상기 하부 콘택 패드 상에 층간 절연막을 형성하는 단계를 더 포함할 수 있다.
또 다른 실시예에 따르면, 상기 콘택은 상기 하부 콘택 패드와 접촉할 수 있다.
또 다른 실시예에 따르면, 상기 콘택 패드 영역을 정의하는 단계는 상기 절연패턴 상부면을 일부 노출하는 마스크 패턴을 형성하는 단계 및 상기 마스크 패턴, 상기 스페이서막 및 상기 보호패턴들을 이용하여 상기 절연패턴의 일부를 등방성 식각하는 단계를 포함할 수 있고, 상기 보호패턴들은 제1 , 제2 및 제3 보호패턴을 포함하고, 이웃한 상기 라인패턴들 사이에 상기 제1, 상기 제2 및 상기 제3 보호패턴은 서로 평행하게 이격되고, 상기 마스크 패턴은 이웃한 상기 제1 및 상기 제2 보호패턴 사이의 상기 절연패턴을 노출하고, 상기 등방성 식각에 의해 상기 제1 및 상기 제2 보호패턴 사이의 상기 절연패턴이 제거되고, 이웃한 상기 제2 및 상기 제3 보호패턴 사이의 상기 절연패턴은 잔류할 수 있다.
또 다른 실시예에 따르면, 상기 콘택영역을 형성하는 단계에서 상기 식각은 상기 마스크 패턴을 이용한 이방성 식각이고, 상기 식각에 의해 상기 라인패턴들의 측면 하부에 패턴 스페이서가 형성될 수 있다.
또 다른 실시예에 따르면, 상기 마스크 패턴은 폴리실리콘을 포함하고, 상기 스페이서막 및 상기 보호패턴들은 실리콘질화물을 포함하고, 상기 절연패턴은 실리콘산화물을 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 하기 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록, 그리고, 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확하게 하기 위해 과장된 것이다. "~상에"라는 표현은 어떤 요소의 바로 위에 직접 연결된 것을 나타내거나, 어떤 요소 바로 위에 다른 요소가 개재된 후 연결되는 것을 나타낼 수 있다.
도 1a 내지 3b를 참조하여, 본 발명의 실시예들에 따른 반도체 소자들이 설명된다.
도 1a 및 1b를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자가 설명된다. 도 1a 및 1b를 참조하면, 기판(100) 상에 제1 방향(WD)으로 워드라인들(WL)이 신장될 수 있다. 상기 기판(100)에는 소자분리영역(102)에 의해 활성영역(ACT)이 정의될 수 있다. 상기 활성영역(ACT)에는 불순물 영역(120)이 형성될 수 있다. 상기 워드라인들(WL) 각각은 게이트 전극(115)을 이루고 상기 게이트 전극(115) 및 상기 기판(100) 간에 게이트 절연패턴(110)이 개재될 수 있다. 상기 게이트 전 극(115)의 상부면 및 측벽은 각각 게이트 캡핑라인(117) 및 게이트 스페이서(118)로 둘러싸일 수 있다. 상기 게이트 절연패턴(110), 상기 게이트 전극(115) 및 상기 게이트 캡핑라인(117)은 게이트 라인(119)을 구성할 수 있다.
서로 다른 활성영역(ACT)을 가로지르는 상기 워드라인들(WL) 간의 상기 활성영역 상에 하부 콘택 패드(123)가 놓일 수 있다. 상기 하부 콘택 패드(123) 상부면에 콘택(160)의 하부면이 접할 수 있다. 상기 콘택(160)은 제1 층간 절연막(124) 및 제2 층간 절연막(130)을 관통하며, 상기 콘택(160)은 상부 콘택 패드(165)와 연결될 수 있다. 상기 하부 콘택 패드(123)가 형성되지 않은 상기 기판(100)은 하부 절연패턴(121)으로 덮일 수 있다.
상기 제1 층간 절연막(124) 및 상기 제2 층간 절연막(130) 내에 상기 제1 방향(WD)과 교차하는 제2 방향(BD)으로 비트라인들(125)이 신장될 수 있다. 상기 비트라인들(125) 각각의 상부면에 비트라인 캡핑패턴(126)이 놓일 수 있다. 상기 비트라인 캡핑패턴(126)의 측벽 및 상기 비트라인(125)의 측벽은 각각 제1 스페이서(133a) 및 제2 스페이서(130a)로 덮일 수 있다. 상기 비트라인 캡핑패턴(126)의 상부면은 탑 스페이서(133c)로 덮일 수 있다. 상기 비트라인(125)은 상기 제2 스페이서(130a)를 사이에 두고 상기 콘택(160)과 인접할 수 있다.
상기 비트라인 캡핑패턴(126)은 상기 제1 스페이서(133a)를 사이에 두고 상기 상부콘택패드(165)와 인접할 수 있다. 상기 비트라인 캡핑패턴들(126) 간에 보호패턴들(145)이 개재되고, 상기 보호패턴들(145)은 상기 제2 방향(BD)으로 배열될 수 있다. 상기 보호패턴들(145)의 상기 제2 방향(BD)으로의 길이는 상기 콘택(160) 의 크기를 고려하여 조절될 수 있다. 예컨대, 상기 보호패턴들(145)의 상기 제2 방향(BD)으로의 길이는 상기 콘택(160)의 경계와 맞닿도록 확장될 수 있다.
상기 보호패턴들(145) 간에 상기 상부 콘택 패드(165)가 배열될 수 있다. 상기 상부 콘택 패드(165)는 상기 보호패턴들(145)을 사이에 두고 다른 상부 콘택 패드와 서로 이격될 수 있다. 따라서, 하나의 보호패턴(145)의 양 측면은 서로 다른 상부콘택패드들의 일 측면과 각각 접할 수 있다. 상기 상부콘택패드(165)의 크기는 상기 보호패턴(145)의 크기에 따라 조절될 수 있다. 상기 보호패턴들(145)은 질화물을 포함할 수 있다.
상기 상부콘택패드들(165) 하부면과 상기 제2 층간 절연막(130) 사이에 바틈(bottom) 스페이서(133b)가 개재될 수 있다. 상기 상부콘택패드들(165)의 하부면은 상기 콘택(160)의 상부면보다 넓으므로, 상기 바틈 스페이서(133b)는 상기 콘택(160)이 접하는 영역만을 노출할 수 있다.
상기 상부콘택패드들(165) 상에 스토리지 노드들(170)이 각각 접할 수 있다. 상기 상부콘택패드들(165)은 상기 보호패턴(145) 내에 충분히 넓게 자리 잡을 수 있으므로 상기 스토리지 노드(170)가 안정적으로 접할 수 있다. 따라서, 상기 스토리지 노드 및 상기 상부콘택패드간의 접촉 저항이 감소될 수 있다. 이로 인해, 신호가 지연되는 것을 방지할 수 있으므로 TRDL(Last Data into Row free charge Time) 불량을 감소시킬 수 있다. 따라서, 소자의 동작 특성이 개선될 수 있다.
도 2a 및 2b를 참조하여, 도 1a 및 1b의 반도체 소자의 것과 상이한 위치에 스토리지 노드를 포함하는 다른 실시예에 따른 반도체 소자가 설명된다.
도 2a 및 2b를 참조하면, 스토리지 노드들(170)은 상부콘택패드들(165) 상에 지그재그로 배열될 수 있다. 반도체 소자의 디자인 룰이 작아지면, 스토리지 노드들이 근접하게 형성되어 스토리지 노드들 간에 브릿지(bridge)가 발생할 수 있다. 따라서, 스토리지 노드들 간의 간격을 확보하기 위해 상기 스토리지 노드들(170)은 지그재그로 배열될 수 있다.
도 3a 및 3b를 참조하여, 앞서 설명된 반도체 소자들의 것과 다른 보호패턴을 갖는 또 다른 실시예에 따른 반도체 소자가 설명된다.
도 3a 및 3b를 참조하면, 하나의 상부콘택패드(165)는 개별적으로 한쌍의 보호패턴(146)과 접할 수 있다. 상기 한쌍의 보호패턴(146)은 제1 서브 보호패턴(146a) 및 제2 서브 보호패턴(146b)을 포함할 수 있다. 예컨대, 비트라인 캡핑패턴(126)과 접하지 않는 상기 상부콘택패드(165)의 양 측면에 각각 상기 제1 서브 보호패턴(146a) 및 상기 제2 서브 보호패턴(146b)이 접할 수 있다. 서로 다른 상부콘택패드(165)와 접하는 상기 제1 서브 보호패턴(146a)들 사이 및 상기 제2 서브 보호패턴들(146b) 사이에 산화패턴(148)이 구비될 수 있다.
도 4a 내지 11b를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조방법이 설명된다.
도 4a 및 4b를 참조하면, 반도체 기판(100)에 소자분리영역(102)을 형성하여 활성영역(ACT)이 정의될 수 있다. 상기 소자분리영역(102)은 쉘로우 트렌치 분리(Shallow Trench Isolation:STI) 공정에 의해 형성될 수 있다.
상기 반도체 기판(100) 상에 게이트 절연막(미도시)이 형성될 수 있다. 상기 게이트 절연막은 열산화 공정에 의해 형성되는 산화막일 수 있다. 상기 게이트 절연막 상에 게이트 도전막(미도시)이 형성될 수 있다. 상기 게이트 도전막은 도핑된 폴리실리콘을 포함하는 단층일 수 있다. 또는 상기 게이트 도전막은 도핑된 폴리실리콘막, 실리사이드막 및/또는 금속막의 복층일 수 있다. 상기 게이트 도전막 상에 게이트 캡핑막(미도시)이 형성될 수 있다. 상기 게이트 캡핑막은 실리콘질화막일 수 있으며, 식각 공정중 상기 게이트 도전막을 보호할 수 있다. 상기 게이트 캡핑막, 상기 게이트 도전막 및 상기 게이트 절연막을 패터닝함으로써, 게이트 절연패턴(110), 게이트 전극(115) 및 게이트 캡핑라인(117)을 포함하는 게이트 라인들(119)이 형성될 수 있다. 상기 게이트 전극(115)은 제1 방향(WD)으로 연장되어 워드 라인(WL)을 구성할 수 있다.
상기 게이트 라인들(119)을 마스크로 이용하여 상기 활성영역에 불순물을 주입함으로써 불순물 영역(120)이 형성될 수 있다. 상기 게이트 라인들(119)의 측벽에 게이트 스페이서(118)가 형성될 수 있다.
도 5a 및 5b를 참조하면, 상기 게이트 라인들(119) 및 상기 기판(100) 상에 제1 절연막(미도시)이 형성될 수 있다. 상기 게이트 라인들(119)의 상부면이 노출되도록 상기 제1 절연막을 평탄화함으로써 상기 게이트 라인들(119) 사이에 하부 절연패턴(121)이 형성될 수 있다. 상기 게이트 라인들(119) 사이의 상기 기판(100)을 노출하도록 상기 하부 절연패턴(121)의 일부를 제거함으로써 상기 불순물 영역(120) 상에 하부 콘택 패드영역(미도시)이 형성될 수 있다. 상기 하부 콘택 패드영역을 도전물질로 매립함으로써 하부 콘택 패드(123)가 형성될 수 있다.
상기 게이트 라인들(119), 상기 하부 절연패턴(121) 및 상기 하부 콘택 패드(123) 상에 제1 층간 절연막(124)이 형성될 수 있다. 예컨대, 상기 제1 층간 절연막(124)은 실리콘산화막일 수 있다.
상기 제1 층간 절연막(124) 상에 비트라인 도전막(미도시) 및 비트라인 캡핑막(미도시)이 형성될 수 있다. 예컨대, 상기 비트라인 도전막은 텅스텐과 같은 금속물질을 포함할 수 있고, 상기 비트라인 캡핑막은 실리콘질화물을 포함할 수 있다. 상기 비트라인 캡핑막 및 상기 비트라인 도전막을 패터닝함으로써 비트라인(125) 및 비트라인 캡핑패턴(126)을 포함하는 비트라인 스택(127)이 형성될 수 있다. 상기 비트라인(125)은 상기 제1 방향(WD)과 교차하는 방향인 제2 방향(BD)으로 연장될 수 있다. 상기 비트라인 스택(127) 측벽에 비트라인 스페이서(미도시)가 형성될 수 있다. 예컨대, 상기 비트라인 스페이서는 상기 비트라인의 산화를 방지할 수 있다.
상기 비트라인 스택(127) 및 상기 제1 층간 절연막(124) 상에 제2 절연막(미도시)이 형성될 수 있다. 상기 제2 절연막을 리세스함으로써 제2 층간 절연막(130)이 형성될 수 있다. 예컨대, 상기 제2 절연막은 습식 식각 공정에 의해 리세스될 수 있다. 상기 제2 층간 절연막(130)에 의해 상기 비트라인 스택(127)의 상부면 및 측면 상부가 노출될 수 있다. 예컨대, 상기 제2 절연막은 상기 비트라인 캡핑패턴(126)만을 노출하도록 리세스될 수 있다. 상기 비트라인 스택(127)의 노출된 상부면 및 측면 상부, 및 상기 제2 층간 절연막(130) 상에 스페이서막(133)이 형성될 수 있다. 예컨대, 상기 스페이서막(133)은 실리콘질화막일 수 있다. 상기 스페이서 막(133) 상에 제3 절연막(미도시)이 형성될 수 있다.
상기 제3 절연막에 대해 평탄화 공정을 수행함으로써 제3 층간 절연막(135)이 형성될 수 있다. 예컨대, 상기 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing:CMP) 공정으로써, 상기 비트라인 스택(127) 상의 상기 스페이서막(133)을 정지점으로하여 수행될 수 있다.
도 6a및 6b를 참조하면, 상기 제3 층간 절연막(135) 상에 선형의 마스크 개구부(141)를 갖는 마스크 패턴(140)이 형성될 수 있다. 상기 마스크 개구부(141)는 상기 제1 방향(WD)을 장축으로 한다. 상기 마스크 개구부(141)를 통해, 상기 제3 층간 절연막(135) 및 상기 비트라인 스택(127) 상의 상기 스페이서막(133)이 일부 노출될 수 있다. 상기 마스크 개구부(141) 아래에 상기 워드라인(WL) 사이의 상기 하부 절연패턴(121)이 있을 수 있다.
도 7a 및 7b를 참조하면, 상기 마스크 패턴(140)을 이용하여 상기 스페이서막(133)이 노출되도록 상기 제3 층간 절연막(135)을 식각함으로써 라인 개구부(136) 및 상부 절연패턴(135a)이 형성될 수 있다. 상기 제3 층간 절연막(135)은 상기 마스크 패턴(140) 및 상기 스페이서막(133) 보다 빠르게 제거될 수 있다. 예컨대, 상기 제3 층간 절연막(135)은 실리콘산화물을 포함하고, 상기 마스크 패턴 및 상기 스페이서막(133)은 실리콘질화물을 포함할 수 있다. 상기 마스크 패턴(140)이 제거될 수 있다.
상기 라인 개구부(136)를 매립하도록 상기 상부 절연패턴(135a) 상에 보호 절연막(미도시)이 형성될 수 있다. 상기 보호 절연막에 대해 평탄화 공정을 수행함 으로써, 상기 라인 개구부(136) 내에 보호패턴(145)이 형성될 수 있다. 상기 평탄화 공정은 CMP 공정일 수 있으며, 상기 비트라인 스택(127) 상의 상기 스페이서막(133) 및 상기 상부 절연패턴(135a)을 노출하도록 수행될 수 있다. 이때, 상기 스페이서막(133)이 손상될 수 있으나, 상기 비트라인 캡핑패턴(126)에 의해 상기 비트라인(125)은 보호될 수 있다.
도 8a 및 8b를 참조하면, 상기 상부 절연패턴(135a), 상기 보호패턴(145) 및 상기 비트라인 스택(127) 상부면에 놓인 상기 스페이서막(133) 상에 식각 마스크(150)가 형성될 수 있다. 예컨대, 상기 식각 마스크(150)는 폴리실리콘(undoped polysilicon)을 포함할 수 있다. 상기 식각 마스크(150)는 상기 상부 절연패턴(135a) 상의 일부 영역을 노출하는 식각 개구부(152)를 포함할 수 있다.
상기 식각 마스크(150)를 이용하여 상기 상부 절연패턴(135a)을 제거함으로써 콘택 패드 영역(155)이 형성될 수 있다. 예컨대, 상기 상부 절연패턴(135a)에 대해 등방성 식각이 수행될 수 있다. 상기 식각 개구부(152)를 통해 식각액이 제공되고, 상기 상부 절연패턴(135a)은 상기 식각 마스크(150), 상기 스페이서막(133) 및 상기 보호패턴(145)보다 빠르게 제거될 수 있다. 상기 등방성 식각은 상기 상부 절연패턴(135a)이 모두 제거될 수 있도록 충분한 시간 동안 수행될 수 있다.
도 9a 및 9b를 참조하면, 상기 식각 마스크(150)를 이용하여 이방성 식각이 수행될 수 있다. 상기 식각 개구부(152)에 노출된 상기 스페이서막(133), 상기 제2 층간 절연막(130) 및 상기 제1 층간 절연막(124)이 순차적으로 식각되어 상기 콘택 패드 영역(155)과 연결되는 콘택 영역(156)이 형성될 수 있다. 상기 콘택 영 역(156)은 상기 하부 콘택 패드(123)를 노출시킬 수 있다. 상기 식각 개구부(152)를 통해 이방성 식각으로 상기 콘택 영역(156)을 형성하므로, 상기 콘택 영역(156)의 단면(상기 기판(100)과 평행한 단면)은 상기 콘택 패드 영역(155)의 단면보다 작을 수 있다. 상기 콘택 영역(156)이 형성될 때, 상기 비트라인 스택(127)의 측벽에 제1 스페이서(133a) 및 제2 스페이서(130a)가 형성될 수 있다.
도 10a 및 10b를 참조하면, 상기 식각 마스크(150)가 제거된다. 상기 콘택 패드 영역(155) 및 상기 콘택 영역(156)을 매립하는 콘택(160) 및 상부 콘택 패드(165)가 형성될 수 있다. 상기 콘택(160) 및 상기 상부 콘택 패드(165)를 형성하기 위해, 도전막(미도시) 형성단계 및 평탄화 단계가 수행될 수 있다. 상기 상부 콘택 패드(165)는 상기 보호패턴(145)을 사이에 두고 복수개로 형성될 수 있다.
도 11a 및 11b를 참조하면, 상기 상부 콘택 패드(165) 상에 스토리지 노드(170)가 형성될 수 있다. 상기 스토리지 노드(170)는 상기 상부 콘택 패드(165)의 중앙부분에 형성될 수 있다. 상기 스토리지 노드(170) 상에 유전막(172) 및 상부 전극(미도시)을 형성함으로써 커패시터가 형성될 수 있다.
도 12a 및 12b를 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법이 설명된다. 도 10a 및 10b를 참조하여 설명된 구조물에 대해 이후의 공정이 설명된다.
도 12a 및 12b를 참조하면, 상기 상부 콘택 패드들(165) 상에 상기 스토리지 노드들(170)이 각각 지그재그로 형성될 수 있다. 디자인 룰이 감소하면, 인접한 스토리지 노드간 브릿지가 형성될 수 있다. 상기 브릿지 형성을 예방하기 위해, 상기 스토리지 노드들(170)은 가능한 멀리 배치되는 것이 바람직하다. 상기 스토리지 노드들(170)이 상기 제1 방향(WD)으로 일렬로 배열되는 경우보다, 서로 어긋나게 형성되는 경우에 스토리지 노드 간 간격이 더 멀어질 수 있다.
도 13a 내지 16b를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법이 설명된다. 앞서 설명된 내용과 동일한 내용은 간략하게 설명된다.
도 13a 및 13b을 참조하면, 반도체 기판(100)에 소자분리영역(102)을 형성하여 활성영역(ACT)이 정의될 수 있다. 상기 반도체 기판(100) 상에 게이트 절연패턴(110), 게이트 전극(115) 및 게이트 캡핑라인(117)을 포함하는 게이트 라인들(119)이 형성될 수 있다. 상기 게이트 전극(115)은 워드 라인(WL)을 구성하고 제1 방향(WD)으로 연장될 수 있다.
상기 게이트 라인들(119)을 마스크로 이용하여 상기 활성영역에 불순물을 주입함으로써 불순물 영역(120)이 형성될 수 있다. 상기 게이트 라인들(119)의 측벽에 게이트 스페이서(118)가 형성될 수 있다.
서로 다른 활성영역(ACT)을 가로지르는 상기 워드라인들(WL) 간의 상기 활성영역 상에 하부 콘택 패드(123)가 형성될 수 있다. 상기 하부 콘택 패드(123)가 형성되지 않은 상기 기판(100) 상에는 하부 절연패턴(121)이 형성될 수 있다.
상기 게이트 라인들(119), 상기 하부 절연패턴(121) 및 상기 하부 콘택 패드(123) 상에 제1 층간 절연막(124)이 형성될 수 있다. 예컨대, 상기 제1 층간 절연막(124)은 실리콘산화막일 수 있다.
상기 제1 층간 절연막(124) 상에 비트라인(125) 및 비트라인 캡핑패턴(126) 을 포함하는 비트라인 스택(127)이 형성될 수 있다. 예컨대, 상기 비트라인(125)은 텅스텐과 같은 금속물질을 포함할 수 있고, 상기 비트라인 캡핑패턴(126)은 실리콘질화물을 포함할 수 있다.
상기 비트라인 스택(127)의 상부면 및 측면 상부를 노출하는 제2 층간 절연막(130)이 형성될 수 있다. 상기 비트라인 스택(127)의 노출된 상부면 및 측면 상부, 및 상기 제2 층간 절연막(130) 상에 스페이서막(133)이 형성될 수 있다. 예컨대, 상기 스페이서막(133)은 실리콘질화막일 수 있다. 상기 스페이서막(133) 상에 절연막(미도시)이 형성될 수 있다. 상기 절연막에 대해 평탄화 공정을 수행함으로써 제3 층간 절연막(135)이 형성될 수 있다.
상기 제3 층간 절연막(135) 상에 선형의 마스크 개구부(143)를 갖는 마스크 패턴(142)이 형성될 수 있다. 상기 마스크 개구부(143)는 상기 제1 방향(WD)을 장축으로 한다. 상기 마스크 개구부(143)를 통해, 상기 제3 층간 절연막(135) 및 상기 비트라인 스택(127) 상의 상기 스페이서막(133)이 일부 노출될 수 있다. 상기 마스크 개구부(143) 아래에 있는 상기 기판(100) 상에는 상기 워드라인(WL)이 연장될 수 있다.
도 14a 및 14b를 참조하면, 상기 마스크 패턴(142)을 이용하여 상기 스페이서막(133)이 노출되도록 상기 제3 층간 절연막(135)을 식각함으로써 라인 개구부(137) 및 상부 절연패턴(135a)이 형성될 수 있다. 상기 라인 개구부(137)를 실리콘질화물로 매립함으로써 상기 라인 개구부(137) 내에 제1 서브 보호패턴(146a) 및 제2 서브 보호패턴(146b)을 한 쌍으로 포함하는 보호패턴들(146)이 형성될 수 있 다. 상기 제1 서브 보호패턴(146a)은 상기 활성영역 상에 형성될 수 있으며, 상기 제2 서브 보호패턴(146b)은 상기 소자분리영역(102) 상에 형성될 수 있다.
도 15a 및 15b를 참조하면, 상기 상부 절연패턴(135a), 상기 보호패턴들(146) 및 상기 비트라인 스택(127) 상부면에 놓인 상기 스페이서막(133) 상에 식각 마스크(150)가 형성될 수 있다. 상기 식각 마스크(150)는 상기 상부 절연패턴(135a) 상의 일부 영역을 노출하는 식각 개구부(152)를 포함할 수 있다. 상기 식각 개구부(152)는 상기 보호패턴들(146)에 의해 격리된 상기 상부 절연패턴(135a)의 일부 영역을 노출할 수 있다. 상기 식각 개구부(152)가 오픈된 영역 아래의 기판 상에 하부콘택패드(123)가 위치할 수 있다.
상기 식각 마스크(150)를 이용하여 상기 상부 절연패턴(135a)을 제거함으로써 콘택 패드 영역(155)이 형성될 수 있다. 상기 식각 마스크(150)를 이용하여 이방성 식각을 수행함으로써, 상기 콘택 패드 영역(155)과 연결되는 콘택 영역(156)이 형성될 수 있다. 이때, 상기 비트라인 스택(127)의 측벽에 제1 스페이서(133a) 및 제2 스페이서(130a)가 형성될 수 있다.
도 16a 및 16b를 참조하면, 상기 식각 마스크(150)가 제거된다. 상기 콘택 패드 영역(155) 및 상기 콘택 영역(156)을 매립하는 콘택(160) 및 상부 콘택 패드(166)가 형성될 수 있다.
상기 상부 콘택 패드(166) 상에 스토리지 노드(170)가 형성될 수 있다. 상기 스토리지 노드(170) 상에 유전막(172) 및 상부 전극(미도시)를 형성함으로써 커패시터가 형성될 수 있다.
반도체 소자의 디자인 룰이 감소되어, 스토리지 노드 및 콘택 간의 미스얼라인이 발생할 수 있다. 스토리지 노드 및 콘택 간에 미스얼라인이 발생하면, 스토리지 노드가 인접한 다른 도전패턴과 전기적으로 접촉하여 소자의 불량이 야기될 수 있다. 또한, 이는 반도체 소자의 동작 속도를 저하시킬 수 있으므로 반도체 소자의 신뢰성이 저하될 수 있다. 본 발명의 반도체 소자에 의하면, 콘택과 스토리지 노드 간에 넓은 콘택패드가 개재되어 상기 콘택 및 상기 스토리지 노드 간의 접촉 저항이 감소될 수 있다. 또한, 상기 콘택 및 상기 스토리지 노드 간의 얼라인 마진이 증가할 수 있다. 따라서, 반도체 소자의 신뢰성이 향상될 수 있다. 본 발명의 반도체 소자의 제조방법에 의하면, 층간 절연막 내에 보호패턴을 형성한 후, 상기 보호패턴을 이용하여 콘택패드 영역을 형성할 수 있으므로, 안정적으로 충분히 넓은 콘택패드영역이 형성될 수 있다.
Claims (25)
- 활성영역을 포함하는 기판 상의 도전라인들;상기 도전라인들 측벽의 측벽 스페이서;상기 도전라인들 사이에, 상기 측벽 스페이서와 접하고, 상기 활성영역과 전기적으로 연결되는 콘택들;상기 콘택들 상에 배치된 복수 개의 콘택 패드들;상기 콘택 패드들의 하부면에 상기 콘택과 접하는 영역을 노출하는 바닥 스페이서;상기 도전라인들과 교차하는 방향으로, 상기 콘택 패드들 간에 개재되어 상기 콘택패드들 측면과 접하는 보호패턴들; 및상기 콘택패드와 전기적으로 연결되는 스토리지 노드를 포함하는 반도체 소자.
- 삭제
- 제 1 항에 있어서,상기 콘택패드의 하부면은 상기 콘택의 상부면보다 넓은 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 바닥 스페이서는 실리콘질화물을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 도전라인 상부면에 적층되는 캡핑라인을 더 포함하고, 상기 캡핑라인은 실리콘질화물을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 5 항에 있어서,상기 콘택패드는 상기 캡핑라인과 접하는 것을 특징으로 하는 반도체 소자.
- 제 6 항에 있어서,상기 측벽 스페이서는 상기 캡핑라인 측면까지 연장되고 상기 측벽 스페이서는 실리콘질화물을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 보호패턴들은 실리콘질화물을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 도전라인들은 비트라인인 것을 특징으로 하는 반도체 소자.
- 제 9 항에 있어서,상기 기판 및 도전라인들 간에 층간 절연막이 개재되고, 상기 층간 절연막 내에 워드 라인들이 있는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 활성영역 상에 하부 콘택 패드가 있고, 상기 콘택은 상기 하부 콘택 패드와 접하는 것을 특징으로 하는 반도체 소자.
- 활성영역을 포함하는 기판 상의 도전라인들;상기 도전라인들 측벽의 측벽 스페이서;상기 도전라인들 사이에, 상기 측벽 스페이서와 접하고, 상기 활성영역과 전기적으로 연결되는 콘택들;상기 콘택들 상에 배치된 복수 개의 콘택 패드들;상기 콘택 패드들의 하부면에 상기 콘택과 접하는 영역을 노출하는 바닥 스페이서;상기 도전라인들과 교차하는 방향으로 상기 콘택패드들의 측면 각각에 개별적으로 접하는 보호패턴들; 및상기 콘택패드와 전기적으로 연결되는 스토리지 노드를 포함하는 반도체 소자.
- 라인패턴들이 형성된 기판 상에 상기 라인패턴들의 상부면 및 측면 상부를 노출하는 제1 절연막을 형성하는 단계;상기 제1 절연막, 및 상기 라인패턴들의 상기 노출된 상부면 및 상기 측면 상부에 스페이서막을 형성하는 단계;상기 라인패턴들 사이의 상기 스페이서막 상에 상기 라인패턴들 사이를 매립 하는 절연패턴을 형성하는 단계;상기 절연패턴에 상기 라인패턴들과 교차하는 방향으로 상기 스페이서막과 접촉하는 보호패턴들을 형성하는 단계;상기 보호패턴들 사이에 콘택 패드 영역을 정의하는 단계;상기 콘택 패드 영역과 연결되도록 상기 스페이서막 및 상기 제1 절연막의 일부 영역을 식각하여 상기 기판을 노출하는 콘택 영역을 정의하는 단계;상기 콘택영역 및 상기 콘택 패드 영역을 도전물질로 매립하여 콘택 및 콘택 패드를 형성하는 단계; 및상기 콘택 상에 스토리지 노드를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 13 항에 있어서,상기 라인패턴들 각각은 도전패턴 및 절연패턴의 적층구조를 갖는 비트라인인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 13 항에 있어서,상기 절연패턴을 형성하는 단계는:상기 스페이서막 상에 제2 절연막을 형성하는 단계; 및상기 라인패턴들 상부면의 상기 스페이서막을 노출하도록 상기 제2 절연막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 13 항에 있어서,상기 보호패턴들을 형성하는 단계는:상기 절연패턴의 일부를 상기 스페이서막을 노출하도록 식각하여 라인 타입의 복수개의 오픈 영역들을 형성하는 단계;상기 오픈 영역들을 매립하도록 제3 절연막을 형성하는 단계; 및상기 라인패턴들 상부의 상기 스페이서막을 정지점으로하여 상기 제3 절연막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 16 항에 있어서,상기 오픈 영역들을 형성하는 단계는:상기 스페이서막 및 상기 절연패턴 상에, 상기 라인패턴들과 교차하도록 식각 마스크를 형성하는 단계; 및상기 식각 마스크를 이용하여 상기 절연패턴을 상기 스페이서막보다 빠르게 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 13 항에 있어서,상기 콘택 패드 영역을 정의하는 단계는:상기 절연패턴 상부면을 일부 노출하는 마스크 패턴을 형성하는 단계; 및상기 마스크 패턴, 상기 스페이서막 및 상기 보호패턴들을 이용하여 상기 절 연패턴을 등방성 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 18 항에 있어서,상기 콘택영역을 형성하는 단계에서:상기 식각은 상기 마스크 패턴을 이용한 이방성 식각이고, 상기 식각에 의해 상기 라인패턴들의 측면 하부에 패턴 스페이서가 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 18 상에 있어서,상기 마스크 패턴은 폴리실리콘을 포함하고, 상기 스페이서막 및 상기 보호패턴들은 실리콘질화물을 포함하고, 상기 절연패턴은 실리콘산화물을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 13 항에 있어서,상기 제1 절연막을 형성하는 단계 전에,상기 기판 상에 워드 라인을 형성하는 단계;상기 기판에 불순물 영역을 형성하는 단계;상기 불순물 영역 상에 하부 콘택 패드를 형성하는 단계; 및상기 워드 라인 및 상기 하부 콘택 패드 상에 층간 절연막을 형성하는 단계 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 21 항에 있어서,상기 콘택은 상기 하부 콘택 패드와 접촉하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 13 항에 있어서,상기 콘택 패드 영역을 정의하는 단계는:상기 절연패턴 상부면을 일부 노출하는 마스크 패턴을 형성하는 단계; 및상기 마스크 패턴, 상기 스페이서막 및 상기 보호패턴들을 이용하여 상기 절연패턴의 일부를 등방성 식각하는 단계를 포함하되,상기 보호패턴들은 제1, 제2 및 제3 보호패턴을 포함하고, 이웃한 상기 라인패턴들 사이에 상기 제1, 상기 제2 및 상기 제3 보호패턴은 서로 평행하게 이격되고, 상기 마스크 패턴은 이웃한 상기 제1 및 상기 제2 보호패턴 사이의 상기 절연패턴을 노출하고, 상기 등방성 식각에 의해 상기 제1 및 상기 제2 보호패턴 사이의 상기 절연패턴이 제거되고, 이웃한 상기 제2 및 상기 제3 보호패턴 사이의 상기 절연패턴은 잔류하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 23 항에 있어서,상기 콘택영역을 형성하는 단계에서:상기 식각은 상기 마스크 패턴을 이용한 이방성 식각이고, 상기 식각에 의해 상기 라인패턴들의 측면 하부에 패턴 스페이서가 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 23 상에 있어서,상기 마스크 패턴은 폴리실리콘을 포함하고, 상기 스페이서막 및 상기 보호패턴들은 실리콘질화물을 포함하고, 상기 절연패턴은 실리콘산화물을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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