JP2003133507A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Kenji Shioga
健司 塩賀
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修 谷口
Koji Omote
孝司 表
Yoshihiko Imanaka
佳彦 今中
Yasuo Yamagishi
康男 山岸
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Abstract

(57)【要約】 【課題】 狭い端子ピッチを有する半導体素子と、より
広いピッチの貫通配線を有する支持体とキャパシタとを
好適に電気的に接続し、大容量でインダクタンスを低減
したデカップリング機能を実現できる半導体装置を提供
する。 【解決手段】 半導体装置は、第１ピッチに適合する貫
通導体を有する支持基板と、前記支持基板上方に形成さ
れたキャパシタと、前記支持体上方に形成され、前記貫
通導体を、一部前記キャパシタを介して、上方に導出す
ると共に、分岐を有し、第２ピッチの配線を形成する配
線層と、前記配線層上方に配置され、第２ピッチに適合
する端子を有し、前記配線層に前記端子を介して接続さ
れた複数の半導体素子と、を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の部品を一つ
のモジュールに収納してワンパッケージ化した半導体装
置に関し、特に半導体素子外部にキャパシタを接続して
高周波特性を改良した半導体装置およびその製造方法に
関する。
【０００２】本明細書においては、複数の半導体デバイ
スをモジュール化して、半導体装置を構成する場合、各
半導体デバイスを半導体素子と呼ぶ。ＣＰＵ等のＬＳＩ
も半導体素子と呼ぶ。
【０００３】
【従来の技術】近年、既存のチップを組み合わせて、高
密度に接続し、所望の機能を実現するシステムインパッ
ケージ（ＳｉＰ）が台頭している。全機能を１チップ上
に集積化する場合と較べ、開発期間の短縮を図れ、価格
対性能比を向上することができる。
【０００４】また、デジタルＬＳＩ等の半導体素子は、
高速化と低消費電力化が進んでいる。低消費電力化のた
めに、電源電圧は低減している。負荷インピ‐ダンスが
急激に変動した時などに、電源電圧は変動し易い。電源
電圧が変動すると、半導体素子の機能に障害を生じる。
電源電圧の変動を抑えるためのデカップリングキャパシ
タの役割が重要となっている。
【０００５】半導体素子の高速化に伴い、高周波リップ
ルの影響は増大している。デカップリングキャパシタ
は、高周波リップル成分の吸収も効率的に行なうことが
望まれる。
【０００６】これらのために、キャパシタの等価直列抵
抗（ＥＳＲ）、等価直列インダクタンス（ＥＳＬ）を低
減することが望まれる。このためには、半導体チップと
キャパシタとの間の配線長を最小にすることが望まれ
る。
【０００７】システムインパッケージにおいて、半導体
チップ、回路基板にデカップリングキャパシタ等を接続
する方法として（１）樹脂ビルドアップ系、（２）厚膜
セラミックス系、（３）薄膜多層系等の技術が知られて
いる。
【０００８】（１）樹脂ビルドアップ系は、基板にプリ
ント板を用い、絶縁層、受動部品層、配線層をビルドア
ップ層としてその上に形成し、半導体チップの直下にキ
ャパシタを形成して貫通配線を介して接続する。絶縁層
として有機絶縁層を用いることにより、低コスト、低温
プロセスが可能である。また、受動部品と絶縁層との熱
膨張率の差を小さくすることにより、実装後の熱サイク
ルによって発生する熱応力を緩和させることができる。
【０００９】半導体チップの直下にキャパシタを配置
し、ＥＳＬを低減することができるが、キャパシタの支
持体の貫通配線のピッチは５０〜２００μｍと比較的大
きい。得られるキャパシタの容量は、数１００ｐＦ／ｃ
ｍ2であり、高周波でのデカップリングキャパシタとし
ては不充分である。
【００１０】（２）厚膜セラミックス系は、基板や絶縁
層に低損失セラミックス材料を用い、誘電体層、抵抗層
を一体焼成する。半導体チップの直下にキャパシタを形
成し、貫通配線を介して接続することができる。部品内
臓能力に優れ、誘電損失（ｔａｎδ）が低い。このた
め、高周波での伝送損失が小さい。
【００１１】得られる容量は、数１０ｎＦ／ｃｍ2であ
り、高周波でのデカップリングキャパシタとしての機能
は不充分である。焼成時に体積が収縮し、寸法のバラツ
キが大きくなるため、キャパシタの支持体の貫通配線ピ
ッチは１００〜２００μｍ程度と大きい。
【００１２】（３）薄膜多層系は、絶縁層に低誘電率樹
脂を用い、支持基板にシリコンやガラスを用いる。抵抗
やキャパシタを層内に形成し、半導体チップの直下にキ
ャパシタを貫通配線を介して接続することができる。高
温プロセスを使用し、数１００ｎＦ／ｃｍ2と大容量の
キャパシタが得られる。
【００１３】半導体プロセスを用いることにより、支持
体の貫通配線ピッチは、２０〜５０μｍ程度まで微細化
できる。受動部品と絶縁層との熱膨張率の差を小さくす
ることにより、実装後の熱サイクルによって発生する熱
応力を緩和させることができる。
【００１４】半導体素子の高速動作、低消費電力化、大
面積化はますます進行する。半導体素子内のトランジス
タや配線は微細化を続けている。半導体素子の端子数も
増加し、端子間のピッチも狭くなる。デカップリングキ
ャパシタの支持体の貫通配線ピッチを半導体素子の端子
のピッチと合わせ狭くすることには限界が生じる。
【００１５】半導体素子の直下でなく、近傍にキャパシ
タを実装すれば、低コストで大容量のキャパシタを設け
ることができる。しかしながら、配線の引き回しが必要
となり、高周波特性は悪くなる。ＧＨｚ以上の周波数で
高速動作する半導体素子に対応したデカップリングキャ
パシタを設けることは困難となる。
【００１６】
【発明が解決しようとする課題】このように、システム
インパッケージにおいて半導体素子とキャパシタ等の電
子部品と回路基板とを好適に接続することに制限が生じ
ている。
【００１７】本発明の目的は、狭い端子ピッチを有する
半導体素子と、より広いピッチの貫通配線を有する支持
体とキャパシタとを好適に電気的に接続し、大容量でイ
ンダクタンスを低減したデカップリング機能を実現でき
る半導体装置を提供することである。
【００１８】本発明の他の目的は、半導体素子の微細化
に対応できるシステムインパッケージを提供することで
ある。
【００１９】本発明のさらに他の目的は、このようなシ
ステムインパッケージに用いる、複数の半導体素子を含
む半導体装置を提供することである。
【００２０】
【課題を解決するための手段】本発明の１観点によれ
ば、第１ピッチに適合する貫通導体を有する支持基板
と、前記支持基板上方に形成されたキャパシタと、前記
支持体上方に形成され、前記貫通導体を、一部前記キャ
パシタを介して、上方に導出すると共に、分岐を有し、
第２ピッチの配線を形成する配線層と、前記配線層上方
に配置され、第２ピッチに適合する端子を有し、前記配
線層に前記端子を介して接続された複数の半導体素子
と、を有する半導体装置が提供される。
【００２１】本発明の他の観点によれば、（ａ）支持基
板に第１のピッチで貫通孔を形成する工程と、（ｂ）前
記貫通孔側壁に絶縁膜を形成する工程と、（ｃ）前記絶
縁膜を形成した貫通孔内に貫通導体を充填する工程と、
（ｄ）前記支持基板上に前記貫通導体の少なくとも一部
に接続されたキャパシタと前記貫通導体または前記キャ
パシタに接続され、第２のピッチを有する配線を形成す
る工程と、（ｅ）前記配線上に、前記第２のピッチに適
合する端子を有する複数の半導体素子を接続する工程
と、を含む半導体装置の製造方法が提供される。
【００２２】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。
【００２３】図５（Ａ）は、システムインパッケージＳ
ｉＰの構成例を示す。回路基板５０の上に、複数の半導
体素子を含む回路部品５２−１〜５２‐５が搭載されて
いる。半導体素子は、たとえば、演算処理装置、デジタ
ル信号演算処理装置（ＤＳＰ）、メモリ、高周波（Ｒ
Ｆ）ＩＣ、入出力インターフェイス（Ｉ／Ｏ）等であ
る。他の回路部品５３は、たとえばＳＡＷフィルタであ
る。
【００２４】回路基板５０上には配線が形成されてお
り、回路基板５０と半導体素子５２−１〜５２‐５（お
よび回路部品５３）との間にキャパシタや配線を内蔵し
た中間積層体５１が接続されている。以下、キャパシ
タ、配線を内蔵する中間積層体５１の製造プロセスにつ
いて説明する。
【００２５】図１（Ａ）に示すように、例えば６インチ
Ｓｉウエハ１１を厚さ３００μｍに鏡面研磨し、両面に
熱酸化により厚さ約０．５μｍの酸化シリコン層１２、
１３を形成する。
【００２６】なお、熱酸化に代え、減圧気相堆積（ＬＰ
ＣＶＤ）やスパッタリングによって酸化シリコン等の絶
縁層を形成してもよい。絶縁層は、Ｓｉ基板をドライエ
ッチングする際のエッチングストッパとして作用させる
層であり、酸化シリコンに限らない。例えば酸化窒化層
や酸化層と窒化層との積層でもよい。
【００２７】図１（Ｂ）に示すように、酸化シリコン層
１２の上にホトレジスト材によりレジストマスクＰＲ１
を形成する。レジストマスクＰＲ１をエッチングマスク
とし、ＣＦ4を主エッチングガスとして酸化シリコン層
１２をエッチングし、開口１４を形成する。開口１４
は、貫通配線を形成するパターンに従って形成される。
この段階でレジストマスクＰＲ１を除去してもよい。
【００２８】次に、レジストマスクＰＲ１またはパター
ニングされた酸化シリコン層１２Ａをエッチングマスク
とし、ＳＦ6およびＣ4Ｆ8を主エッチングガスとするド
ライエッチングを行ない、Ｓｉ基板１１の異方性エッチ
ング（Ｄｅｅｐ ＲＩＥ）を行なう。このエッチング
は、下側の酸化シリコン層１３で自動的に停止する。こ
のようにして、酸化シリコン層１２ａ、Ｓｉ基板１１ａ
を貫通したビア孔１４が形成される。レジストマスクＰ
Ｒ１が除去されていない場合は、エッチング終了後レジ
ストマスクＰＲ１を除去する。
【００２９】図１（Ｃ）に示すように、Ｓｉ基板１１ａ
を熱酸化し、Ｓｉ表面が露出している領域に厚さ約１μ
ｍの酸化シリコン層１５ａを形成する。ビア孔底面に残
った酸化シリコン層１３はもとの厚さ（約０．５μｍ）
のまま残る。Ｓｉ基板１１ａ上面および下面の酸化シリ
コン層は、さらに酸化され、厚さ約１μｍ以上の酸化シ
リコン層１５ｂ、１５ｃとなる。
【００３０】図１（Ｄ）に示すように、スパッタリング
により基板裏面上に厚さ約０．２μｍのＴｉ層１６、厚
さ約１．０μｍのＰｔ層１７を形成する。Ｐｔ層１７
は、この後行なわれるメッキのシード層を形成する。Ｔ
ｉ層１６は、Ｐｔ層１７のＳｉ基板に対する密着性を促
進するための密着層である。シード層が良好な密着性を
有する場合、密着層は省略することができる。なお、シ
ード層（および密着層）はスパッタリングの他、ＣＶ
Ｄ、印刷などによって形成することもできる。
【００３１】緩衝フッ酸溶液をエッチャントとするウエ
ットエッチングを行なうことにより、ビア孔底面の酸化
シリコン層１３を除去する。この際、他の酸化シリコン
層もエッチングされるが、厚さの差により全部は除去さ
れず、厚さの一部は残る。
【００３２】緩衝フッ酸溶液によるエッチングに続い
て、希フッ酸硝酸液をエッチャントとするウエットエッ
チングを行ない、ビア孔底面に露出したＴｉ層１６をエ
ッチングする。このようにして、ビア孔底面にＰｔ層１
７が露出する。Ｔｉ層は、エッチングが始まると瞬時に
溶けてしまう。エッチング溶液が酸化シリコン層もエッ
チングする性質を有しても、Ｔｉ層のエッチングの間に
酸化シリコン層がエッチングされる厚さは極めて限られ
たものである。シリコン基板１１ａは酸化シリコン層で
覆われた状態を保つ。
【００３３】なお、ウエットエッチングに代え、ドライ
エッチングを行なってもよい。この場合も、ビア孔底面
の酸化シリコン層１３がエッチング終了しても、その他
の酸化シリコン層１５ａ、１５ｂ、１５ｃは少なくとも
その一部が残る。
【００３４】このようにして、Ｓｉ基板に複数の貫通孔
を形成することができる。貫通孔の底面にはメッキ用の
シード層が露出し、貫通孔の側壁は絶縁層に覆われてい
る。Ｓｉ基板上面も絶縁層に覆われている。
【００３５】図１（Ｅ）に示すように、電解メッキを行
うことにより、ビア孔１４内のＰｔ層１７上にＰｔメッ
キ層を形成し、ビア孔を埋めるビア導電体１８を形成す
る。
【００３６】なお、ビア孔の径が小さな場合、メッキに
代えＣＶＤで貫通導体を形成することもできる。この場
合は、シード層は特に必要なく、例えば図１（Ｂ）また
は（Ｃ）の状態で、ＣＶＤを行うことができる。
【００３７】図１（Ｆ）に示すように、Ｓｉ基板上面に
対し化学機械研磨（ＣＭＰ）を行うことにより、表面を
平坦化する。貫通導体１８の上面と、周囲の絶縁層１５
ｂの上面とが面一となる。同様、Ｓｉ基板下面にもＣＭ
Ｐを行ない、絶縁層１５ｃ、貫通導体１８を露出する。
このようにして、貫通導体１８を備えた支持基板Ｓが得
られる。
【００３８】図２（Ｇ）に示すように、支持基板Ｓの表
面上に、基板温度４００℃でスパッタリングを行ない、
厚さ約０．１μｍのＴｉ層、厚さ約０．２μｍのＰｔ層
を順次形成し、下部電極層２０とする。下部電極層２０
の上にレジストマスクＰＲ２を形成し、このレジストマ
スクＰＲ２をマスクとし、Ａｒイオンを用いたミリング
により、下部電極層２０をパターニングする。ミリング
とエッチングを組み合わせても良い。その後レジストマ
スクＰＲ２は除去する。
【００３９】下部電極２０は、広い面積を有し、信号配
線等の配線を通過させる領域およびその周囲に欠所を有
する。欠所内に配線用の引き出し電極が同一電極層から
形成される。
【００４０】図２（Ｈ）に示すように、下部電極２０を
覆って基板上に（Ｂａ，Ｓｒ）ＴｉＯ3（ＢＳＴ）薄膜
２１を形成する。この成膜条件は、例えば基板温度５５
０℃、ガス流量Ａｒ：８０ｓｃｃｍ、Ｏ2：１０ｓｃｃ
ｍ、真空度３０ｍＴｏｒｒ、印加電力３００Ｗ、プロセ
ス時間１時間である。このような条件で、膜厚０．２μ
ｍ、比誘電率５００、誘電損失２％のＢＳＴ誘電体膜が
得られる。
【００４１】高い比誘電率を有する材料として他にＳｒ
ＴｉＯ3、ＢａＴｉＯ3等を用いてもよい。Ｂａ、Ｓｒ、
Ｔｉの少なくとも一つを含み、高い比誘電率を有する酸
化物誘電体を用いることが好ましい。誘電体膜の形成
に、スパッタリングの他、ゾルゲル法、ＣＶＤを用いる
こともできる。
【００４２】誘電体膜２１の上にレジストパターンＰＲ
３を形成し、緩衝フッ酸溶液（ＮＨ 4Ｆ：ＨＦ＝６：
１）のエッチングを行ない、引き出し電極およびキャパ
シタ電極の接続部表面を露出する。その後レジストパタ
ーンＰＲ３は除去する。
【００４３】図２（Ｉ）に示すように基板温度４００℃
でスパッタリングを行ない、厚さ約０．２μｍのＰｔ層
２２を形成する。Ｐｔ層２２の上にレジストパターンＰ
Ｒ４を形成し、Ａｒイオンのミリングにより、Ｐｔ層２
２を選択的に除去する。このようにして、上部電極パタ
ーンおよび貫通導体パターンが形成される。その後レジ
ストパターンＰＲ４は除去する。
【００４４】このようにして、ＢＳＴ誘電体膜を挟んだ
下部電極、上部電極によりキャパシタが形成される。ま
た、誘電体膜の無い領域で積層された下部電極、上部電
極により、貫通導体が形成される。酸化物誘電体膜と接
するキャパシタ電極は、耐酸化性のあるＡｕやＰｔ等、
または酸化されても導電性を保つＰｔ、Ｉｒ、Ｒｕ、Ｐ
ｄまたはこれらの酸化物で形成することが好ましい。
【００４５】図２（Ｊ）に示すように、上部電極２２を
覆うように、感光性ポリイミド樹脂層２３を成膜する。
このポリイミドは、１０ｐｐｍ／℃以下の面内方向熱膨
張率を有することが望ましい。実装後の熱サイクルによ
る熱応力を緩和させることができる。
【００４６】レチクル等を用いて感光性ポリイミド層２
３を選択的に露光し、現像することにより配線形成領域
のポリイミド層を除去する。なお、他の方法によりポリ
イミド層をパターニングしても良い。
【００４７】図２（Ｋ）に示すように、ポリイミド層２
３の開口内に露出したＰｔ層表面上に、Ｃｕ層２５を電
解メッキにより形成する。酸化物誘電体層を用いたキャ
パシタを形成した後の配線としてはＣｕを用いることが
好ましい。その後、必要に応じてＣＭＰを行なうことに
より、Ｃｕ層２５とポリイミド層２３の表面を平坦化す
る。
【００４８】図３（Ｌ）に示すように、スパッタリング
によりポリイミド層２３、引き出し電極２５の上に第１
配線層２６として厚さ約０．２μｍのＣｕ層を形成す
る。なお、スパッタリングに代え無電解メッキまたは無
電解メッキと電解メッキの組み合わせを用いても良い。
レジストマスクを形成し、イオンミリングを行うことに
より第１配線層２６のパターンを形成する。
【００４９】図３（Ｍ）に示すように、第１配線層のパ
ターンは、例えば貫通導体１８のピッチ、線幅の半分の
ピッチ、線幅を有する。たとえば、貫通導体のピッチが
５０μｍ、線幅が２０μｍの場合、ピッチ２５μｍ、線
幅１０μｍである。
【００５０】第１配線層２６のパターニング後、感光性
ポリイミド樹脂を塗布し、第１配線層２６間を絶縁する
絶縁層２８を形成する。このポリイミド樹脂は、前述の
ポリイミド同様、１０ｐｐｍ／℃以下の面内方向熱膨張
率を有することが好ましい。第１配線層２６とポリイミ
ド層２８が面一でない場合、ＣＭＰ等で平坦化すること
が好ましい。このようにして第１配線層パターンが形成
される。
【００５１】図３（Ｎ）に示すように、前述同様の手法
により、接続配線パターン２９を形成する。
【００５２】図３（Ｏ）に示すように、前述同様の手法
により、接続配線パターン間をポリイミド層３０で埋め
る。
【００５３】図３（Ｐ）に示すように、前述同様の手法
により、第２配線層３１を厚さ約０．２μｍのＣｕ層に
より形成する。
【００５４】図４（Ｑ）に示すように、前述同様の手法
により第２配線層３１をパターニングし、その間の領域
を前述同様のポリイミドの絶縁層３２で埋め込む。この
ようにして、第２配線パターンが形成される。
【００５５】なお、同様の工程を繰り返すことにより、
任意層数の配線を形成することができる。
【００５６】図４（Ｒ）に示すように、配線層表面上に
保護膜３３として前述同様の手法によりポリイミド層を
形成する。感光性ポリイミドの保護膜３３に、前述同様
の手法により選択的に開口を形成し、電極導出領域を形
成する。
【００５７】図４（Ｓ）に示すように、保護膜３３を覆
うように基板表面上に、下から厚さ約０．０５μｍのＣ
ｒ層、厚さ２μｍのＮｉ層、厚さ約０．２μｍのＡｕ層
を積層する。積層をパターニングすることにより電極パ
ッド３５を形成する。
【００５８】なお、上述同様の手法により、基板下面上
にも保護膜３４、電極パッド３６を形成する。
【００５９】形成された電極パッド３５、３６の上に、
たとえばＰｂ−５ｗｔ％Ｓｎハンダをメタルマスクを通
して蒸着し、フラックスを塗布し、３５０℃に加熱溶融
し、接続用のハンダバンプ３７、３８を形成する。この
ようにして、キャパシタ、配線層を備えた中間積層体５
１を形成する。
【００６０】図４（Ｔ）に示すように、中間積層体５１
上に半導体素子５２を重ね合わせて配置し、バンプを溶
融することにより実装し、モジュールを形成する。１つ
の半導体素子のみを図示したが、図５（Ａ）に示すよう
に中間積層体５１上に複数の半導体素子５２が接続され
る。その後、回路基板５０上に中間積層体５１を接続す
る。なお、中間積層体上に複数の回路部品を実装したモ
ジュールを製品として提供し、ユーザが回路基板上に実
装してもよい。
【００６１】図５（Ｂ）は、モジュール内の配線の一部
を概略的に示す。回路基板５０の上に、中間積層体５１
が配置され、中間積層体５１の上に複数の半導体素子Ｉ
Ｃ１，ＩＣ２を含む回路部品５４が配置されている。中
間積層体５１内には、支持基板Ｓに形成された貫通導体
ｐｃ、貫通ｐｃに接続される垂直配線ＷＶ、垂直配線Ｗ
Ｖに接続されたキャパシタの電極Ｃ１、Ｃ２、半導体素
子間の接続を行なうローカル配線ＬＩ１、ＬＩ２が形成
されている。
【００６２】半導体素子ＩＣ１、ＩＣ２の端子ピッチ
は、回路基板５０の端子ピッチよりも狭い。回路基板５
０上の配線を介して半導体素子ＩＣ１、ＩＣ２の端子間
を接続しようとすると、配線ピッチを一旦拡大する必要
がある。中間積層体５１内の配線を用いることにより、
配線ピッチを変えず、または配線ピッチの拡大を抑え
て、より短い配線長で半導体素子ＩＣ１、ＩＣ２間を接
続することができる。
【００６３】図４（Ｔ）に示す構成においては、信号配
線ＴＳは、半導体素子５２から回路基板５０に垂直に配
線されている。従って、配線長は短い。電源配線Ｖ、Ｇ
は、回路基板５０からキャパシタの一方の電極を介して
半導体素子５２に接続されている。電源配線はキャパシ
タより上の部分で分岐を有し、半導体素子５２の端子ピ
ッチに適合する配線ピッチを形成している。対向するキ
ャパシタ電極は電源配線間のデカプリングキャパシタを
構成する。
【００６４】このような構成とすることにより、狭い端
子ピッチを有する半導体素子を効率的に広い配線ピッチ
を有する回路基板に接続することができる。さらに、回
路基板を介さず半導体素子間を接続するローカル配線を
形成することもできる。十分な容量のキャパシタを形成
し、デカップリングキャパシタの機能を果たさせること
ができる。
【００６５】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば種々
の変更、改良、組み合わせが可能なことは当業者に自明
であろう。以下、本発明の特徴を付記する。
【００６６】（付記１） 第１ピッチに適合する貫通導
体を有する支持基板と、前記支持基板上方に形成された
キャパシタと、前記支持体上方に形成され、前記貫通導
体を、一部前記キャパシタを介して、上方に導出すると
共に、分岐を有し、第２ピッチの配線を形成する配線層
と、前記配線層上方に配置され、第２ピッチに適合する
端子を有し、前記配線層に前記端子を介して接続された
複数の半導体素子と、を有する半導体装置。
【００６７】（付記２） 前記支持基板が、側壁に絶縁
膜を形成した貫通孔を有するＳｉ基板であり、前記貫通
導体が前記貫通孔を埋める金属導体である付記１に記載
の半導体装置。
【００６８】（付記３） 前記絶縁膜が熱酸化した酸化
シリコン膜であり、前記シリコン基板の上面、下面も酸
化シリコン膜で覆われている付記２記載の半導体装置。
【００６９】（付記４） 前記キャパシタが、電源配線
間に接続されたデカップリングキャパシタであり、前記
配線層が前記デカップリングキャパシタと前記半導体素
子との間で分岐を有する付記１または２記載の半導体装
置。
【００７０】（付記５） 前記貫通導体が第１の信号配
線を含み、前記配線層が第１の信号配線を、ほぼ垂直に
導出する第２の信号配線を含み、前記キャパシタが前記
第２の信号配線を含む領域で欠所を有する電極を有する
付記１〜４のいずれか１項に記載の半導体装置。
【００７１】（付記６） さらに、前記支持基板上に配
置され、１０ｐｐｍ／℃以下の面内方向熱膨張率を有
し、前記配線層、前記キャパシタを絶縁する絶縁層を有
する付記1〜５のいずれか１項記載の半導体装置。
【００７２】（付記７） 前記キャパシタが、Ｂａ、Ｓ
ｒ、Ｔｉの内少なくとも一つを含む酸化物層のキャパシ
タ誘電体層と、前記キャパシタ誘電体層を挟んで配置さ
れ、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄまたはこれらの酸化物を少
なくとも一部に含む１対のキャパシタ電極とを有する付
記１〜６のいずれか１項に記載の半導体装置。
【００７３】（付記８） 前記配線層が、前記複数の半
導体素子間を接続する配線を含む付記１〜７のいずれか
一項に記載の半導体装置。
【００７４】（付記９） さらに、第１ピッチの配線を
有し、前記貫通導体の下面に接続された回路基板を有す
る付記１〜８のいずれか１項に記載の半導体装置。
【００７５】（付記１０） 前記第２ピッチは、前記第
１ピッチより狭い付記１〜９のいずれか１項に記載の半
導体装置。
【００７６】（付記１１） さらに、前記配線層に接続
された他の回路部品を含む付記１〜１０のいずれか１項
記載の半導体装置。
【００７７】（付記１２） （ａ）支持基板に第１のピ
ッチで貫通孔を形成する工程と、（ｂ）前記貫通孔側壁
に絶縁膜を形成する工程と、（ｃ）前記絶縁膜を形成し
た貫通孔内に貫通導体を充填する工程と、（ｄ）前記支
持基板上に前記貫通導体の少なくとも一部に接続された
キャパシタと前記貫通導体または前記キャパシタに接続
され、第２のピッチを有する配線を形成する工程と、
（ｅ）前記配線上に、前記第２のピッチに適合する端子
を有する複数の半導体素子を接続する工程と、を含む半
導体装置の製造方法。
【００７８】（付記１３） 前記支持基板がＳｉ基板で
あり、前記工程（ａ）が、Ｓｉ基板両面を熱酸化して酸
化シリコン膜を形成し、一方の酸化シリコン膜からシリ
コン基板を貫通し、他方の酸化シリコン膜に達する貫通
孔を形成し、前記工程（ｂ）が貫通孔側壁を熱酸化し、
前記工程（ｃ）が、他方の酸化シリコン膜裏面上にシー
ド層を形成し、貫通孔底面の酸化シリコン膜を除去して
シード層を露出し、貫通孔内に前記シード層をシードと
してメッキ層を形成する、付記１２記載の半導体装置の
製造方法。
【００７９】（付記１４） 前記工程（ｄ）が、下部電
極層を形成し、信号配線およびその周囲に欠所を形成す
るように下部電極をパターニングし、下部電極を覆うよ
うに酸化物誘電体膜を成膜し、信号配線および下部電極
接続部を露出するように酸化物誘電体膜をパターニング
し、酸化物誘電体膜を覆うように上部電極層を形成し、
信号配線、下部電極に接続する配線およびその周囲に欠
所を形成するように上部電極をパターニングする、付記
１３記載の半導体装置の製造方法。
【００８０】（付記１５） 前記工程（ｄ）が、さらに
絶縁層と配線層とを交互に形成し、第２のピッチを有す
る配線層を形成する付記１４記載の半導体装置の製造方
法。
【００８１】（付記１６） 前記工程（ｄ）が、複数の
半導体素子間を接続する配線を含む配線層を形成する付
記１５記載の半導体装置の製造方法。
【００８２】（付記１７） さらに、（ｆ） 前記第１
のピッチに適合する配線を有する回路基板上に前記支持
基板を接続する工程、を有する付記１２〜１５のいずれ
か１項に記載の半導体装置の製造方法。
【００８３】
【発明の効果】以上説明したように本発明によれば、良
好な性能を有するデカップリングキャパシタを備えたシ
ステムインパッケージを形成することができる。
【００８４】キャパシタの支持基板上の配線により、半
導体素子間の接続を行うことができる。狭ピッチの端子
間を直接接続することが容易となる。
【図面の簡単な説明】
【図１】 本発明の実施例による中間積層体の製造工程
を示す断面図である。
【図２】 本発明の実施例による中間積層体の製造工程
を示す断面図である。
【図３】 本発明の実施例による中間積層体の製造工程
を示す断面図である。
【図４】 本発明の実施例による中間積層体の製造工程
を示す断面図である。
【図５】 システムインパッケージの構成を概略的に示
す平面図および部分断面図である。
【符号の説明】
１１ Ｓｉ基板 １２、１３ 酸化シリコン層 １４ 開口（ビア孔） １５ 酸化シリコン層 １６ Ｔｉ層 １７ Ｐｔ層 １８ 貫通導体（Ｐｔ） ２０ 下部電極 ２１ ＢＳＴ層 ２２ 上部電極 ２３ ポリイミド層 ２５ 引き出し電極 ２６ 第１配線層 ２８ ポリイミド層 ２９ 接続配線 ３０ ポリイミド層 ３１ 第２配線層 ３２、３３ ポリイミド層 ３５、３６ 電極パッド ３７、３８ ハンダバンプ ５０ 回路基板 ５１ 中間積層体 ５２ 半導体素子 ５３ 他の回路部品 ５４ 回路部品
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 (72)発明者 谷口 修 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 表 孝司 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 今中 佳彦 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 山岸 康男 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F033 HH11 JJ07 JJ11 KK11 PP06 PP27 PP28 QQ14 QQ16 QQ19 QQ25 QQ37 QQ48 RR03 RR04 RR22 RR27 SS08 SS11 SS21 UU04 VV07 VV10 XX01 XX12 XX19 XX27 XX34 5F038 AC05 AC15 AC18 CA16 CD14 EZ07 EZ20

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 第１ピッチに適合する貫通導体を有する
    支持基板と、 前記支持基板上方に形成されたキャパシタと、 前記支持体上方に形成され、前記貫通導体を、一部前記
    キャパシタを介して、上方に導出すると共に、分岐を有
    し、第２ピッチの配線を形成する配線層と、 前記配線層上方に配置され、第２ピッチに適合する端子
    を有し、前記配線層に前記端子を介して接続された複数
    の半導体素子と、を有する半導体装置。
  2. 【請求項２】 前記支持基板が、側壁に絶縁膜を形成し
    た貫通孔を有するＳｉ基板であり、前記貫通導体が前記
    貫通孔を埋める金属導体である請求項１に記載の半導体
    装置。
  3. 【請求項３】 前記キャパシタが、電源配線間に接続さ
    れたデカップリングキャパシタであり、前記配線層が前
    記デカップリングキャパシタと前記半導体素子との間で
    分岐を有する請求項１または２記載の半導体装置。
  4. 【請求項４】 前記貫通導体が第１の信号配線を含み、
    前記配線層が第１の信号配線を、ほぼ垂直に導出する第
    ２の信号配線を含み、前記キャパシタが前記第２の信号
    配線を含む領域で欠所を有する電極を有する請求項１〜
    ３のいずれか１項に記載の半導体装置。
  5. 【請求項５】 さらに、前記支持基板上に配置され、１
    ０ｐｐｍ／℃以下の面内方向熱膨張率を有し、前記配線
    層、前記キャパシタを絶縁する絶縁層を有する請求項1
    〜４のいずれか１項記載の半導体装置。
  6. 【請求項６】 前記キャパシタが、Ｂａ、Ｓｒ、Ｔｉの
    内少なくとも一つを含む酸化物層のキャパシタ誘電体層
    と、前記キャパシタ誘電体層を挟んで配置され、Ｐｔ、
    Ｉｒ、Ｒｕ、Ｐｄまたはこれらの酸化物を少なくとも一
    部に含む１対のキャパシタ電極とを有する請求項１〜５
    のいずれか１項に記載の半導体装置。
  7. 【請求項７】 さらに、第１ピッチの配線を有し、前記
    貫通導体の下面に接続された回路基板を有する請求項１
    〜６のいずれか１項に記載の半導体装置。
  8. 【請求項８】 前記第２ピッチは、前記第１ピッチより
    狭い請求項１〜７のいずれか１項に記載の半導体装置。
  9. 【請求項９】 （ａ）支持基板に第１のピッチで貫通孔
    を形成する工程と、 （ｂ）前記貫通孔側壁に絶縁膜を形成する工程と、 （ｃ）前記絶縁膜を形成した貫通孔内に貫通導体を充填
    する工程と、 （ｄ）前記支持基板上に前記貫通導体の少なくとも一部
    に接続されたキャパシタと前記貫通導体または前記キャ
    パシタに接続され、第２のピッチを有する配線を形成す
    る工程と、 （ｅ）前記配線上に、前記第２のピッチに適合する端子
    を有する複数の半導体素子を接続する工程と、を含む半
    導体装置の製造方法。
  10. 【請求項１０】 前記支持基板がＳｉ基板であり、 前記工程（ａ）が、Ｓｉ基板両面を熱酸化して酸化シリ
    コン膜を形成し、一方の酸化シリコン膜からシリコン基
    板を貫通し、他方の酸化シリコン膜に達する貫通孔を形
    成し、 前記工程（ｂ）が貫通孔側壁を熱酸化し、 前記工程（ｃ）が、他方の酸化シリコン膜裏面上にシー
    ド層を形成し、貫通孔底面の酸化シリコン膜を除去して
    シード層を露出し、貫通孔内に前記シード層をシードと
    してメッキ層を形成する、請求項９記載の半導体装置の
    製造方法。
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