KR20220046134A - 반도체 패키지 - Google Patents

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KR20220046134A
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pattern
insulating layer
disposed
patterns
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KR1020200129209A
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조은석
구민정
김준성
최재훈
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삼성전자주식회사
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Abstract

본 발명의 일 실시예는, 배선 패턴을 포함하는 베이스 기판, 하부 및 상부 재배선 패턴을 포함하는 인터포저 기판, 반도체 구조물, 방열 구조, 베이스 기판의 하면 상에 배치된 복수의 외부 연결 범프들, 베이스 기판과 인터포저 기판 사이에 배치된 복수의 하부 연결 범프들, 및 인터포저 기판과 반도체 구조물 사이에 배치된 복수의 상부 연결 범프들을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
반도체 칩의 고성능화 추세에 따라서 반도체 패키징(Packaging) 분야에서는 대면적 패키지용 기판에 복수의 반도체 칩을 실장하는 시스템 인 패키지(SIP) 기술이 개발되고 있다. 이 경우, 대면적 패키지용 기판에 반도체 칩의 미세한 범프 피치에 대응할 수 있는 배선을 형성하는 기술이 요구된다.
본 발명이 해결하고자 하는 과제 중 하나는, 제조 비용이 저감되고 수율이 우수한 반도체 패키지를 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 서로 반대에 위치한 상면 및 하면을 가지며, 배선 패턴을 포함하는 베이스 기판, 상기 베이스 기판의 상기 상면 상에 배치되며, 서로 반대에 위치한 상면 및 하면을 가지며, 상기 배선 패턴에 전기적으로 연결된 하부 재배선 패턴 및 상기 하부 재배선 패턴 상에 배치되며 상기 하부 재배선 패턴에 전기적으로 연결된 상부 재배선 패턴을 포함하는 인터포저 기판, 상기 인터포저 기판의 상기 상면 상에 배치되며, 상기 상부 재배선 패턴에 전기적으로 연결된 반도체 구조물, 상기 베이스 기판의 상기 상면 상에 배치되며, 상기 인터포저 기판 및 상기 반도체 구조물을 덮는 방열 구조, 상기 베이스 기판의 상기 하면 상에 배치되며, 상기 배선 패턴과 연결된 복수의 외부 연결 범프들, 상기 베이스 기판과 상기 인터포저 기판 사이에 배치되며, 상기 배선 패턴과 상기 하부 재배선 패턴을 연결하는 복수의 하부 연결 범프들, 및 상기 인터포저 기판과 상기 반도체 구조물 사이에 배치되며, 상기 상부 재배선 패턴과 상기 반도체 구조물을 연결하는 복수의 상부 연결 범프들을 포함하고, 상기 복수의 외부 연결 범프들 중 서로 인접한 한 쌍의 외부 연결 범프들 사이의 간격은 0.8mm 내지 1.5mm 범위이고, 상기 복수의 하부 연결 범프들 중 서로 인접한 한 쌍의 하부 연결 범프들 사이의 간격은 0.1mm 내지 0.7mm 범위이고, 상기 복수의 상부 연결 범프들 중 서로 인접한 한 쌍의 상부 연결 범프들 사이의 간격은 50㎛ 내지 150㎛ 범위인 반도체 패키지를 제공한다.
또한, 배선 패턴을 포함하는 베이스 기판, 서로 다른 레벨에 위치하며 상기 배선 패턴에 전기적으로 연결된 복수의 하부 재배선 패턴들 및 상기 복수의 하부 재배선 패턴들에 전기적으로 연결된 복수의 상부 재배선 패턴들을 포함하며, 상기 베이스 기판 상에 배치되는 인터포저 기판, 및 상기 인터포저 기판 상에 배치되며, 상기 복수의 상부 재배선 패턴들에 전기적으로 연결된 반도체 구조물을 포함하고, 상기 복수의 상부 재배선 패턴들 중 최상측 상부 재배선 패턴은 상기 인터포저 기판의 상면 보다 돌출된 상부 연결 패드를 포함하고, 상기 상부 연결 패드의 하부에 위치한 적어도 하나의 상부 재배선 패턴은 상기 상부 연결 패드와 중첩되는 랜딩 패드를 포함하고, 상기 상부 연결 패드의 최대폭은 상기 랜딩 패드의 최대폭 보다 작은 반도체 패키지를 제공한다.
또한, 배선 패턴을 포함하는 베이스 기판, 상기 배선 패턴에 전기적으로 연결된 하부 재배선 패턴 및 상기 하부 재배선 패턴에 전기적으로 연결된 상부 재배선 패턴을 포함하며, 상기 베이스 기판 상에 배치되는 인터포저 기판, 및 상기 인터포저 기판 상에 배치되며, 상기 상부 재배선 패턴에 전기적으로 연결된 반도체 구조물; 을 포함하고, 상기 하부 재배선 패턴 및 상기 상부 재배선 패턴은 제1 방향으로 연장되며, 상기 하부 재배선 패턴의 상기 제1 방향에 수직한 제2 방향에 대한 선폭은 7㎛ 내지 20㎛ 범위이고, 상기 상부 재배선 패턴의 상기 제2 방향에 대한 선폭은 5㎛ 내지 10㎛ 범위이고, 서로 동일한 레벨에 위치하며 상기 제2 방향으로 서로 인접한 한 쌍의 상기 하부 재배선 패턴 사이의 간격은 10㎛ 내지 20㎛ 범위이고, 서로 동일한 레벨에 위치하며 상기 제2 방향으로 서로 인접한 한 쌍의 상부 재배선 패턴 사이의 간격은 5㎛ 내지 10㎛ 범위인 반도체 패키지를 제공한다.
본 발명의 실시예들에 따르면, 재배선 패턴의 크기를 단계적으로 조절함으로써, 제조 비용이 저감되고 수율이 우수한 반도체 패키지 반도체 패키지를 제공할 수 있다.
도 1a 내지 1c은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도, 평면도 및 부분 확대도이다.
도 2a 및 2b는 도 1a의 베이스 기판의 변형예를 나타낸 단면도들이다.
도 3a 및 3b는 도 1a 및 1c의 인터포저 기판의 일부 구성 요소들을 나타낸 부분 확대 평면도이다.
도 4a 내지 도 4d는 도 1a 및 1c의 인터포저 기판의 제조 과정을 개략적으로 나타낸 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 6a 및 6b는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도 및 평면도다.
도 7a 및 7b는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도 및 평면도이다.
도 8a 내지 8e는 도 1a의 반도체 패키지의 제조 과정을 개략적으로 나타낸 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a 내지 1c은 본 발명의 일 실시예에 따른 반도체 패키지(1000A)를 나타낸 단면도, 평면도 및 부분 확대도이고, 도 2a 및 2b는 도 1의 베이스 기판(100)의 변형예를 나타낸 단면도들이고, 도 3a 및 3b는 도 1의 인터포저 기판(200)의 일부 구성 요소들을 나타낸 부분 확대 평면도이고, 도 4a 내지 도 4d는 도 1의 인터포저 기판(200)의 제조 과정을 개략적으로 나타낸 단면도들이다. 도 1a는 도 1b의 I-I'선의 단면도이다. 도 1c는 도 1의 "A" 영역의 확대도이다.
도 1a 내지 1c를 참조하면, 일 실시예에 따른 반도체 패키지(1000A)는 베이스 기판(100), 인터포저 기판(200), 및 반도체 칩(또는 반도체 구조물)(300)을 포함할 수 있다. 또한, 반도체 패키지(1000A)는 인터포저 기판(200), 및 반도체 칩(300)을 덮는 방열 구조(400)를 더 포함할 수 있다.
베이스 기판(100)은 인터포저 기판(200), 반도체 칩(300), 및 방열 구조(400)가 실장되는 지지 기판이며, 인터포저(200)의 재배선 회로 및 반도체 칩(300)의 접속 패드와 전기적으로 연결되는 배선 회로를 포함하는 패키지용 기판일 수 있다. 패키지용 기판은 인쇄회로 기판(PCB), 세라믹 기판, 유리 기판, 테이프 배선 기판 등을 포함할 수 있다.
베이스 기판(100)은 인터포저 기판(200) 및 반도체 칩(300)이 실장되는 대면적 기판(100)일 수 있다. 베이스 기판(100)의 가로 및 세로 폭은 각각 40mm 이상일 수 있다. 예를 들어, 베이스 기판(100)의 최소폭은 약 40mm 내지 약 80mm 범위일 수 있다. 베이스 기판(100)에 실장되는 인터포저 기판(200)과 반도체 칩(300)의 가로 및 세로 폭은 각각 10mm 이상일 수 있다. 예를 들어, 인터포저 기판(200)과 반도체 칩(300)의 최소폭은 약 10mm 내지 30mm 범위일 수 있다.
베이스 기판(100)은 서로 반대에 위치한 상면(100S1) 및 하면(100S2)을 가지며, 코어 기판부(110), 상부 기판부(120), 하부 기판부(130), 및 커버층(140A, 140B)을 포함할 수 있다. 베이스 기판(100)은 상면(100S1) 및 하면(100S2) 사이의 배선 패턴들(112, 122, 132)과 배선 비아들(113, 123, 133)을 포함하는 배선 회로를 포함할 수 있다.
코어 기판부(110)는 코어 절연층(111), 코어 절연층(111)의 양면(상면 및 하면)에 배치된 코어 배선 패턴들(112), 및 코어 절연층(111)을 관통하며 코어 배선 패턴들(112)을 서로 연결하는 관통 비아(113)를 포함할 수 있다. 코어 기판부(110)는 배선 회로의 설계에 따라서 복수의 코어 절연층(111)이 적층된 다층 코어 기판 구조를 가질 수 있다.
코어 절연층(111)은 기판의 강성을 향상시켜 기판의 휨을 억제할 수 있다. 코어 절연층(111)의 두께는 상부 빌드업 절연층(121) 및 하부 빌드업 절연층(131) 각각의 두께 보다 클 수 있다. 코어 절연층(111)은 절연성 물질, 예를 들어, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 무기필러 또는/및 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric)를 포함하는 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4 등을 포함할 수 있다. 코어 절연층(111)은 예를 들어, 동박적층판(Copper Clad Laminate; CCL), 언클레드 동박적층판(Unclad CCL), 유리기판이나 세라믹 기판 등을 이용하여 형성될 수 있다.
코어 배선 패턴들(112)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C) 중 적어도 하나의 금속 또는 2 이상의 금속을 포함하는 합금을 포함할 수 있다. 코어 배선 패턴들(112)은 설계에 따라 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다.
관통 비아(113)는 코어 절연층(111)을 관통하는 비아홀이 도전성 물질로 완전히 충전되거나, 또는 도전성 물질이 비아홀의 벽을 따라 컨포멀(conformal)하게 형성된 것일 수도 있다. 관통 비아(113)가 도전성 물질이 비아홀의 벽을 따라 형성된 경우, 비아홀의 내부의 공간은 에폭시 수지 등의 절연성 물질로 채워질 수 있다.
상부 기판부(120)는 코어 절연층(111)의 상면에 적층된 상부 빌드업 절연층(121), 상부 빌드업 절연층(121) 상에 배치된 상부 배선 패턴(122), 및 상부 빌드업 절연층(121)을 관통하여 상부 배선 패턴(122)과 코어 배선 패턴(112)을 연결하는 상부 배선 비아(123)를 포함할 수 있다.
상부 빌드업 절연층(121)은 절연성 물질로 형성된 복수의 절연층이 수직 방향(Z축 방향)으로 적층된 구조를 가질 수 있다. 복수의 절연층은 일체화되어 복수의 절연층 사이의 경계가 분명하지 않을 수 있다. 절연성 물질은, 예를 들어, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 무기필러 또는/및 유리섬유를 포함하는 프리프레그, ABF, FR-4 등을 포함할 수 있다.
상부 배선 패턴(122)은 서로 다른 레벨에 위치하는 복수의 상부 배선 패턴들(122)을 포함할 수 있다. 상부 배선 패턴(122)은 코어 배선 패턴(112)과 하부 배선 패턴(132) 중 적어도 하나와 전기적으로 연결될 수 있다. 상부 배선 패턴(122)은 코어 배선 패턴(112)과 같이 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 상부 배선 패턴(122)은 전술한 도전성 물질 중 하나를 포함할 수 있다.
상부 배선 비아(123)는 상부 빌드업 절연층(121)의 적어도 일부를 관통하여 서로 다른 층에 위치한 상부 배선 패턴들(122) 또는 상부 배선 패턴(122)과 코어 배선 패턴(112)을 연결할 수 있다. 상부 배선 비아(123)는 상부 배선 패턴(122)과 유사한 도전성 물질을 포함할 수 있다. 상부 배선 비아(123)는 비아홀의 내부에 금속 물질이 충전된 필드(filled) 비아 또는 비아홀의 내벽을 따라 금속 물질이 형성된 컨포멀 비아 형태를 가질 수 있다.
하부 기판부(130)는 코어 절연층(111)의 하면에 적층된 하부 빌드업 절연층(131), 하부 빌드업 절연층(131) 상에 배치된 하부 배선 패턴(132), 및 하부 빌드업 절연층(131)을 관통하여 하부 배선 패턴(132)과 코어 배선 패턴(112)을 연결하는 하부 배선 비아(133)를 포함할 수 있다. 하부 기판부(130)는 상부 기판부(120)와 유사한 기술적 특징을 가지므로 하부 빌드업 절연층(131), 하부 배선 패턴(132), 및 하부 배선 비아(133)에 관한 설명은 생략한다. 하부 기판부(130)는 코어 기판부(110)을 기준으로 상부 기판부(120)와 대칭 구조를 가질 수 있다. 예를 들어, 하부 배선 비아(133) 및 상부 배선 비아(123)는 모두 코어 기판부(110)를 향해서 폭이 감소하는 테이퍼 형상을 가질 수 있다. 따라서, 하부 배선 비아(133)와 상부 배선 비아(123)는 서로 반대 방향의 테이퍼(taper) 형상을 가질 수 있다.
커버층(140A, 140B)은 상부 기판부(120) 및 하부 기판부(130) 상에 각각 배치될 수 있다. 커버층(140A, 140B)은 최상측 상부 배선 패턴(122) 및 최하측 하부 배선 패턴(132)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 커버층(140A, 140B)은 전술한 절연 물질 중 하나를 포함할 수 있다. 예를 들어, 커버층(140A, 140B)은 솔더레지스트(solder resist)를 포함할 수 있다.
이하, 도 2a 및 2b를 참조하여 베이스 기판(100)의 변형예를 설명한다. 도 2a 및 2b는 도 1a의 베이스 기판(100)의 일부 영역만을 도시한다.
도 2a를 참조하면, 변형예에서, 베이스 기판(100a)은 상부 기판부(120) 상에 배치된 연결 도체(150)를 더 포함할 수 있다. 연결 도체(150)는 상부 커버층(140A)의 개구부를 통해 노출된 상부 배선 패턴(122)과 연결될 수 있다. 연결 도체(150)로서 도전성 포스트(post) 또는 솔더볼(solder ball)이 사용될 수 있다. 연결 도체(150)는 인터포저 기판(200)의 접속 신뢰성을 향상시켜 패키지(1000A)의 수율을 개선할 수 있다.
도 2b를 참조하면, 변형예에서, 베이스 기판(100b)은 코어 기판부(110) 및 하부 기판부(130)를 포함하지 않을 수 있다. 베이스 기판(100b)은 일 방향(Y축 방향)으로 적층된 상부 기판부(120)만을 포함하며, 상부 기판부(120)의 하면에는 하부 기판 패드(132P)와 하부 기판 패드(132P)를 기판 배선(122)에 연결하는 하부 비아(132C)가 형성될 수 있다. 베이스 기판(100)은 도 1a, 2a, 2b에 도시된 구조외에 다양한 구조를 가질 수 있다. 가로 및 세로 폭 각각 40mm 이상의 면적을 갖는 기판은 일 실시예의 베이스 기판(100)으로 제한없이 사용될 수 있다.
이하, 도 1a 내지 1c와 함께 도 3a 및 3b를 참조하여, 인터포저 기판(200)에 대해서 설명한다. 도 3a 및 3b는 XY 평면 상에 배치된 인터포저 기판(200)의 상부 재배선 패턴(222)을 도시한다.
인터포저 기판(200)은 베이스 기판(100)의 상면(100S1) 상에 배치되며, 서로 반대에 위치한 상면(200S1)과 하면(200S2)을 가질 수 있다. 인터포저 기판(200)은 베이스 기판(100)에 인접한 하부 재배선 구조(210), 및 하부 재배선 구조(210)의 상면에 배치된 상부 재배선 구조(220)를 포함할 수 있다. 인터포저 기판(200)은 하부 재배선 구조(210)의 하면에 배치된 보호 절연층(230)을 더 포함할 수 있다.
하부 재배선 구조(210)는 적어도 한층 이상의 하부 절연층(211), 적어도 한층 이상의 하부 절연층(211)의 양면에 배치된 하부 재배선 패턴(212), 및 적어도 한층 이상의 하부 절연층(211)을 관통하여 서로 다른 층의 하부 재배선 패턴(212)을 상호 연결하는 하부 재배선 비아(213)를 포함할 수 있다.
하부 절연층(211)은 절연물질을 포함할 수 있다. 예를 들어, 절연물질은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지에 무기필러 또는/및 유리섬유가 혼합된 수지를 포함할 수 있다. 예를 들어, ABF, 프리프레그 등이 사용될 수 있다. 하부 절연층(211)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 도면을 참조하면, 하부 절연층(211)은 복수의 절연층들(211)(예, 2층)이 적층된 형태일 수 있다. 이때, 하부 재배선 패턴(212)은 서로 다른 레벨에 위치한 복수의 하부 재배선 패턴(212)(예, 3층)으로 제공될 수 있다. 예를 들어, 도면을 참조하면, 복수의 하부 재배선 패턴(212)(예, 3층) 중 상층의 하부 재배선 패턴(212)은 복수의 하부 절연층(211)(예, 2층) 중 상층의 하부 절연층(211)의 상면에 매립되고, 복수의 하부 재배선 패턴(212) 중 중간층의 하부 재배선 패턴(212)은 상층의 하부 절연층(211)의 하면에 배치되고, 복수의 하부 재배선 패턴(212) 중 하층의 하부 재배선 패턴(212)은 중간층의 하부 재배선 패턴(212)을 덮는 하층의 하부 절연층(211)의 하면에 배치될 수 있다. 이때, 상층의 하부 절연층(211)의 상면과 상층 하부 재배선 패턴(212)의 상면은 실질적으로 공면(coplanar)에 있을 수 있다.
하부 재배선 패턴(212)은 하부 연결 범프(21)를 통해 배선 패턴(112, 122, 132)과 전기적으로 연결될 수 있다. 하부 재배선 패턴(212)은 적어도 한층 이상의 하부 절연층(211) 상에 배치되며, 서로 다른 레벨에 위치한 복수의 하부 재배선 패턴들(212)을 포함할 수 있다. 복수의 하부 재배선 패턴들(212) 중 최하측 하부 재배선 패턴(212)은 보호 절연층(230)의 개구부(230H)에 의해 적어도 일부가 노출되는 하부 연결 패드(212P1)를 포함할 수 있다. 하부 연결 패드(212P1)의 하면의 적어도 일부는 보호 절연층(230)에 의해 덮일 수 있다. 따라서, 하부 연결 패드(212P1)는 인터포저 기판(200)의 하면(200S2) 보다 높은 레벨에 위치할 수 있다.
하부 재배선 패턴(212)은 전술한 도전성 물질 중 적어도 하나를 포함할 수 있다. 하부 재배선 패턴(212)은 베이스 기판(100)의 배선 패턴과 같이 그라운드 패턴, 파워 패턴, 신호 패턴을 포함할 수 있다. 하부 재배선 패턴(212)은 도금 공정으로 형성될 수 있으며, 시드층 및 시드층 상의 도체층으로 구성될 수 있다.
하부 재배선 비아(213)는 하부 절연층(211)을 관통하여 서로 다른 층에 형성된 하부 재배선 패턴들(212)을 전기적으로 연결할 수 있다. 하부 재배선 비아(213)는 하부 재배선 패턴(212)과 유사한 도전성 물질을 포함할 수 있다. 하부 재배선 비아(213)는 하부 절연층(211)을 관통하는 비아홀이 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 하부 재배선 비아(213)는 예를 들어, 레이저 드릴 공정에 의해 비아홀을 형성하고 도금 공정에 의해 금속 물질을 충전하여 형성될 수 있다.
상부 재배선 구조(220)는 적어도 한층 이상의 상부 절연층(221), 적어도 한층 이상의 상부 절연층(221)의 상에 각각 배치된 상부 재배선 패턴(222), 및 적어도 한층 이상의 상부 절연층(221)을 관통하여 서로 다른 층의 상부 재배선 패턴(222)들을 상호 연결하거나 최하측 상부 재배선 패턴(222)을 최상측 하부 재배선 패턴(212)에 연결하는 상부 재배선 비아(223)를 포함할 수 있다.
상부 절연층(221)은 절연물질, 예를 들어, PID(Photo-Imaeable Dielectric) 수지와 같은 감광성 수지를 포함할 수 있다. 이 경우, 절연층(221)을 보다 얇게 형성할 수 있으며, 상부 재배선 비아(223)를 더욱 미세하게 형성할 수 있다. 상부 절연층(221)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 도면을 참조하면, 상부 절연층(221)은 복수의 절연층들(221)(예, 3층)이 적층된 형태일 수 있다. 이때, 상부 재배선 패턴(222)은 서로 다른 레벨에 위치한 복수의 하부 재배선 패턴(212)(예, 2층 또는 3층)으로 제공될 수 있다. 예를 들어, 도면을 참조하면, 복수의 상부 재배선 패턴(222)(예, 3층) 중 하층의 상부 재배선 패턴(222)은 복수의 상부 절연층(221)(예, 3층) 중 하층의 상부 절연층(221)의 상면에 배치되고, 중간층의 상부 재배선 패턴(222)은 중간층의 상부 절연층(221)의 상면에 배치되고, 상층의 상부 재배선 패턴(222)은 상층의 상부 절연층(221)의 상면에 배치될 수 있다. 이때, 상층의 상부 재배선 패턴(222)은 포스트 전극 형태의 상부 연결 패드(222P1)일 수 있고, 복수의 재배선 패턴들(222)은 실질적으로 하층 및 중간층의 재배선 패턴들(222)(예, 2층)을 포함할 수 있다. 공정에 따라서 서로 다른 레벨의 절연층(221) 간의 경계가 불분명할 수도 있다.
상부 재배선 패턴(222)은 하부 재배선 패턴(212)에 전기적으로 연결되며 서로 다른 레벨에 위치한 복수의 상부 재배선 패턴들(222)을 포함할 수 있다. 복수의 상부 재배선 패턴들(222) 중 최상측 상부 재배선 패턴은 인터포저 기판(200)의 상면(200S1) 보다 돌출된 상부 연결 패드(222P1)를 포함할 수 있다.
도 1c와 함께 도 3a를 참조하면, 상부 연결 패드(222P1)의 하부에 위치한 적어도 하나의 상부 재배선 패턴(222c)은 상부 재배선 비아(223)를 통해 상부 연결 패드(222P1) 또는 다른 층의 상부 재배선 패턴과 연결되는 랜딩 패드(222P2)를 포함할 수 있다. 랜딩 패드(222P2)는 수직 방향(Z축 방향)으로 상부 연결 패드(222P1)와 중첩될 수 있다. 상부 연결 패드(222P1)의 최대폭(d1)은 랜딩 패드(222P2)의 최대폭(d2) 보다 작을 수 있다. 예를 들어, 상부 연결 패드(222P1)의 최대폭은 40㎛ 내지 50㎛ 범위이고, 랜딩 패드(222P2)의 최대폭은 50㎛ 내지 60㎛ 범위일 수 있다. 상부 연결 패드(222P1)는 상부 재배선 비아(223)와 일체로 형성되는 바디층(222P1a), 및 바디층(222P1a) 상에 배치된 배리어층(222P1b)을 포함할 수 있고, 배리어층(222P1b)의 두께는 바디층(222P1a)의 두께 보다 작을 수 있다. 바디층(222P1a)은 구리(Cu) 또는 니켈(Ni)을 포함하는 단층 구조를 가질 수 있고, 배리어층(222P1b)은 니켈(Ni) 또는/및 금(Au)을 포함하는 단층 또는 다층 구조를 가질 수 있다. 배리어층(222P1b)은 상부 연결 범프(31)와 바디층(222P1a)의 사이에서 확산 방지 기능을 할 수 있다.
상부 재배선 비아(223)는, 하부 재배선 비아(213)와 같이, 필드 타입의 비아 또는 컨포멀 타입의 비아일 수 있다. 하부 재배선 비아(213)는 예를 들어, 포토 리소그라피 공정에 의해 비아홀을 형성하고 도금 공정에 의해 금속 물질을 충전하여 형성될 수 있다.
상부 재배선 구조(220)와 하부 재배선 구조(210)는 상부 절연층(221)과 하부 절연층(211)의 경계선(bs)에 대해 서로 반대 방향으로 적층될 수 있다. 예를 들어, 상부 재배선 구조(220)는 경계선(bs)를 기준으로 +Z축 방향으로 적층되고, 하부 재배선 구조(210)는 경계선(bs)를 기준으로 -Z축 방향으로 적층될 수 있다. 따라서, 복수의 하부 재배선 패턴들(212)과 복수의 상부 재배선 패턴들(222)은 적어도 한층 이상의 하부 절연층(211)과 적어도 한층 이상의 상부 절연층(221) 사이의 접촉 경계선(bs)을 기준으로 서로 반대 방향으로 돌출될 수 있다. 또한, 하부 재배선 비아(213)와 상부 재배선 비아(223)는 서로 반대 방향의 테이퍼 형상을 가질 수 있다.
대면적 패키지 기판에 실장되는 고성능 반도체 칩(300)은 미세 피치(fine pitch)로 집적된 복수의 접속 패드(302)를 가질 수 있고, 이에 대응하는 패키지용 기판 역시 미세 피치의 배선 또는 재배선 회로가 요구된다. 본 발명의 일 실시예에서, 베이스 기판(100)의 코어 배선 패턴(112), 상부 배선 패턴(122), 및 하부 배선 패턴(132)(이하 '배선 패턴')과 인터포저 기판(200)의 하부 재배선 패턴(212) 및 상부 재배선 패턴(222)은 서로 다른 라인 앤 스페이스(line and space) 규격을 가질 수 있다. 따라서, 일 실시예에 따른 반도체 패키지(1000A)는 고성능 반도체 칩(300)에 대응하는 라인 앤 스페이스를 구현하는 동시에 높은 수율로 제조되어 제품 단가를 획기적으로 낮출 수 있다.
일 실시예에서, 배선 패턴(112, 122, 132), 하부 재배선 패턴(212), 및 상부 재배선 패턴(222)은 각각 소정의 라인 앤 스페이스 규격을 가질 수 있다. 배선 패턴(112, 122, 132)의 라인 앤 스페이스는 40㎛ 이상 및 40㎛ 이상이고, 하부 재배선 패턴(212)의 라인 앤 스페이스는 7㎛ 이상 및 10㎛ 이상이고, 상부 재배선 패턴(222)의 라인 앤 스페이스는 5㎛ 이상 및 5㎛ 이상일 수 있다. 일 실시예에 따르면, 제품 수율을 저하시키는 미세 피치의 패턴 형성을 최소화하고, 라인 앤 스페이스를 단계적으로 조절하여 고성능 반도체 칩에 대응하는 라인 앤 스페이스를 구현할 수 있다.
이하, 도 3b를 참조하여, 배선 패턴(112, 122, 132)과 하부 및 상부 재배선 패턴들(212, 222)의 라인 앤 스페이스를 설명한다. 도 3b는 XY 평면 상에서 제1 방향(X축 방향)으로 연장되고 제2 방향(Y축 방향)으로 서로 인접한 한 쌍의 상부 재배선 패턴들(222a, 222b)를 도시한다.
도 3b를 참조하면, 라인(L) 앤 스페이스(S)는 금속 배선(또는 재배선)의 선폭(L)과 서로 인접한 배선(또는 재배선) 사이의 간격(또는 '이격 거리')(S)으로 정의될 수 있다. 예를 들어, 서로 인접한 한 쌍의 제1 및 제2 상부 재배선 패턴(222a, 222b) 각각의 일부가 제1 방향(X축 방향)으로 연장된 경우, 제1 또는 제2 상부 재배선 패턴(222a, 222b)의 제2 방향(Y축 방향)에 대한 선폭(L)은 5㎛ 내지 10㎛ 범위이고, 제2 방향(예, Y축 방향)에 대한 제1 및 제2 상부 재배선 패턴(222a, 222b)들 사이의 간격(S)은 5㎛ 내지 10㎛ 범위일 수 있다.
유사하게, 서로 인접한 한 쌍의 하부 재배선 패턴(212) 각각의 일부가 제1 방향(X축 방향)으로 연장된 경우, 하부 재배선 패턴(212)의 제2 방향(Y축 방향)에 대한 선폭(L)은 7㎛ 내지 20㎛ 범위이고, 제2 방향(예, Y축 방향)에 대한 한 쌍의 하부 재배선 패턴(212)들 사이의 간격(S)은 10㎛ 내지 20㎛ 범위일 수 있다.
유사하게, 배선 패턴(112, 122, 132)이 제1 방향(X축 방향)으로 연장되는 경우, 배선 패턴의 제2 방향(Y축 방향)에 대한 선폭은 40㎛ 내지 70㎛ 범위이고, 서로 동일한 레벨에 위치하며 제2 방향(Y축 방향)으로 서로 인접한 한 쌍의 배선 패턴(112, 122, 132) 사이의 간격은 40㎛ 내지 70㎛ 범위일 수 있다.
또한, 일 실시예에서, 인터포저 기판(200) 내의 하부 재배선 비아(213)와 상부 재배선 비아(223)의 크기가 다를 수 있다. 상부 재배선 비아(223)의 직경은 하부 재배선 비아(213)의 직경 보다 작을 수 있다. 예를 들어, 하부 재배선 비아(213)의 최대 직경은 60㎛ 내지 80㎛ 범위이고, 상부 재배선 비아(223)의 최대 직경은 10㎛ 내지 30㎛범위일 수 있다.
반도체 패키지(1000A)는 외부 연결 범프(11), 하부 연결 범프(21), 및 상부 연결 범프(31)(이하 '연결 범프')를 더 포함할 수 있다. 외부 연결 범프(11)는 베이스 기판(100)의 하면(100S2)에 배치되며 배선 패턴(112, 122, 132)과 전기적으로 연결될 수 있다. 하부 연결 범프(21)는 베이스 기판(100)과 인터포저 기판(200) 사이에 배치되며 배선 패턴(112, 122, 132)과 하부 재배선 패턴(222)을 연결할 수 있다. 상부 연결 범프(31)는 반도체 칩(300)과 인터포저 기판(200) 사이에 배치되며 반도체 칩(300)의 접속 패드(302)와 상부 재배선 패턴(212)을 연결할 수 있다. 연결 범프는 예를 들어, 솔더볼(Solder ball), 도전성 범프(Conductive bump) 또는 핀 그리드 어레이(Pin grid array), 볼 그리드 어레이(Ball grid array), 랜드 그리드 어레이(Land grid array)와 같은 그리드 어레이를 가진 플립칩(Flip-chip) 연결 구조를 가질 수 있다.
본 발명은 단계적으로 라인 앤 스페이스를 변경함으로써, 고성능 반도체 칩(300)의 접속이 가능한 범프 피치를 구현할 수 있다. 예를 들어, 서로 인접한 한 쌍의 외부 연결 범프들(11) 사이의 간격은 0.8mm 내지 1.5mm 범위이고, 서로 인접한 한 쌍의 하부 연결 범프들(21) 사이의 간격은 0.1mm 내지 0.7mm 범위이고, 서로 인접한 한 쌍의 상부 연결 범프들(31) 사이의 간격은 50㎛ 내지 150㎛ 범위일 수 있다. 하부 연결 범프 및 상부 연결 범프(21, 31)는 각각 에폭시 수지를 포함하는 언더필 수지(22, 32)에 의해 보호될 수 있다.
일 실시예에서, 전기 신호가 배선 패턴(112, 122, 132)과 하부 및 상부 재배선 패턴들(212, 222), 및 연결 범프들(11, 21, 31)을 통과할 때, 임피던스의 미스매치가 발생할 수 있다. 따라서, 배선 패턴(112, 122, 132)은 전기 신호의 임피던스 미스매치를 보상하기 위한 임피던스 매칭용 회로를 포함할 수 있다. 임피던스 매칭용 회로는 전송 라인의 길이를 증가시키기 위해서 상대적으로 하층에 배치된 하부 배선 패턴(132) 또는/및 코어 배선 패턴(122) 내에 포함될 수 있다.
보호 절연층(230)은 상부 절연층(221)이 배치된 하부 절연층(211)의 일면의 반대측 타면에 배치될 수 있다. 보호 절연층(230)은 복수의 하부 재배선 패턴들(212) 중 최하측 하부 재배선 패턴(212)의 적어도 일부를 덮을 수 있다. 보호 절연층(230)은 예를 들어, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지에 무기필러 또는/및 유리섬유가 혼합된 수지 등의 절연성 수지를 포함할 수 있다. 보호 절연층(230)은 하부 절연층(211) 및 상부 절연층(221)과 다른 종류의 절연성 수지를 포함할 수 있다. 예를 들어, 보호 절연층(230)은 ABF를 포함하고, 하부 절연층(211)은 프리프레그를 포함하고, 상부 절연층(221)은 PID를 포함할 수 있다.
이하, 도 4a 내지 도 4d를 참조하여, 인터포저 기판(200)의 제조 과정을 설명한다. 도 4a 내지 도 4d는 도 1a 및 1c의 인터포저 기판(200)의 제조 과정을 개략적으로 나타낸 단면도들이다.
도 4a를 참조하면, 제1 캐리어(C1) 상에 하부 재배선 패턴(212)을 형성할 수 있다. 도 4a에 도시된 하부 재배선 패턴(212)은 도 1c의 "bs" 선에 인접한 최상측 하부 재배선 패턴에 해당할 수 있다. 하부 재배선 패턴(212)은 도금 공정 및 에칭 공정에 의해 형성될 수 있다.
도 4b를 참조하면, 도4a의 하부 재배선 패턴(212) 상에 복수의 하부 절연층(211)과 하부 재배선 비아(213) 및 하부 재배선 패턴(212)을 형성할 수 있다. 예를 들어, 도면에 도시된 바와 같이, 2층의 하부 절연층(211)과 3층의 하부 재배선 패턴(212) 및 2층의 하부 재배선 비아(213)를 형성할 수 있다. 하부 절연층(211)은 절연성 필름을 라미네이션 한후 경화하여 형성될 수 있다. 하부 절연층(211)은 예를 들어, 프리프레그를 이용하여 형성될 수 있다. 도 4b를 기준으로 최상측 하부 절연층(211) 상에 돌출된 하부 재배선 패턴(212) 상에 보호 절연층(230)을 형성할 수 있다. 보호 절연층(230)은 역시 절연성 필름을 이용하여 형성될 수 있다. 예를 들어, 보호 절연층(230)은 ABF를 이용하여 형성될 수 있다.
도 4c를 참조하면, 도 4b의 제1 캐리어(C1)를 제거한 뒤 하부 재배선 구조(210)를 뒤집어서 제2 캐리어(C2) 상에 부착할 수 있다. 도 4b에서 제1 캐리어(C1)와 대향하던 면(bs)은 이후 형성될 상부 재배선 구조(220)와의 경계선(bs)이 될 수 있다. 도 4c를 기준으로 최상측 하부 재배선 패턴(212)의 상면과 최상측 하부 절연층(211)의 상면은 서로 공면(coplanar)에 있을 수 있다.
도 4d를 참조하면, 하부 재배선 구조(210) 상에 복수의 상부 절연층(221), 복수의 상부 재배선 패턴(222), 및 복수의 상부 재배선 비아(223)를 형성할 수 있다. 도면 상에서 최상층 상부 절연층(221) 상에 돌출된 상부 연결 패드(221P1)와 이를 상부 재배선 패턴(222)에 연결하는 비아는 각각 상부 재배선 패턴(222)과 상부 재배선 비아(223)의 층수에 포함시키지 않을 수 있다. 예를 들어, 도면에 도시된 바와 같이, 3층의 상부 절연층(221)과 2층의 상부 재배선 패턴(222)과 2층의 상부 재배선 비아(223)를 형성할 수 있다. 이후, 제2 캐리어(C2)를 제거하고 보호 절연층(230)에 하부 재배선 패턴(212)을 노출시키는 개구부를 형성할 수 있다. 보호 절연층(230)의 개구부는 도 4b에서 보호 절연층(230)을 경화한 다음 형성될 수도 있다.
도 4a 내지 4d에서 설명한 바와 같이, 하부 재배선 구조(210)와 상부 재배선 구조(220)의 빌드업 방향이 서로 상이하기 때문에, 하부 재배선 패턴(212)과 상부 재배선 패턴(222)의 형성 방향은 서로 반대일 수 있다. 예를 들어, 하부 및 상부 절연층(211, 221)의 경계선(bs)을 기준으로 하부 재배선 패턴(212)과 상부 재배선 패턴(222)의 돌출 방향을 서로 반대일 수 있다. 유사하게, 하부 재배선 비아(213)와 상부 재배선 비아(223)의 테이퍼 방향은 서로 반대일 수 있다.
반도체 칩(또는 '반도체 구조물')(300)은 인터포저 기판(200)의 상면(200S1) 상에 배치되며, 상부 재배선 패턴(222)에 전기적으로 연결된 접속 패드(302)를 포함할 수 있다. 반도체 칩(300)은 웨이퍼(301) 상에 복수의 집적 회로(IC: Integrated Circuit)가 형성된 IC 칩일 수 있다. 반도체 칩 구조(300)은, 예를 들어, 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, 아날로그-디지털 컨버터, ASIC(application-specific IC), 고속 직렬-병렬 변환 회로를 포함하는 SerDes IC(Serializer and Deserializer IC)와 같은 로직 칩, 또는 DRAM(dynamic RAM), SRAM(static RAM) 등과 같은 휘발성 메모리 칩, 또는 PRAM(phase change RAM), MRAM(magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 칩을 포함할 수 있다.
방열 구조(400)는 베이스 기판(100)의 상면(100S1) 상에 배치되며, 인터포저 기판(200) 및 반도체 칩(300)을 덮을 수 있다. 방열 구조(400)는 접착제에 의해 베이스 기판(100) 상에 부착될 수 있다. 접착제는 열 전도성 접착 테이프, 열 전도성 그리즈, 열 전도성 접착제 등을 사용할 수 있다. 방열 구조(400)는 반도체 칩(300) 상면의 접착 부재(303)에 의해 반도체 칩(300)과 밀착될 수 있다. 방열 구조(400)는 열 전도성이 우수한 도전성 물질을 포함할 수 있다. 예를 들어, 방열 구조(400)는 금(Au), 은(Ag), 구리(Cu), 철(Fe) 등을 포함하는 금속 또는 금속 합금 또는 그라파이트(Graphite), 그라핀(Graphene) 등과 같은 도전성 물질을 포함할 수 있다. 방열 구조(400)는 도면에 도시된 것과 다른 형상을 가질 수 있으며, 다른 실시예들에서는 생략될 수도 있다. 반대로, 후술하는 실시예들에서 방열 구조(400)가 더 포함될 수 있음은 자명하다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지(1000B)를 나타낸 단면도이다.
도 5를 참조하면, 반도체 패키지(1000B)는 인터포저 기판(200)의 하면(200S2) 상에 배치되며 하부 재배선 패턴(212)에 전기적으로 연결된 수동 소자(240)를 더 포함할 수 있다. 수동 소자(240)는 인터포저 기판(200)과 베이스 기판(100)의 사이의 공간에 배치될 수 있다. 수동 소자(240)는 예를 들어, MLCC(Multi Layer Ceramic Capacitor)나 LICC(Low Inductance Chip Capacitor)와 같은 커패시터(capacitor), 인덕터(inductor), 비즈(bead) 등을 포함할 수 있다. 일 실시예에서, 수동 소자(240)는 하부 연결 범프들(21) 사이에 배치되는 LSC(Land-Side Capacitor)를 포함할 수 있다. 수동 소자(240)는 반도체 구조물(300)과 인접한 인터포저 기판(200)의 하면에 부착되어, SI(Signal Integrity) 및 PI(Power Integrity) 특성을 개선할 수 있다.
도 6a 및 6b는 본 발명의 일 실시예에 따른 반도체 패키지(1000C)를 나타낸 단면도 및 평면도다. 도 6a는 도 6b의 II-II'선의 단면도이다.
도 6a 및 6b를 참조하면, 반도체 패키지(1000C)는 베이스 기판(100)의 상면(100S1) 상에서 인터포저 기판(200)과 인접하게 배치되며, 배선 패턴 또는 상부 배선 패턴(122)에 전기적으로 연결된 복수의 수동 소자들(500)을 더 포함할 수 있다. 수동 소자(500)는 예를 들어, 커패시터, 인덕터, 비즈 등을 포함할 수 있다. 수동 소자(500)는 베이스 기판(100) 상에 플립-칩(flip-chip) 방식으로 실장될 수 있다. 일 실시예에서, 도 1a의 방열 구조(400)가 적용된 경우, 수동 소자(500)는 방열 구조(400)의 내측에 위치할 수 있다. 수동 소자(500)는 SI 및 PI 특성을 개선할 수 있다.
도 7a 및 7b는 본 발명의 일 실시예에 따른 반도체 패키지(1000D)를 나타낸 단면도 및 평면도이다. 도 7a는 도 7b의 III-III'선의 단면도이다.
도 7a 및 7b를 참조하면, 반도체 패키지(1000D)에서 반도체 구조물(300)은 인터포저 기판(200)의 상면(200S1)에 수평한 방향(X축 방향)으로 서로 이격된 제1 반도체 구조물(310)과 제2 반도체 구조물(320)을 포함할 수 있다. 제1 반도체 구조물(310)과 제2 반도체 구조물(320)은 인터포저 기판(200)의 상부 재배선 패턴(222) 및 상부 재배선 비아(223)를 통해서 서로 전기적으로 연결될 수 있다. 제1 반도체 구조물(310)과 제2 반도체 구조물(320)은 서로 다른 종류의 반도체 칩을 포함할 수 있다.
예를 들어, 제1 반도체 구조물(310)은 CPU, GPU, 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서 및 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC 등의 로직 칩을 포함할 수 있고, 제2 반도체 구조물(320)은 DRAM, SRAM, 플래시(flash), PRAM, ReRAM, FeRAM, MRAM, 또는 HBM(High bandwidth memory), HMC(Hybrid memory cubic) 등과 같은 메모리 반도체를 포함할 수 있다.
도 8a 내지 8e는 도 1의 반도체 패키지(1000A)의 제조 과정을 개략적으로 나타낸 단면도들이다.
도 8a를 참조하면, 베이스 기판(100) 상에 인터포저 기판(200)을 실장할 수 있다. 베이스 기판(100)은 가로/세록 폭이 40mm 이상이고, 인터포저 기판(200)은 가로/세로 폭이 각각 20mm 이상일 수 있다. 인터포저 기판(200)은 하부 연결 범프(21)에 의해 베이스 기판(100)에 부착되며, 배선 패턴 또는 상부 배선 패턴(122)에 전기적으로 연결될 수 있다. 하부 연결 범프(21)는 솔더볼을 포함할 수 있다. 인터포저 기판(200)은 리플로우(reflow) 공정에 의해 베이스 기판(100)에 부착될 수 있다.
도 8b를 참조하면, 다음으로, 인터포저 기판(200)과 베이스 기판(100) 사이에 하부 연결 범프(21)를 보호하는 하부 언더필 수지(22)를 형성할 수 있다. 언더필 수지(22)는 인터포저 기판(200)과 베이스 기판(100) 사이에 언더필 수지 재료(예, 에폭시 수지)를 도포한 후 경화하여 형성될 수 있다. 하부 언더필 수지(22)는 필수적인 요소는 아니며 경우에 따라 생략될 수 있다.
도 8c를 참조하면, 인터포저 기판(200) 상에 반도체 구조물(300)을 배치할 수 있다. 반도체 구조물(300)은 ASIC 등의 로직 칩일 수 있다. 반도체 구조물(300)은 상부 연결 범프(31)를 통해서 인터포저 기판(200)에 물리적 및 전기적으로 연결될 수 있다. 반도체 구조물(300)의 상부에는 접착 부재(303)가 배치될 수 있다. 접착 부재(303)는 에폭시 수지를 포함하는 접착 물질을 포함할 수 있다. 접착 부재(303)는 열전도성이 우수한 물질을 포함할 수도 있다.
도 8d를 참조하면, 반도체 구조물(300)과 인터포저 기판(200) 사이에 상부 연결 범프(31)를 보호하는 상부 언더필 수지(32)를 형성할 수 있다. 상부 언더필 수지(32)는 하부 언더필 수지(22)와 유사한 재료 및 방법으로 형성될 수 있다. 상부 언더필 수지(32) 역시 일 실시예의 반도체 패키지에서 필수적인 구성요소는 아니며, 경우에 따라 생략될 수 있다.
도 8e를 참조하면, 베이스 기판(100) 상에 인터포저 기판(200) 및 반도체 구조물(300)을 덮는 방열 구조(400)를 부착할 수 있다. 방열 구조(400)는 에폭시 수지 등의 접착제에 의해서 베이스 기판(100)의 상면(100S1)에 부착될 수 있다. 또한, 방열 구조(400)는 접착 부재(303)에 의해 반도체 구조물(300)과 밀착될 수 있다. 발열 구조(400)는 방열 및 전자파 차폐 기능을 할 수 있는 도전성 물질을 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 서로 반대에 위치한 상면 및 하면을 가지며, 배선 패턴을 포함하는 베이스 기판;
    상기 베이스 기판의 상기 상면 상에 배치되며, 서로 반대에 위치한 상면 및 하면을 가지며, 상기 배선 패턴에 전기적으로 연결된 하부 재배선 패턴 및 상기 하부 재배선 패턴 상에 배치되며 상기 하부 재배선 패턴에 전기적으로 연결된 상부 재배선 패턴을 포함하는 인터포저 기판;
    상기 인터포저 기판의 상기 상면 상에 배치되며, 상기 상부 재배선 패턴에 전기적으로 연결된 반도체 구조물;
    상기 베이스 기판의 상기 상면 상에 배치되며, 상기 인터포저 기판 및 상기 반도체 구조물을 덮는 방열 구조;
    상기 베이스 기판의 상기 하면 상에 배치되며, 상기 배선 패턴과 연결된 복수의 외부 연결 범프들;
    상기 베이스 기판과 상기 인터포저 기판 사이에 배치되며, 상기 배선 패턴과 상기 하부 재배선 패턴을 연결하는 복수의 하부 연결 범프들; 및
    상기 인터포저 기판과 상기 반도체 구조물 사이에 배치되며, 상기 상부 재배선 패턴과 상기 반도체 구조물을 연결하는 복수의 상부 연결 범프들; 을 포함하고,
    상기 복수의 외부 연결 범프들 중 서로 인접한 한 쌍의 외부 연결 범프들 사이의 간격은 0.8mm 내지 1.5mm 범위이고,
    상기 복수의 하부 연결 범프들 중 서로 인접한 한 쌍의 하부 연결 범프들 사이의 간격은 0.1mm 내지 0.7mm 범위이고,
    상기 복수의 상부 연결 범프들 중 서로 인접한 한 쌍의 상부 연결 범프들 사이의 간격은 50㎛ 내지 150㎛ 범위인 반도체 패키지.
  2. 제1 항에 있어서,
    상기 배선 패턴, 상기 하부 재배선 패턴, 및 상기 상부 재배선 패턴은 각각 제1 방향으로 연장되며,
    상기 배선 패턴의 상기 제1 방향에 수직한 제2 방향에 대한 선폭은 40㎛ 내지 70㎛ 범위이고,
    상기 하부 재배선 패턴의 상기 제2 방향에 대한 선폭은 7㎛ 내지 20㎛ 범위이고,
    상기 상부 재배선 패턴의 상기 제2 방향에 대한 선폭은 5㎛ 내지 10㎛ 범위인 반도체 패키지.
  3. 제1 항에 있어서,
    상기 베이스 기판의 최소폭은 40mm 내지 80mm 범위이고,
    상기 인터포저 기판의 최소폭은 10mm 내지 20mm 범위인 반도체 패키지.
  4. 제1 항에 있어서,
    상기 인터포저 기판의 상기 하면 상에 배치되며 상기 하부 재배선 패턴에 전기적으로 연결된 수동 소자를 더 포함하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 인터포저 기판은,
    적어도 한층 이상의 하부 절연층, 상기 적어도 한층 이상의 하부 절연층 상에 배치되며 서로 다른 레벨에 위치한 복수의 상기 하부 재배선 패턴과, 상기 적어도 한층 이상의 하부 절연층을 관통하여 상기 복수의 하부 재배선 패턴들을 상호 연결하는 하부 재배선 비아,
    상기 적어도 한층 이상의 하부 절연층의 일면 상에 적층되는 적어도 한층 이상의 상부 절연층, 상기 적어도 한층 이상의 상부 절연층 상에 배치되며 서로 다른 레벨에 위치한 복수의 상기 상부 재배선 패턴과, 상기 적어도 한층 이상의 상부 절연층을 관통하여 상기 복수의 상부 재배선 패턴들을 상호 연결하거나 상기 복수의 상부 재배선 패턴들과 상기 복수의 하부 재배선 패턴들을 연결하는 상부 재배선 비아, 및
    상기 적어도 한층 이상의 하부 절연층의 상기 일면과 반대에 위치한 타면에 배치되며 상기 복수의 하부 재배선 패턴들의 적어도 일부를 덮는 보호 절연층을 더 포함하고,
    상기 복수의 하부 재배선 패턴들과 상기 복수의 상부 재배선 패턴들은 상기 적어도 한층 이상의 하부 절연층과 상기 적어도 한층 이상의 상부 절연층 사이의 접촉 경계선을 기준으로 서로 반대 방향으로 돌출되는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 상부 절연층은 감광성 수지를 포함하고,
    상기 하부 절연층 및 상기 보호 절연층은 비감광성 수지를 포함하는 반도체 패키지.
  7. 제5 항에 있어서,
    상기 하부 재배선 비아와 상기 상부 재배선 비아는 서로 반대 방향의 테이퍼 형상을 갖는 반도체 패키지.
  8. 제5 항에 있어서,
    상기 하부 재배선 비아의 최대 직경은 60㎛ 내지 80㎛ 범위이고,
    상기 상부 재배선 비아의 최대 직경은 10㎛ 내지 30㎛범위인 반도체 패키지.
  9. 제5 항에 있어서,
    상기 복수의 상부 재배선 패턴들 중 최상측 상부 재배선 패턴은 상기 인터포저 기판의 상기 상면 보다 높은 레벨에 위치한 상부 연결 패드를 포함하고,
    상기 복수의 하부 재배선 패턴들 중 최하측 하부 재배선 패턴은 상기 인터포저 기판의 상기 하면 보다 높은 레벨에 위치한 하부 연결 패드를 포함하고,
    상기 보호 절연층은 상기 하부 연결 패드의 적어도 일부를 노출시키며 상기 복수의 하부 연결 범프들을 각각 수용하는 복수의 개구부들을 갖는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 베이스 기판과 상기 인터포저 기판 사이에 배치되며, 상기 복수의 하부 연결 범프들을 감싸는 하부 언더필 수지, 및
    상기 인터포저 기판과 상기 반도체 구조물 사이에 배치되며, 상기 복수의 상부 연결 범프들을 감싸는 상부 언더필 수지를 더 포함하는 반도체 패키지.
  11. 제1 항에 있어서,
    상기 베이스 기판의 상기 상면 상에서 상기 인터포저 기판과 인접하게 배치되며, 상기 배선 패턴에 전기적으로 연결된 복수의 수동 소자들을 더 포함하는 반도체 패키지.
  12. 제1 항에 있어서,
    상기 반도체 구조물은 상기 인터포저 기판의 상기 상면에 수평한 방향으로 서로 이격된 제1 반도체 구조물과 제2 반도체 구조물을 포함하는 반도체 패키지.
  13. 제12 항에 있어서,
    상기 제1 반도체 구조물은 로직(Logic) 칩을 포함하고,
    상기 제2 반도체 구조물은 메모리(Memory) 칩을 포함하는 반도체 패키지.
  14. 제1 항에 있어서,
    상기 베이스 기판은 코어 절연층 및 상기 코어 절연층의 상면 및 하면에 각각 적층된 상부 및 하부 빌드업 절연층들을 더 포함하고,
    상기 배선 패턴은 상기 코어 절연층의 상기 상면 및 상기 하면 상에 각각 배치된 코어 배선 패턴들과 상기 상부 및 하부 빌드업 절연층들 상에 각각 배치된 상부 및 하부 배선 패턴들을 포함하는 반도체 패키지.
  15. 제14 항에 있어서,
    상기 베이스 기판은 상기 상부 빌드업 절연층을 관통하여 상기 상부 배선 패턴을 상기 코어 절연층의 상기 상면에 배치된 상기 코어 배선 패턴에 연결하는 상부 배선 비아 및 상기 하부 빌드업 절연층을 관통하여 상기 하부 배선 패턴을 상기 코어 절연층의 상기 하면에 배치된 상기 코어 배선 패턴에 연결하는 하부 배선 비아를 더 포함하고,
    상기 하부 배선 비아와 상기 상부 배선 비아는 서로 반대 방향의 테이퍼 형상을 갖는 반도체 패키지.
  16. 배선 패턴을 포함하는 베이스 기판;
    서로 다른 레벨에 위치하며 상기 배선 패턴에 전기적으로 연결된 복수의 하부 재배선 패턴들 및 상기 복수의 하부 재배선 패턴들에 전기적으로 연결된 복수의 상부 재배선 패턴들을 포함하며, 상기 베이스 기판 상에 배치되는 인터포저 기판; 및
    상기 인터포저 기판 상에 배치되며, 상기 복수의 상부 재배선 패턴들에 전기적으로 연결된 반도체 구조물; 을 포함하고,
    상기 복수의 상부 재배선 패턴들 중 최상측 상부 재배선 패턴은 상기 인터포저 기판의 상면 보다 돌출된 상부 연결 패드를 포함하고,
    상기 상부 연결 패드의 하부에 위치한 적어도 하나의 상부 재배선 패턴은 상기 상부 연결 패드와 중첩되는 랜딩 패드를 포함하고,
    상기 상부 연결 패드의 최대폭은 상기 랜딩 패드의 최대폭 보다 작은 반도체 패키지.
  17. 제16 항에 있어서,
    상기 상부 연결 패드의 최대폭은 40㎛ 내지 50㎛ 범위이고,
    상기 랜딩 패드의 최대폭은 50㎛ 내지 60㎛ 범위인 반도체 패키지.
  18. 제16 항에 있어서,
    상기 상부 연결 패드는 바디층, 및 상기 바디층 상에 배치된 배리어층을 포함하고,
    상기 배리어층의 두께는 상기 바디층의 두께 보다 작은 반도체 패키지.
  19. 배선 패턴을 포함하는 베이스 기판;
    상기 배선 패턴에 전기적으로 연결된 하부 재배선 패턴 및 상기 하부 재배선 패턴에 전기적으로 연결된 상부 재배선 패턴을 포함하며, 상기 베이스 기판 상에 배치되는 인터포저 기판; 및
    상기 인터포저 기판 상에 배치되며, 상기 상부 재배선 패턴에 전기적으로 연결된 반도체 구조물; 을 포함하고,
    상기 하부 재배선 패턴 및 상기 상부 재배선 패턴은 제1 방향으로 연장되며,
    상기 하부 재배선 패턴의 상기 제1 방향에 수직한 제2 방향에 대한 선폭은 7㎛ 내지 20㎛ 범위이고,
    상기 상부 재배선 패턴의 상기 제2 방향에 대한 선폭은 5㎛ 내지 10㎛ 범위이고,
    서로 동일한 레벨에 위치하며 상기 제2 방향으로 서로 인접한 한 쌍의 상기 하부 재배선 패턴 사이의 간격은 10㎛ 내지 20㎛ 범위이고,
    서로 동일한 레벨에 위치하며 상기 제2 방향으로 서로 인접한 한 쌍의 상부 재배선 패턴 사이의 간격은 5㎛ 내지 10㎛ 범위인 반도체 패키지.
  20. 제19항에 있어서,
    상기 배선 패턴은 상기 하부 재배선 패턴과 상기 상부 재배선 패턴에 의한 임피던스의 미스매치를 보상하는 임피던스 매칭용 회로를 포함하는 반도체 패키지.
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