WO2004047167A1

WO2004047167A1 - 半導体装置、配線基板および配線基板製造方法

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Publication number: WO2004047167A1
Application number: PCT/JP2003/014917
Authority: WO
Inventors: Tomohiro Nishiyama; Masamoto Tago
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Priority date: 2002-11-21
Filing date: 2003-11-21
Publication date: 2004-06-03
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Abstract

本発明は、ベース基板及び半導体チップ間の熱膨張率差に起因する内部応力を低減させることにより、信頼性を向上させ、今後微細化、多ピン化を進めた際に信頼性上の問題を引き起こすことがない半導体装置、配線基板および配線基板製造方法を提供を提供することを課題とする。配線基板２としてシリコンからなるベース基板３の片面に配線層５が形成されており、配線層５の最上層の電極には、外部接続バンプ７が形成されている。ベース基板３には、配線層５と、ベース基板３のチップ装着面上の電極端子とを電気的に接続する貫通孔４が形成されており、チップ装着面の電極端子と半導体チップ１の電極端子とが内部接続バンプ６によって電気的、機械的に接続されている。シリコンからなるベース基板３の熱膨張率は、半導体チップ１と同等であると共に、配線層５の熱膨張率以下となっており、半導体チップ１とベース基板３との間の熱膨張率差に起因した応力が非常に小さい。

Description

明細書半導体装置、配線基板および配線基板製造方法

技術分野

本発明は、半導体装置、半導体装置に用いる配線基板および配線基板製造方法に関し、特にフェイスダウン方式であるフリップチップタイプ半導体装置、フリップチップ夕ィプ半導体装置に用いる配線基板および配線基板製造方法に関する。背景技術

本発明に関する現時点での技術水準をより十分に説明する目的で、本願で引用され或いは特定される特許、特許出願、特許公報、科学論文等の全てを、ここに、参照することでそれらの全ての説明を組入れる。

近年、半導体パッケージの実装密度を向上させるために、パッケージの小型化、微細化、多ピン化が進んでおり、電極端子ピッチを広く保ち、小型化、多ピン化に対応する技術として電極端子をエリアに配置するのが有効である。これは、半導体パッケージとマザ一ボードとを接続する 2次実装においては、インターポ一ザ基板上にエリア配置されたはんだバンプを通して電極をマザ一ボードと接続するポール •ダリッド ·アレイ型の半導体パッケージング技術を指し、半導体チップとインタ —ポーザ基板とを接続する 1次実装においては、半導体チップの機能面上にはんだバンプゃ金バンプなどを同じくエリア配置して接続するフリツプチップ接続技術を指す。

図 1は、従来の半導体装置の構造を示す断面図である。このような半導体パッケ —ジング技術とフリップチップ接続技術とを用いた半導体装置は、図 1に示すようなフリップチップ ·ポール ·グリッド ·アレイ（F C B G A) であり、小型化、微細化、多ピン化に有利である他、半導体チップとインターポーザ基板を金ワイヤで接続するワイヤボンディングタイプの半導体パッケージと比較し配線抵抗が小さく高速動作性により適していることから今後の用途拡大が期待される。また、インタ一ポーザ基板材料は樹脂材料とセラミック材料に大別されるが、製造コストおよび電気特性の面で優位性がある樹脂材料基板が多く用いられている。またフリップチップ接続技術を用いた例として特開平 0 8— 1 6 7 6 3 0号公報にはシリコンに近い低熱膨張係数を有するポリマ材料に配線が形成されスルーホールによりチップと配線が接続された構造が示されている。この構造もワイヤボンディングに比べ実装面積が低減するとともに接続距離が短くなること、さらには熱膨張係数をシリコンと近づけたことで熱応力の緩和を図っている。

これまで L S Iの開発は、トランジスタの寸法を l Z kにすると集積度が k 2倍、動作速度が k倍になるというスケーリング則に沿って進められてきたが、微細化の進行および高速動作の要求により配線抵抗（R) 、配線間容量（C) の増加によるいわゆる R C遅延が無視できなくなり、配線抵抗を下げるために配線材料への銅の採用、配線間容量を下げるために層間絶縁膜に低誘電率膜（ 0 ^~ 1£膜）の適用が有望視されている。このほか、 L S Iを高周波領域で安定動作させるには電源電圧の安定化および高周波ノイズ対策のためデカップリングコンデンサの配置が必須であり、貫通孔を有するシリコン単体あるいはシリコン含有絶縁膜からなる基板、又はサファイアからなる基板上に大容量のコンデンサが形成されたコンデンサ装置およびコンデンサ装置が実装されたモジュールが提案されている。このことは、例えば、特開 2 0 0 2— 0 0 8 9 4 2号公報に開示されている。

また、 L S Iの高集積ィ匕および 1チップ内に様々な機能素子と記憶素子等を作り込みシステムを形成するシステム ·オン ·チップ技術の発展による多ピン化の進行は、フリップチップの電極エリア配置による小型化や微細化を相殺してなお半導体チップを大型化する傾向にある。

しかしながら、従来技術では、図 1に示すフリップチップタイプ半導体装置の構造において、インターポーザ基板に樹脂基板を用いた場合、主にシリコンを母材とする半導体チップの線膨張率が室温で約 2 . 6 p p m/°Cであるのに対し、樹脂基板のそれは 1 5 p p m/°C前後とその差が大きく、熱膨張率差に起因した大きな内部応力が半導体装置に内在することになる。現在は半導体チップとインターポーザ基板の接合部間隙に樹脂を充填し補強することで信頼性を維持しているが、今後の外部端子増加に伴う半導体チップ大型化の進行は内部応力の増加に直結し、信頼性を確保できなくなることが予想される。前記特開 2 0 0 2 - 8 9 4 2号公報に開示の半導体装置構造においても半導体チップはコンデンサを形成した有機層上に接続されており、膨張係数の違いによる熱応力集中の課題は回避されない。また前記特開 0 8— 1 6 7 6 3 0に開示の接続構造も含め、シリコンに熱膨張係数を合わせたィンタ一ポーザ基板に実装されたパッケージはマザ一ポ一ドに実装する場合に熱膨張差による内部応力により信頼性が低下するという課題を持つ。

さらに R C遅延対策の一つとして適用が考えられている L o w— k膜はシリコン酸化（S i〇₂ ) 膜にフッ素、水素、有機などをド一プしたり、ポーラス化した材料によって誘電率を下げているため、従来のシリコン酸化膜などの層間絶縁膜に比ベて脆弱であることが知られている。これは前述の半導体チップとインターポーザ基板間線膨張率差により発生する内部応力の許容限界が低下することを意味し、今後微細化、多ピン化を進めた際に信頼性上の問題を引き起こす。

さらに近年、鉛による地下水汚染対策として従来よりはんだ材料に使用されてきた錫 Z鉛はんだを鉛フリーはんだに置き換える動向にあり、エレクトロニクス業界においても各社鉛入りはんだを全廃する予定である。それに伴い、はんだ自身の組織変化によって接合部に発生した応力を小さくする応力緩和効果を持つ錫 Z鉛はんだとは異なり、錫ベースとなる鉛フリ一はんだでは応力緩和効果が非常に小さく、結果として内部応力が増加することになり、今後微細化、多ピン化を進めた際に信頼性上の問題を引き起こす。発明の開示

従って、本発明の目的は、上記問題点の無い半導体装置を提供することにある。更に、本発明の目的は、配線基板の熱膨張率差に起因する内部応力が低減され、信頼性が向上し、更なる微細化及び多ピン化に対応できる半導体装置を提供することにある。

更に、本発明の目的は、上記問題点の無い半導体装置用配線基板を提供することにある。

更に、本発明の目的は、配線基板の熱膨張率差に起因する内部応力が低減され、信頼性が向上し、更なる微細化及び多ピン化に対応できる半導体装置用配線基板を提供することにある。

更に、本発明の目的は、上記問題点の無い半導体装置用配線基板の製造方法を提供することにある。

更に、本発明の目的は、配線基板の熱膨張率差に起因する内部応力が低減され、信頼性が向上し、更なる微細化及び多ピン化に対応できる半導体装置用配線基板の製造方法を提供することにある。

本発明の第一の側面によれば、半導体チップが配線基板にフリップチップ実装されている半導体装置であって、前記配線基板は、ベース基板と、該ベース基板の片面の配線層形成面に形成された絶縁層と配線とを有する配線層と、前記半導体チップを搭載する前記ベース基板の前記配線層形成面の裏面であるチップ装着面に形成された電極と、前記配線層形成面に形成された前記配線層と前記チップ装着面に形成された前記電極とを電気的に接続する前記ベース基板に形成された貫通孔とを含み、前記ベース基板の熱膨張率は、前記半導体チップと同等もしくは前記配線層の熱膨張率以下であり、前記半導体チップは、前記チップ装着面にフェイスダウンで接続されている半導体装置を提供する。更に、前記半導体チップの熱膨張率は前記配線層の熱膨張率より低いことが望ましい。

本構成により、半導体チップが配線基板のベース基板に搭載されるため、半導体チップとベース基板との熱膨張差を抑えることができ、半導体チップと配線基板との接続信頼性を向上させることができる。また、本構成をマーザ一ボード基板に実装する場合には、配線基板の配線層がマーザーポ一ド基板に対向し、マザ一ボード基板とベース基板との間には配線層が存在するため、配線層はマザ一ポ一ド基板とベース基板間の熱膨張差に起因する応力を緩和することができ、電気的接続信頼性を向上させることができる。この説明で、本発明の配線基板が実装される基板として、マーザーボード基板を例に説明したが、必ずしもこれに限る必要はなく、本発明の配線基板が実装される基板であり、前記ベース基板とは別の基板であればよく、本明細書において、支持基板は、前記ベース基板とは別の基板で本発明の配線基板が実装される基板を意味するものとする。

前記ベース基板の材料は、シリコン、セラミック及び感光性ガラスのいずれかで構成し得る。

前記チップ装着面の前記半導体チップの搭載位置の外周部の少なくとも一部に補強枠材が貼り付けられてもよい。更に、補強枠材の熱膨張率は、半導体チップと同等もしくは配線層の熱膨張率以下であることが望ましい。

前記ベース基板の厚さは、前記チップ装着面の前記半導体チップ搭載位置の外周部の少なくとも一部が前記チップ装着面の前記半導体チップの搭載位置よりも厚くてもよい。

前記配線層形成面及び前記配線層の少なくとも 1方に、機能素子が形成されてもよい。

本発明の第二の側面によれば、半導体チップをフリップチップ実装する配線基板であって、ベース基板と、該ベース基板の片面の配線層形成面に形成された絶縁層と配線とを有する配線層と、前記半導体チップを搭載する前記ベース基板の前記配線層形成面の裏面であるチップ装着面に形成された電極と、前記配線層形成面に形成された前記配線層と前記チップ装着面に形成された前記電極とを電気的に接続する前記ベース基板に形成された貫通孔とを含み、前記ベース基板の熱膨張率は、前記半導体チップと同等もしくは前記配線層の熱膨張率以下である配線基板を提供する。更に、前記半導体チップの熱膨張率は前記配線層の熱膨張率より低いことが望ましい。

本構成により、本発明の第一の側面による半導体装置に関し前述した効果が得られる。

前記チップ装着面の前記半導体チップの搭載位置の外周部の少なくとも一部に補強枠材が貼り付けられてもよい。補強枠材の熱膨張率は、半導体チップと同等もしくは配線層の熱膨張率以下であることが望ましい。

本発明の第三の側面によれば、ベース基板と当該ベース基板の片面の配線層形成面に形成する絶縁層と配線とを有する配線層とからなり、半導体チップをフリップチップ実装する配線基板を製造する配線基板製造方法であって、前記ベース基板の前記配線層形成面側から非貫通孔を形成する工程と、前記非貫通孔を導電性材料で孔埋めして前記配線層形成面に第 1の電極を形成する工程と、前記配線層形成面に前記配線層を形成する工程と、前記配線層形成面の裏面から前記ベース基板を薄くして前記非貫通孔を露出させ前記半導体チップを搭載する第 2の電極を形成するェ程とを含む配線基板製造方法を提供する。

前記半導体チップの搭載位置の外周部の少なくとも一部の加工量を前記半導体チップの搭載位置の加工量よりも少なくし、前記半導体チップの搭載位置の外周部の前記少なくとも一部と前記半導体チップの前記搭載位置とに段差を持たせて前記べース基板を薄くする工程を更に含んでもよい。

前記配線層を形成する工程において、更に機能素子を形成してもよい。本発明の第四の側面によれば、ベース基板と当該ベース基板の片面の配線層形成面に形成する配線層とからなり、半導体チップをフリップチップ実装する配線基板を製造する配線基板製造方法であって、前記ベース基板の前記配線層形成面に配線層を形成する工程と、前記配線層形成面の裏面側から前記ベース基板のみを貫通する貫通孔を形成する工程と、前記貫通孔を導電性材料で埋め前記配線層形成面の裏面に前記半導体チップを搭載する電極を形成する工程とを含む配線基板の製造方法を提供する。

前記半導体チップの搭載位置の外周部の少なくとも一部の加工量を前記半導体チップの搭載位置の加工量よりも少なくし、前記半導体チップの搭載位置の外周部の前記少なくとも一部と前記半導体チップの前記搭載位置とに段差を持たせて前記べ —ス基板を薄くする工程を更に含んでもよい。

前記配線層を形成する工程において、更に機能素子を形成してもよい。

前述の本発明の第一乃至第四の側面によれば、半導体装置、配線基板および配線基板製造方法は、半導体チップが熱膨張率が近い物性を持つ配線基板のベース基板に接続されるため熱膨張率ミスマッチに起因する内部応力が大幅に低減され、さらに、半導体装置のマザ一ボードへの実装、および使用環境下での温度変化による内部応力の変化も低減されることから信頼性を向上することができ、今後の外部端子増加に伴う半導体チップの大型化、層間絶縁膜への脆弱な L o w— k膜の適用、環境対応のはんだ鉛フリ一化によるはんだの応力緩和減少など、内部応力の許容レべル低下をクリァすることを可能にする。

さらに、配線基板の配線層の形成において剛性の高いベース基板上に形成するため、微細な配線パターン形成に対し有利であると共に、半導体装置製造工程をほぼすべてウェハレベルで処理可能なことから、生産効率が高く製造コストを削減することが可能となる。

さらに、配線基板のチップ装着面の裏面に形成されている配線層の大部分の体積を占める層間絶縁膜に使用されている樹脂材料と、ベース基板との間の熱膨張率差に起因して応力が生じるが、チップ装着面の半導体チップの搭載位置の外周部の少なくとも一部に補強枠材を貼り付けることにより、ベース基板の半導体チップの搭載位置を非常に薄くした場合にもベース基板の剛性を保つことができ、結果として配線基板の反りを抑え、実装性、信頼性を向上することが可能となる。

さらに、配線基板のチップ装着面の裏面に形成されている配線層の大部分の体積を占める層間絶縁膜に使用されている樹脂材料と、ベ一ス基板との間の熱膨張率差に起因して応力が生じるが、チップ装着面の半導体チップの搭載位置の外周部の少なくとも一部を厚くすることにより、ベース基板の半導体チップの搭載位置を非常に薄くした場合にもベース基板の剛性を保つことができ、結果として配線基板の反りを抑え、実装性、信頼性を向上することができると共に、ベース基板を薄く加工する際に周辺の段差も一括形成するためプロセスを簡略化でき、コストを削減することが可能となる。

さらに、ベース基板の配線層形成面上もしくは配線層に、コンデンサ、抵抗、ィンダク夕等の機能素子を形成した構成とすることにより、配線層内の最適な位置にコンデンサ、抵抗、インダクタ等の機能素子を配置することで高周波特性の向上や高機能化が可能となり、また実装面積を小さくし、設計自由度を向上させることが可能となる。

さらに、熱膨張率が小さく剛性の高いベース基板の上に配線層を積層することにより、樹脂系基材の上に配線層を積層する場合に比べ、より微細な配線パターンを形成することが可能となる。図面の簡単な説明

図 1は、従来の半導体装置の構造を示す断面図である。

図 2 Aは、本発明に係る第 1の実施の形態の半導体装置の構造の第 1の例を示す断面図である。

図 2 Bは、本発明に係る第 1の実施の形態の半導体装置の構造の第 2の例を示す断面図である。

図 2 Cは、本発明に係る第 1の実施の形態の半導体装置の構造の第 3の例を示す断面図である。

図 3 A乃至図 3 Fは、本発明に係る第 1の実施の形態の半導体装置の配線基板の製造方法に関する各工程図における配線基板の断面図である。

図 4は、本発明に係る第 2の実施の形態の半導体装置の構造を示す断面図である。図 5 A乃至図 5 Eは、本発明に係る第 3の実施の形態の半導体装置の配線基板の製造方法に関する各工程図における配線基板の断面図である。

図 6は、本発明に係る第 4の実施の形態の半導体装置の構造を示す断面図である。図 7 A乃至図 7 Dは、本発明に係る第 4の実施の形態の半導体装置のフリップチップ接合工程以後の組み立て工程における半導体装置の断面図である。発明を実施するための最良の形態

(第 1の実施の形態）

以下、本発明の実施の形態を図面に基づいて詳細に説明する。図 2 Aは、本発明に係る第 1の実施の形態の半導体装置の構造の第 1の例を示す断面図である。図 2 Bは、本発明に係る第 1の実施の形態の半導体装置の構造の第 2の例を示す断面図である。図 2 Cは、本発明に係る第 1の実施の形態の半導体装置の構造の第 3の例を示す断面図である。図 3 A乃至図 3 Fは、本発明に係る第 1の実施の形態の半導体装置の配線基板の製造方法に関する各工程図における配線基板の断面図である。第 1の実施の形態は、図 2 Aを参照すると、配線基板 2としてシリコンからなるベース基板 3の片面に単層又は多層の配線層 5が形成されており、配線層 5の最上層の電極には、外部接続バンプ 7が形成されている。ベース基板 3には、配線層 5 と、ベース基板 3の配線層 5が形成されていない面（以下、チップ装着面と称す）上の電極端子とを電気的に接続する貫通孔 4が形成されており、チップ装着面の電極端子と半導体チップ 1の電極端子とが錫 Z鉛はんだ等の内部接続バンプ 6によつて電気的、機械的に接続されている。

また、シリコンからなるベース基板 3の熱膨張率は、半導体チップ 1と同等であると共に、配線層 5の熱膨張率以下となっており、半導体チップ 1とベース基板 3 との間の熱膨張率差に起因した応力が非常に小さい。従って、図 2 Aに示すように、接合強度の一部を担うために半導体チップ 1と配線基板 2との隙間をエポキシ系樹脂等の封止樹脂によって必ずしも埋める必要はないが、周囲環境との遮断のため必要に応じて、図 2 Bに示すように、半導体チップ 1と配線基板 2との隙間を封止樹脂 8によつて接合部に過大な応力を加えない範囲内で樹脂封止しても良く、また、図 2 Cに示すように、半導体チップ 1の周囲のみを封止樹脂 8で樹脂封止しても良い。

次に、第 1の実施の形態の配線基板 2の製造方法について図 3 A乃至図 3 Fを参照して詳細に説明する。

図 3 Aに示すように、ベース基板 3のシリコンウェハ上に絶縁層 11 aであるシリコン酸化膜（S i〇₂膜）を形成後、リソグラフィ一工程により孔形成位置をパターニングして、絶縁層 11 aを開口し、更に、リアクティブ ·イオン ·エッチング（R I E) により、深さ 1 10 /mの非貫通孔を形成する。なお、非貫通孔の孔径は、直径約 80 mとし、孔の間隔は、約 150 mとした。 R I Eは、反応性ガスプラズマ中の活性化原子の反応で酸化膜を除去する方法であり、ドライエッチング法と同様異方性を持たせたェッチング除去が可能である。

次に、図 3Bに示すように、非貫通孔の形成面に絶縁層 11 bである TEOS ( S i (〇C₂H₅) ₄) 膜をプラズマ CVD法で、メツキシード層の銅（Cu) 膜 (図示せず）をスパッタリングで順次形成する。本構造のような比較的深い孔の全面に CVD法で成膜する場合、その形状から孔の側面には成膜され難い。そこで成膜直後から被覆性の良い膜を形成できる TEOS膜を絶縁層 11 bとして選択した。次にメツキのダマシン法にて非貫通孔を導体 12である Cuで充填し、ケミカル- メカニカル ·ポリツシング（CMP) で導体 12の表面を平坦化する。ダマシン法の他に、 C VD法で導電体を充填することも可能であり、導電体には金属材料の他に導電性樹脂を用いることもできる。

次に、図 3 Cに示すように、 C M P処理した上層の C u膜をエッチングでパターニングし、層間絶縁膜 1 4形成、ビア穴形成、デスミア処理、配線 1 3形成を順次繰り返して多層配線層を形成するビルドァップ工法により配線層 5を形成する。なお、図 3 Cには、配線層 5が 3層である例を示したが、 3層に限定されるものではない。

配線層 5の形成の際に、コンデンサ、抵抗、インダクタ等の機能素子を作り込むことによって高速動作性の向上などが期待でき、例えば層間絶縁膜 1 4の一部を強誘電体材料とし、配線層 5内の電源ラインとグランドラインで挟み込む構造を形成して平行平板型のコンデンサを内臓させ、デカップリング ·キャパシ夕として機能させることができる。その後、最上層配線の電極 1 6 a以外をポリイミドなどのソルダーレジスト 1 5で被覆し、外部接続バンプ形成側の構造が完成する。

ここでは配線層 5内にコンデンサ、抵抗、インダクタなどの機能素子を配線層 5 に形成しているが、導電体が充填されたビアが形成されたシリコン基板上に薄膜プ口セスを使用しコンデンサなどの機能素子を形成してもよいシリコン上への形成なので従来の半導体拡散プロセスを流用することが可能であり、精度が高く、設備投資などのコス卜が抑制され低コス卜化が可能となる。

次に、図 3 Dに示すように、シリコンの薄化処理の前に配線層形成側の表層保護のため支持体 1 7で被覆する。ウェハを反転させ、約 7 0 0 mのシリコンの部分を機械研磨により約 2 0 0 mまで薄くした後、 R I Eによりさらに厚さ約 1 0 0 mになるまで薄くし非貫通孔を露出させる。

第 1の実施の形態では、生産コスト ·生産効率を考慮し機械研磨と R I E法の組み合わせで薄化を行った。機械研磨後の表面には通常歪みを持った層が形成され、条件によってはマイクロクラックが発生し信頼性劣化の原因となる可能性があるため、機械研磨による除去量、および切削速度などの条件には充分配慮する必要がある。また、信頼性に影響を与えない範囲であればすべて機械研磨で薄化を行うこともできる。

次に、図 3 Eに示すように、 R I E処理後の面は貫通孔露出部とそれ以外で材質差異によるエッチング速度差から段差が発生する。そこで、 R I E処理した面を C M Pにより平坦ィ匕すると同時に絶縁層 1 1 bを完全に除去して銅を露出させる。その上に絶縁層 1 1 cの S i O 2膜を形成し、フォトリソ工法によりパ夕一ニングする。

最後に図 3 Fに示すように、絶縁層 1 1 cの開口部に第 2の電極 1 6 bを形成後シリコン窒化膜（S i N膜）のカバー膜 1 8を形成し、支持体 1 7を剥離除去して配線基板 2が完成する。第 1の実施の形態では、絶縁層 1 l a、 l i , 1 1 cやカバー膜 1 8に S i 0 ₂、 S i Nを用いたが、それ以外に比較的低温で成膜可能なプラズマ C VD法で S i C、 S i O F、 S i O Cを用いることもできる。

図 3 A乃至図 3 Fに示す工程により製造されたウェハ状の配線基板 2に半導体チップ 1をフェイスダウン実装し、適宜封止樹脂 8で補強した後、個片化し、外部接続バンプ 7を形成して所要の半導体装置とする。このプロセスでは、ゥヱハ状態で最終工程近くまで作業を進めるため生産効率が高く、生産、検査コストを削減することができる。

半導体チップ 1のサイズが 1 0 X 1 0 mmを超え、外部出力端子数が 1 0 0 0ピンを超えるような場合は、配線基板 2のサイズは大きくなり 4 0〜 5 0 mmと言つた大型化が進んでレる。このような場合では薄く加工されたシリコン基板は強度を保つことができなくなり、個辺化するときに配線基板 2を破壊する恐れがあるため、シリコンの薄化処理、半導体チップの接続電極を形成した後、配線基板 2を個辺化する前にスティフナ 9を貼り付け補強した後に切断する工程とすることが望ましい。さらには配線基板製造と半導体チップ搭載が連続して行うことが可能であればゥェハの状態で半導体チップ 1を搭載し、個辺化することがよい。

また、本発明において、絶縁層は、マザ一ボード基板を一例とする支持基板と配線基板との熱膨張差を緩和できる材料であればよい。支持基板とベース基板の熱膨張率を考慮して選択されることが望ましく、さらに、望ましくは、絶縁層の熱膨張率が、支持基板の熱膨張率より小さく、ベース基板の熱膨張率より大きい材料である。

第 1の実施の形態では、半導体チップ 1と、配線基板 2のベース基板 3とにシリコンを用いているがシリコンに限定されず、ベース基板 3には、熱膨張率が半導体チップ 1の熱膨張率と同等もしくは配線層 5の熱膨張率以下の材料を用い、シリコン以外では、例えば、セラミック又は微細孔の形成が可能な感光性ガラスを用いることができる。ベース基板 3を感光性ガラスとした場合には、非貫通孔ではなく始めに貫通孔を形成した後、ガラス板両面の導通処理および配線層形成を行う。具体的には孔形成パターンを描いたマスクを感光性ガラス上に乗せ、所定波長成分を有する紫外線で露光、熱処理による現像を行い結晶化した部分を酸で除去して貫通孔を有するベース基板 3とする。

(第 2の実施の形態）

図 4は、本発明に係る第 2の実施の形態の半導体装置の構造を示す断面図である。第 2の実施の形態は、第 1の実施の形態の構成に加えて、補強枠材であるスティフナ 9をベース基板 3の半導体チップ 1実装面周囲に貼り付け、配線基板 2の剛性を高めている。スティフナ 9によって配線基板 2の剛性を高めることができるため、ベース基板 3を薄くしてパッケージ厚さの薄化を可能にしたり、スティフナ 9を利用して放熱板 1 0を半導体チップ 1裏面に貼り付け半導体チップ 1の消費電力、発熱量増加に伴う冷却性向上対策を適宜行うことができる。なお、スティフナ 9の材質も、ベース基板 3と同様に半導体チップ 1の熱膨張率と同等もしくは配線層 5の熱膨張率以下であることが望ましい。

(第 3の実施の形態) 図 5 A乃至図 5 Eは、本発明に係る第 3の実施の形態の半導体装置の配線基板の製造方法に関する各工程図における配線基板の断面図である。

第 1の実施の形態では、ベース基板 3に非貫通孔を形成し、導体 12で埋めた後配線層 5を形成したのに対し、本第 3の実施の形態においては最初にベース基板 3 上へ配線層 5を形成した後、貫通孔および裏面電極の形成を行って配線基板 2を完成させる点が異なる。

まず図 5 Aに示すように、厚さ約 700 mのシリコンのベース基板 3上に絶縁層 11 a、配線層 5を第 1の実施の形態と同じ製造方法で形成する。

配線層 5表面を支持体 17で被覆して保護し、反転してベース基板 3を裏面より厚さ約 180 まで機械研削後、中央部を厚さ約 80 ^mまで R I E除去する。図 4が拡大図のため示していないが、 R I E除去の際は基板周辺部の幅 8. 5 mm エリアをマスキングし、中央エリアのみさらに薄化して段差を持たせた。こうすることにより、貫通孔形成部の厚さをさらに薄くできるとともにベース基板 3の剛性を保つことが可能となる。なお、配線基板 2の外形はロ30mm、半導体チップ 1 は外形約口 10mm、厚さ約 700 /mである。また本例では配線基板 2の貫通孔形成部と周囲部が同一材料で一体化した構成となっているが、第 2の実施の形態ように平滑な配線基板 2上の周囲にスティフナ 9を貼り付けることで剛性を保つことも可能である。

次に、図 5Bに示すように、ベース基板 3のシリコンウェハ上に絶縁層 11 cである S i 0₂膜を形成後、フォトリソ工程により孔形成位置をパターニング、絶縁層 11 cを開口し、 R I E除去により貫通孔を形成し、配線層 5最下層の配線を露出させる。次に、貫通孔の側面および上面を絶縁層 1 1 bである TEOS膜で絶縁する。

その後、図 5 Cに示すようにダマシン法によって導体 12である Cuを充填し C MPによる表面平坦化を行った後、図 5Dに示すように電極 16 bを形成し、更に、図 5Eに示すように S i Nカバー膜 18を形成することで、ウェハ状の配泉基板 2 が完成する

(第 4の実施の形態）

図 6は、本発明に係る第 4の実施の形態の半導体装置の構造を示す断面図である。図 7 A乃至図 7 Dは、本発明に係る第 4の実施の形態の半導体装置のフリップチップ接合工程以後の組み立て工程における半導体装置の断面図である。

第 4の実施の形態は、図 6を参照すると、ベース基板 3の周囲に段差を設け中央部を薄くしており、半導体チップ 1をフリップチップ実装、樹脂封止した後に裏面を一括研磨することで、半導体装置全体として薄化が成されている。

まず、図 7 Aに示すように、支持体 1 7が貼り付けられたままのウェハ状の配線基板 2に半導体チップ 1をフリップチップ実装する。次に、図 7 Bに示すように、半導体チップ 1とベース基板 3の隙間に封止樹脂 8を流し込み充填すると共に、実装体の上面が封止樹脂 8で覆われるまで封止樹脂 8を供給する。これは、半導体チップ 1裏面研削時のダメージ軽減のために行うもので、接合部および素子信頼性に問題ない範囲内で適宜樹脂供給量の変更および工程の省略を行うことができる。その後、図 7 Cに示すように、半導体チップ 1裏面を厚さが約 5 0 z mになるまで研削し、外部接続バンプ 7を除く半導体装置厚さを約 2 2 0 mとした。なお、配線層 5は 2層構成としている。次に、図 7 Dに示すように、ダイシング加工でゥェハを個片化し支持体 1 7を剥離する。最後に外部接続バンプ 7をマイクロポール搭載法により形成し、半導体装置が完成する。外部接続バンプ 7の形成方法については、はんだペースト印刷法、蒸着法、電解メツキ法など他の方法を用いることが可能で、支持体剥離、個片化工程の順序はバンプ形成方法や生産性を考慮して適宜変更することができる。

(第 5の実施の形態）

第 1の実施の形態ではシリコンよりなるベース基板に貫通孔を形成した後、配線層を形成して支持体に貼り付け、裏面よりシリコンを薄く加工して半導体チップ 1 の搭載面を露出させることで配線基板 2を形成した。第 3の実施の形態ではシリコン基板上に配線層 5を形成し、その裏面からシリコンを薄く加工し、その後に貫通孔を形成して半導体チップ 1の搭載面を形成し配線基板 2を形成した。

いづれの場合も半導体チップ 1の搭載面を最終的に加工しているが、第 5の実施の形態では、ベース基板 2に R I Eにより貫通孔となるビアを形成し、内壁の絶縁膜形成、導電体の充填、 CMPによる平坦化を順次実施して、半導体チップ 1を搭載するためのパッドを形成する。この後この面を支持体に貼り付け、裏面よりシリコン薄型化のための機械研削加工、ドライエッチング加工を適宜組み合わせて、貫通電極を形成する。この後、多層配線層を形成し、外部端子を形成して配線基板とする。この方法によれば、半導体チップ 1の搭載面の電極形成工程、またコンデンサなどの機能素子を形成する工程など比較的高い精度が要求される工程を支持体や多層配線層を形成する前に半導体製造の拡散工程による技術を利用することができると言う利点を有する。

これら実施の形態においては貫通ビア径を 8 0 mとしているが、ビアを形成する際の穴あけ工程については 1 5 0 m程度の大口径も可能である。電極の配列ピツチにもよるが、高密度ィヒの観点からはビア径は小さい方が望ましく、 5 0 m以下が採用される。ビア形成の工法を選択することで 1 0 程度までは実施可能でめ■©。

また、ビアを露出させる工程をシリコンの機械研削によりシリコンとビアに充填した導電体を一括して加工する実施する場合は導電体が研削砥石に目詰まりしゃすく、加工面が粗くなり、歩留まりを低下させることが考えられる。このためビア径は加工するシリコンウェハに対して面積で 2 %以下が望ましく、 8インチウェハに 4 0 0 0ピンの基板が 6 0個取れるようなレイアウトとした場合、貫通ビアの直径は 3 0 m以下が最も適し、ビアに導電材料を充填する工程の観点から充填性を重視すると 1 0 m以上が望ましい。以上説明したように、本実施の形態によれば、半導体チップ 1が熱膨張率が近い物性を持つ配線基板 2のベース基板 3に接続されるため熱膨張率ミスマッチに起因する内部応力が大幅に低減され、さらに、半導体装置のマザ一ボードへの実装、および使用環境下での温度変化による内部応力の変化も低減されることから信頼性を向上することができ、今後の外部端子増加に伴う半導体チップ 1の大型化、層間絶縁膜への脆弱な L o w— k膜の適用、環境対応のはんだ鉛フリー化によるはんだの応力緩和減少など、内部応力の許容レベル低下をクリアすることができるという効果を奏する。

さらに、本実施の形態によれば、配線基板 2の配線層 5の形成において剛性の高いべ一ス基板 3上に形成するため、微細な配線パ夕一ン形成に対し有利であると共に、半導体装置製造工程をほぼすベてウェハレベルで処理可能なことから、生産効率が高く製造コストを削減することができるという効果を奏する。

さらに、本実施の形態によれば、配線基板 2のチップ装着面の裏面に形成されている配線層 5の大部分の体積を占める層間絶縁膜に使用されている樹脂材料と、ベース基板との間の熱膨張率差に起因して応力が生じるが、チップ装着面の半導体チップ 1の搭載位置の外周部すベてもしくはその一部に補強枠材が貼り付けることにより、ベース基板 3の半導体チップ 1の搭載位置を非常に薄くした場合にもベース基板 3の剛性を保つことができ、結果として配線基板 2の反りを抑え、実装性、信頼性を向上することができるという効果を奏する。

さらに、本実施の形態によれば、配線基板 2のチップ装着面の裏面に形成されている配線層 5の大部分の体積を占める層間絶縁膜に使用されている樹脂材料と、ベース基板 3との間の熱膨張率差に起因して応力が生じるが、チップ装着面の半導体チップ 1の搭載位置の外周部すベてもしくはその一部を厚くすることにより、ベース基板 3の半導体チップ 1の搭載位置を非常に薄くした場合にもベース基板 3の剛性を保つことができ、結果として配線基板の反りを抑え、実装性、信頼性を向上することができると共に、ベース基板 3を薄く加工する際に周辺の段差も一括形成するためプロセスを簡略化でき、コストを削減することができるという効果を奏する。さらに、本実施の形態によれば、ベース基板 3の配線層形成面上もしくは配線層 5に、コンデンサ、抵抗、インダクタ等の機能素子を形成した構成とすることにより、配線層 5内の最適な位置にコンデンサ、抵抗、インダクタ等の機能素子を配置することで高周波特性の向上や高機能化が可能となり、また実装面積を小さくし、設計自由度を向上させることができるという効果を奏する。

さらに、本実施の形態によれば、熱膨張率が小さく剛性の高いベース基板 3の上に配線層 5を積層することにより、樹脂系基材の上に配線層 5を積層する場合に比ベ、より微細な配線パターンを形成することができるという効果を奏する。

なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。なお、各図において、同一構成要素には同一符号を付している。産業上の利用の可能性

本発明に係る半導体装置、半導体装置に用いる配線基板および配線基板製造方法は、半導体チップが配線基板にフリップチップ実装されている半導体装置であれば、あらゆるものに適用することが可能であり、その利用の可能性において何ら限定するものではない。

幾つかの好適な実施の形態及び実施例に関連付けして本発明を説明したが、これら実施の形態及び実施例は単に実例を挙げて発明を説明するためのものであって、限定することを意味するものではないことが理解できる。本明細書を読んだ後であれば、当業者にとって等価な構成要素や技術による数多くの変更および置換が容易であることが明白であるが、このような変更および置換は、添付の請求項の真の範囲及び精神に該当するものであることは明白である。

Claims

請求の範囲

1. 半導体チップが配線基板にフリップチップ実装されている半導体装置であって、前記配線基板は、ベース基板と、該ベース基板の片面の配線層形成面に形成された絶縁層と配線とを有する配線層と、前記半導体チップを搭載する前記べ —ス基板の前記配線層形成面の裏面であるチップ装着面に形成された電極と、前記配線層形成面に形成された前記配線層と前記チップ装着面に形成された前記電極とを電気的に接続する前記ベース基板に形成された貫通孔とを含み、前記べ一ス基板の熱膨張率は、前記半導体チップと同等もしくは前記配線層の熱膨張率以下であり、前記半導体チップは、前記チップ装着面にフェイスダウンで接続されている半導体装置。

2 . 前記ベース基板の材料は、シリコン、セラミック及び感光性ガラスのいずれかからなる請求項 1記載の半導体装置。

3 . 前記チップ装着面の前記半導体チップの搭載位置の外周部の少なくとも一部に補強枠材が貼り付けられている請求項 1記載の半導体装置。

4. 前記補強枠材の熱膨張率は、前記半導体チップと同等もしくは前記配線層の熱膨張率以下である請求項 3記載の半導体装置。

5 . 前記ベース基板の厚さは、前記チップ装着面の前記半導体チップ搭載位置の外周部の少なくとも一部が前記チップ装着面の前記半導体チップの搭載位置よりも厚くなつている請求項 1記載の半導体装置。

6 . 前記配線層形成面及び前記配線層の少なくとも 1方【

成されている請求項 1記載の半導体装置。

7 . 前記半導体チップの熱膨張率は前記配線層の熱膨張率より低い請求項 1記載の半導体装置。

8 . 半導体チップをフリップチップ実装する配線基板であって、ベース基板と、該ベース基板の片面の配線層形成面に形成された絶縁層と配線とを有する配線層と、前記半導体チップを搭載する前記ベース基板の前記配線層形成面の裏面であるチップ装着面に形成された電極と、前記配線層形成面に形成された前記配線層と前記チップ装着面に形成された前記電極とを電気的に接続する前記ベース基板に形成された貫通孔とを含み、前記ベース基板の熱膨張率は、前記半導体チップと同等もしくは前記配線層の熱膨張率以下である配線基板。

9 . 前記ベース基板の材料は、シリコン、セラミック及び感光性ガラスのいずれかからなる請求項 8記載の配線基板。

1 0 . 前記チップ装着面の前記半導体チップの搭載位置の外周部の少なくとも一部に補強枠材が貼り付けられている請求項 8記載の配線基板。

1 1 . 前記補強枠材の熱膨張率は、前記半導体チップと同等もしくは前記配線層の熱膨張率以下である請求項 1 0記載の配線基板。

1 2 . 前記ベース基板の厚さは、前記チップ装着面の前記半導体チップ搭載位置の外周部の少なくとも一部が前記チップ装着面の前記半導体チップの搭載位置よりも厚くなつている請求項 8記載の配線基板。

1 3 . 前記配線層形成面及び前記配線層の少なくとも 1方に、機能素子が形成されている請求項 8記載の配線基板。

1 4. 前記半導体チップの熱膨張率は前記配線層の熱膨張率より低い請求項 8記載の配線基板。

1 5 . ベース基板と当該ベース基板の片面の配線層形成面に形成する絶縁層と配線とを有する配線層とからなり、半導体チップをフリップチップ実装する配線基板を製造する配線基板製造方法であって、前記ベース基板の前記配線層形成面側から非貫通孔を形成する工程と、前記非貫通孔を導電性材料で孔埋めして前記配線層形成面に第 1の電極を形成する工程と、前記配線層形成面に前記配線層を形成する工程と、前記配線層形成面の裏面から前記ベース基板を薄くして前記非貫通孔を露出させ前記半導体チップを搭載する第 2の電極を形成する工程とを含む配線基板製造方法。

1 6 . 前記半導体チップの搭載位置の外周部の少なくとも一部の加工量を前記半導体チップの搭載位置の加工量よりも少なくし、前記半導体チップの搭載位置の外周部の前記少なくとも一部と前記半導体チップの前記搭載位置とに段差を持たせて前記ベース基板を薄くする工程を更に含む請求項 1 5記載の配線基板製造方法。

1 7 . 前記配線層を形成する工程において、更に機能素子を形成する請求項 1 5記載の配線基板製造方法。

1 8 . ベース基板と当該ベース基板の片面の配線層形成面に形成する配線層とからなり、半導体チップをフリップチップ実装する配線基板を製造する配線基板製造方法であって、前記ベース基板の前記配線層形成面に配線層を形成する工程と、前記配線層形成面の裏面側から前記ベース基板のみを貫通する貫通孔を形成するェ程と、前記貫通孔を導電性材料で埋め前記配線層形成面の裏面に前記半導体チップを搭載する電極を形成する工程とを含む配線基板製造方法。

1 9 . 前記半導体チップの搭載位置の外周部の少なくとも一部の加工量を前記半導体チップの搭載位置の加工量よりも少なくし、前記半導体チップの搭載位置の外周部の前記少なくとも一部と前記半導体チップの前記搭載位置とに段差を持たせて前記べ一ス基板を薄くする工程を更に含む請求項 1 8記載の配線基板製造方法。

2 0 . 前記配線層を形成する工程において、更に機能素子を形成する請求項 1 8記載の配線基板製造方法。