JP3683996B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係り、特に片面樹脂封止型パッケージ構造を有する半導体装置のチップ封止用樹脂層およびその形成方法に関するものであり、例えばＧＨｚ帯の高周波数で動作する１００ピン以上の多端子を有する半導体装置に適用されるものである。
【０００２】
【従来の技術】
例えば集積回路カード、ゲーム用マスクＲＯＭカード、小型携帯電話器などに使用される半導体装置は、パッケージの小型化・薄型化に対する要求が特に強い。このような要求に応じるべく、ベア状態の半導体チップ（ベア・チップ）の実装技術が発展しており、チップ・オン・ボード（ＣＯＢ）実装、フリップチップ実装などが知られている。
【０００３】
上記フリップチップ実装は、ベア・チップの素子形成面の金属バンプ電極を配線基板上のチップ搭載面に形成されている電極パッドに押し付けて接続（フリップチップボンディング）するものである。これは、ワイヤーボンディングを必要とするＣＯＢ実装よりも実装密度が優れているが、基板の熱膨脹などに起因する応力が基板・チップの接続部に加わって接続の信頼性を損なうという問題がある。
【０００４】
上記フリップチップ実装の改良例として、ベア・チップと基板との間に樹脂を介在させて基板・チップ相互を機械的に固定した片面樹脂封止型パッケージ構造が知られている。
【０００５】
図９は、従来の片面樹脂封止型パッケージ構造を有する半導体装置の一例の上面を部分的に除去して概略的に示す平面図であり、図１０は図９の半導体装置の下面を概略的に示す平面図であり、図１１は図１０中のＡ−Ａ線に沿う半導体装置の構造を上下反転した状態で概略的に示す断面図である。
【０００６】
図９乃至図１１に示すパッケージ構造は、主面に被接続部を含む配線パターン１３を有する例えば二層の配線基板１１と、上記配線基板１１のチップ搭載面に金属バンプ電極１２を介してフェースダウン型に実装された半導体チップ１０と、上記半導体チップ１０と配線基板１１との間に充填された封止樹脂層１６と、前記配線基板１１のチップ非搭載面に導出・露出され、前記半導体チップ１０に電気的に接続された外部接続用端子１５とを具備する。
【０００７】
前記外部接続用端子は、図１１中に示すように基板１１の下面で垂直方向にバンプ１５１状に形成され、スルーホール配線１４を介して配線パターン１３に接続されている、あるいは、図１２中に示すように配線基板１１の端面部に配線パターン１５２として形成され、ブラインドビアホール配線１７を介して配線パターン１３に接続されている。
【０００８】
また、上記したようなパッケージ構造を有する半導体装置は、樹脂封止後に温度ストレスおよび／または電界ストレスを印加するためのバーンインテストを実施し得るので、樹脂封止を行わないフリップチップ実装よりも優れている。
【０００９】
しかし、図１１、図１２中の封止樹脂層１６の形成に際しては、例えば基板１１上に樹脂供給装置のノズルから液状の樹脂を供給し、樹脂の表面張力と毛細管現象を利用してチップ・基板間に樹脂を流し込んで充填した後に硬化させている。従って、封止樹脂層１６と配線基板１１あるいは半導体チップ１０との密着性が悪く、樹脂封止の信頼性が低く、作業性および量産性が悪く、製造コストが高くなる。
【００１０】
さらに、上記片面樹脂封止型パッケージ構造の改良例およびその製造方法として、特開平６−２０４２７２号、特開平１−１９１４５７号など提案がなされている。
【００１１】
前記特開平６−２０４２７２号には、配線基板（回路基板）に空気抜き貫通孔を開口しておき、フリップチップと基板との間隙にチップの二側面より液状の樹脂を供給し、樹脂の表面張力と毛細管現象を利用してチップ・基板間に樹脂を流し込んで充填した後に硬化させる半導体装置の製造方法が開示されている。
【００１２】
この方法によれば、空気抜き貫通孔の存在により、チップ・基板間に充填した樹脂中の気泡残りを防止することができる。
また、前記特開平１−１９１４５７号には、配線基板（回路基板）のフリップチップ実装箇所に貫通孔を開口し、前記貫通孔を封止樹脂の流動ゲートとしてフリップチップと基板との間隙に封止樹脂を充填してなる半導体装置が開示されている。
【００１３】
しかし、上記したような半導体装置も、依然として封止樹脂層と配線基板あるいは半導体チップとの密着性が必ずしも十分ではなく、封止樹脂層の信頼性が低い。
【００１４】
【発明が解決しようとする課題】
上記したように従来の片面樹脂封止型パッケージ構造を有する半導体装置およびその製造方法は、配線基板あるいは半導体チップと封止樹脂層との密着性が必ずしも十分ではなく、封止樹脂層の信頼性が低いという問題があった。
【００１５】
本発明は上記の問題点を解決すべくなされたもので、配線基板あるいは半導体チップと封止樹脂層との密着性を高め、封止樹脂層の信頼性の向上を図り得る片面樹脂封止型パッケージ構造を有する半導体装置およびその製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の半導体装置は、チップ搭載面に被接続部を含む配線を有し、前記チップ搭載面の一部に溝を有する配線基板と、素子形成面に外部接続端子群を有し、前記素子形成面が前記配線基板のチップ搭載面にフェースダウン型に実装され、前記外部接続端子群が前記被接続部と電気的に接続された半導体チップと、前記溝部の内部を含む前記半導体チップと配線基板との間を充填すると共に前記半導体チップの少なくとも各外周側面を覆うように樹脂がトランスファモールド形成された封止樹脂層と、前記配線基板のチップ非搭載面に導出・露出され、前記半導体チップに電気的に接続された外部接続用端子とを具備し、前記溝は、前記半導体チップ・配線基板の電気的接続部を避けるように位置するように形成された溝主部の外周縁部の少なくとも一部から前記外部接続端子群の形成領域外まで溝副部が枝状に延びていることを特徴とする。
【００１７】
また、本発明の半導体装置の製造方法は、チップ搭載面に被接続部を含む配線を有し、他主面に外部接続用端子が導出・露出され、前記被接続部を避ける位置に形成された主開口部の外周縁部の少なくとも一部から副開口部が半導体チップ搭載領域外まで枝状に延びた開口部を有する配線基板を製造する工程と、前記配線基板の被接続部に対応する位置に電極端子部を有する半導体チップを製造する工程と、前記半導体チップをその電極端子部の位置が前記被接続部に対向するように前記配線基板上に配置し、前記半導体チップの電極端子部と配線基板の被接続部とを固定接続する工程と、この後、前記開口部の内部を含む前記半導体チップと配線基板との間を充填すると共に前記半導体チップの少なくとも各外周側面を覆うように樹脂をトランスファモールド形成して封止用の樹脂層を形成する工程とを具備することを特徴とする。
【００１８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
図１は、本発明の第１の実施の形態に係る片面樹脂封止型パッケージ構造を有する半導体装置の一例の上面を部分的に除去して概略的に示す平面図である。
【００１９】
図２は、図１の半導体装置の下面を概略的に示す平面図である。
図３は、図２中のＢ−Ｂ線に沿う半導体装置の構造を上下反転した状態で概略的に示す断面図である。
【００２０】
図４は、図２中のＰ領域を取り出して拡大して概略的に示すパターン図である。
図１乃至図４に示す半導体装置は、チップ搭載面に被接続部を含む配線パターン２３を有し、一部に貫通孔２７を有する配線基板２１と、素子形成面に外部接続端子群（例えば金属バンプ電極２２群）を有し、前記素子形成面が前記配線基板２１のチップ搭載面にフェースダウン型に実装され、前記外部接続端子群が前記被接続部と電気的に接続された半導体チップ２０と、樹脂が前記半導体チップ２０と配線基板２１との間を充填すると共に前記半導体チップ２０の各外周側面および上面を覆うようにトランスファモールド形成された封止樹脂層２６と、前記配線基板２１のチップ非搭載面（本例では、チップ下面）に導出・露出され、前記半導体チップ２０に電気的に接続された外部接続用端子２５とを具備する。
【００２１】
なお、本例では、配線基板２１として、外部接続用端子２５がスルーホール配線２８を介して配線パターン２３に接続されている多層構造のものが用いられており、外部接続用端子２５は配線基板２１に垂直方向にバンプ状に形成されている。なお、図３中、２３ａは層間配線パターンである。
【００２２】
前記貫通孔２７は、チップ・基板の電気的接続部を避けるように位置するように形成された少なくとも１個の貫通孔主部２７ａの外周縁部の１部から半導体チップの搭載領域外まで枝状に貫通孔副部２７ｂが延びている。
【００２３】
本例では、貫通孔２７は、配線基板２１のほぼ中央部で、前記半導体チップ２０のバンプ電極２２群の形成領域により囲まれた領域に面する１個の方形の貫通孔主部２７ａの四隅部からそれぞれ貫通孔副部２７ｂがチップ搭載領域の外側まで帯状に延びている。
【００２４】
この場合、前記封止樹脂層２６のトランスファモールド形成に際して、使用する樹脂の特性、装置の樹脂注入口のサイズなどを考慮した結果、具体例として、図４に示すように、前記貫通孔主部２７ａの角部はチップ搭載領域角部の少なくとも０．６ｍｍ×０．６ｍｍの領域内に位置し、前記貫通孔副部２７ｂの平面パターンは上記貫通孔主部２７ａの角部から０．３ｍｍ以上の幅を有する帯状に延びていることが適切である。換言すれば、チップ２０のバンプ電極２２群はチップ領域角部の少なくとも０．６ｍｍ×０．６ｍｍの領域を避けて形成されている。
【００２５】
なお、前記チップ２０および配線基板２１は、外形が正方形のものに限らず、長方形のものを用いてもよい。また、基板２１は、アルミナ系、窒化アルミ系、樹脂系のもの（ＢＴレジン基板など）を用いることができる。
【００２６】
また、配線基板２１は、配線パターン２３が配線基板面から突出する状態で形成されているものものに限らず、配線パターン２３が配線基板面とほぼ同一平面を成すように埋め込まれているもの（例えばアルミナ系の絶縁基材に対してグリーンシート法により形成されたものとか、樹脂系の絶縁基材に対してプリプレグ法により形成されたもの）を用いてもよい。
【００２７】
次に、図１乃至図４を参照しながら、配線基板２１と半導体チップ２０とをボンディングするまでの工程の一例を簡単に説明する。
上記チップ２０として、素子形成面の外部接続用パッド部上に導電性物質、例えば金属からなるバンプ電極２２が形成されているものを用意する。上記バンプ電極２２は、例えば電気メッキ法により形成された金バンプあるいはボールボンディング法により形成された金のボールバンプである。
【００２８】
一方、前記配線基板２１として、チップ搭載面に被接続部を含む配線パターン２３が絶縁基材面から少し突出するように形成され、一部に貫通孔２７を有し、上記被接続部からスルーホール配線を介してチップ非搭載面（本例では下面）に導出・露出された外部接続用端子２５を具備するものを用意する。前記基板２１は、配線パターン２３が絶縁基材面から少し突出している。
【００２９】
前記基板２１の貫通孔２７は、本例では、前記被接続部を避ける位置（本例では基板のほぼ中央部）に１個形成されており、方形状に開口された貫通孔主部２７ａの四隅部からそれぞれチップ搭載領域外まで枝状に貫通孔副部２７ｂが延びている。
【００３０】
なお、前記基板２１のチップ搭載面に被接続部を形成する際には、チップ搭載面に配線パターン２３を有する基板２１を例えば真空吸着機構付きのスクリーン印刷機のステージ上に固定し、基板２１上でチップ２０の金属バンプ電極２２に対応する部分に例えば平面型の接続パッドを形成する。
【００３１】
この際、チップ２０のバンプ電極２２に対応する開口を有するメタルマスクを用いて基板の配線形成面上に導電性ペースト、例えば銀ペーストをスクリーン印刷して前記接続パッドを形成する。
【００３２】
次に、チップ２０を真空吸着し得る機構を有するボンディング装置を用いて基板２１上にチップ２０をフェースダウン型に実装するためにフリップチップボンディングを行う。
【００３３】
この場合、上記基板２１の接続パッドに対してチップの対応するバンプ電極２２が対向するように配置し、ボンディングヘッドを押し下げることにより接続パッドにバンプ電極２４の少なくとも先端部を埋め込むように圧入して両者を固定させ、この状態で前記接続パッド用の銀ペーストを熱硬化させることにより両者を接合する。
【００３４】
なお、前記バンプ電極２２を、チップ側ではなく基板側に形成してもよい。
また、チップ２０を基板２１上にフリップチップボンディングする際、前記したように接続パッドにバンプ電極の少なくとも先端部を埋め込むように圧入する方法に限らず、例えば金の接続パッドと金のバンプ電極との間で固相拡散を起こさせて接合させるようにしてもよい。
【００３５】
次に、上記したように基板２１上にチップ２０がフリップチップボンディングされた状態において、基板・チップを樹脂封止用のトランスファモールド装置の金型のキャビティ内で上下面に隙間が生じない状態でセットし、トランスファモールド法により樹脂封止を行い、チップ・基板間に樹脂を充填させるとともにチップの各外周側面部をほぼ均等に樹脂で覆うように封止樹脂層２６を形成する。
【００３６】
即ち、上記した製造方法は、貫通孔主部２７ａの四隅部からそれぞれチップ搭載領域外まで枝状に貫通孔副部２７ｂが延びるように形成された貫通孔２７を有する配線基板２１上にチップ２０がフリップチップボンディングされた状態においてトランスファモールド法により樹脂封止を行う。
【００３７】
これにより、チップ・基板間に樹脂が充填されるとともにチップの各外周側面部をほぼ均等に樹脂が覆うように封止樹脂層２６が形成された片面樹脂封止型パッケージ構造の半導体装置が得られる。
【００３８】
この際、貫通孔主部２７ａの内部だけでなく貫通孔副部２７ｂの内部にも樹脂が充填されるので、チップ・基板が封止樹脂層２６に対して機械的に強固に固定されて封止樹脂層の信頼性が向上しており、熱などにより生じた応力がチップ全体にほぼ均等に加わり、半導体装置の信頼性が向上する。
【００３９】
また、上記例では、基板２１のほぼ中央部に１個の貫通孔２７を形成したが、基板のチップ接続部を避ける任意の位置で任意の数の開口部（貫通孔、溝を含む）を基板に形成することにより本発明の効果が得られる。
【００４０】
図５は、本発明の第２の実施の形態に係る片面樹脂封止型パッケージ構造を有する半導体装置の上面を部分的に除去した平面および断面構造を概略的に示している。
【００４１】
この半導体装置は、図３を参照して前述した第１の実施の形態に係る半導体装置と比べて、２個の貫通孔２７１、２７２を形成して２個のチップ２０１、２０２を樹脂封止している点が異なり、その他は同じであるので、図３中と同一符号を付している。
【００４２】
図６は、本発明の第３の実施の形態に係る片面樹脂封止型パッケージ構造を有する半導体装置の断面構造を概略的に示している。
この半導体装置は、図３を参照して前述した第１の実施の形態に係る半導体装置と比べて、基板のチップ搭載面でチップ・基板の電気的接続部を避けるように位置するように少なくとも１個の（本例では、基板のチップ搭載面のほぼ中央部に１個の）溝２９を形成して樹脂封止を行った点が異なり、その他は同じであるので、図３中と同一符号を付している。この際、溝２９は、前記貫通孔に準じて、溝主部の外周縁部の少なくとも１部からチップの外部接続端子群の形成領域外に面する位置まで溝副部が枝状に延びている。この場合、樹脂層のトセンスファモールド形成に際して、使用する樹脂の特性、装置の樹脂注入口のサイズなどを考慮した結果、具体例として、溝の深さは０．２５ｍｍ以上であることが適切である。
【００４３】
図７は、本発明の第４の実施の形態に係る片面樹脂封止型パッケージ構造を有する半導体装置の断面構造を概略的に示している。
この半導体装置は、図３を参照して前述した第１の実施の形態に係る半導体装置と比べて、チップ２０の上面が露出するように封止樹脂層２６１により封止した構造を採用している点が異なり、その他は同じであるので、図３中と同一符号を付している。
【００４４】
上記チップ２０の露出上面は、緻密、堅牢な素材（例えばシリコン）からなり、樹脂封止を行わなくても信頼性上の問題は少ない。
図８は、本発明の第５の実施の形態に係る片面樹脂封止型パッケージ構造を有する半導体装置の断面構造を概略的に示している。
【００４５】
この半導体装置は、図３を参照して前述した第１の実施の形態に係る半導体装置と比べて、外部接続用端子が配線基板２１の端面部に配線パターン２５１として形成され、この配線パターン２５１が層間配線パターン２３ａおよびブラインドビアホール配線３０を介して配線パターン２３に接続されている点が異なり、その他は同じであるので、図３中と同一符号を付している。
【００４６】
【発明の効果】
上述したように本発明によれば、配線基板あるいは半導体チップと封止樹脂層との密着性を高め、封止樹脂層の信頼性の向上を図り得る片面樹脂封止型パッケージ構造を有する半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る片面樹脂封止型パッケージ構造を有する半導体装置の一例の上面を部分的に除去して概略的に示す平面図。
【図２】図１の半導体装置の下面を概略的に示す平面図。
【図３】図１中のＢ−Ｂ線に沿う半導体装置の構造を概略的に示す断面図。
【図４】図２中のＰ領域を取り出して拡大して概略的に示すパターン図。
【図５】本発明の第２の実施の形態に係る片面樹脂封止型パッケージ構造を有する半導体装置の上面を部分的に除去した平面および断面構造を概略的に示す図。
【図６】本発明の第３の実施の形態に係る片面樹脂封止型パッケージ構造を有する半導体装置の構造を概略的に示す断面図。
【図７】本発明の第４の実施の形態に係る片面樹脂封止型パッケージ構造を有する半導体装置の構造を概略的に示す断面図。
【図８】本発明の第５の実施の形態に係る片面樹脂封止型パッケージ構造を有する半導体装置の構造を概略的に示す断面図。
【図９】従来例の片面樹脂封止型パッケージ構造を有する半導体装置の上面を部分的に除去して概略的に示す平面図。
【図１０】図９の半導体装置の下面を概略的に示す平面図。
【図１１】図９中のＡ−Ａ線に沿う半導体装置の構造を概略的に示す断面図。
【図１２】他の従来例の片面樹脂封止型パッケージ構造の一例を示す断面図。
【符号の説明】
２０、２０１、２０２…半導体チップ、
２１…配線基板、
２２…外部接続端子（金属バンプ電極）、
２３…配線パターン、
２３ａ…層間配線パターン、
２５…外部接続用端子、
２６、２６１…封止樹脂層、
２７、２７１、２７２…貫通孔、
２７ａ…貫通孔主部、
２７ｂ…貫通孔副部、
２８…スルーホール配線、
２９…溝、
３０…ブラインドビアホール配線。
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係り、特に片面樹脂封止型パッケージ構造を有する半導体装置のチップ封止用樹脂層およびその形成方法に関するものであり、例えばＧＨｚ帯の高周波数で動作する１００ピン以上の多端子を有する半導体装置に適用されるものである。
【０００２】
【従来の技術】
例えば集積回路カード、ゲーム用マスクＲＯＭカード、小型携帯電話器などに使用される半導体装置は、パッケージの小型化・薄型化に対する要求が特に強い。このような要求に応じるべく、ベア状態の半導体チップ（ベア・チップ）の実装技術が発展しており、チップ・オン・ボード（ＣＯＢ）実装、フリップチップ実装などが知られている。
【０００３】
上記フリップチップ実装は、ベア・チップの素子形成面の金属バンプ電極を配線基板上のチップ搭載面に形成されている電極パッドに押し付けて接続（フリップチップボンディング）するものである。これは、ワイヤーボンディングを必要とするＣＯＢ実装よりも実装密度が優れているが、基板の熱膨脹などに起因する応力が基板・チップの接続部に加わって接続の信頼性を損なうという問題がある。
【０００４】
上記フリップチップ実装の改良例として、ベア・チップと基板との間に樹脂を介在させて基板・チップ相互を機械的に固定した片面樹脂封止型パッケージ構造が知られている。
【０００５】
図９は、従来の片面樹脂封止型パッケージ構造を有する半導体装置の一例の上面を部分的に除去して概略的に示す平面図であり、図１０は図９の半導体装置の下面を概略的に示す平面図であり、図１１は図１０中のＡ−Ａ線に沿う半導体装置の構造を上下反転した状態で概略的に示す断面図である。
【０００６】
図９乃至図１１に示すパッケージ構造は、主面に被接続部を含む配線パターン１３を有する例えば二層の配線基板１１と、上記配線基板１１のチップ搭載面に金属バンプ電極１２を介してフェースダウン型に実装された半導体チップ１０と、上記半導体チップ１０と配線基板１１との間に充填された封止樹脂層１６と、前記配線基板１１のチップ非搭載面に導出・露出され、前記半導体チップ１０に電気的に接続された外部接続用端子１５とを具備する。
【０００７】
前記外部接続用端子は、図１１中に示すように基板１１の下面で垂直方向にバンプ１５１状に形成され、スルーホール配線１４を介して配線パターン１３に接続されている、あるいは、図１２中に示すように配線基板１１の端面部に配線パターン１５２として形成され、ブラインドビアホール配線１７を介して配線パターン１３に接続されている。
【０００８】
また、上記したようなパッケージ構造を有する半導体装置は、樹脂封止後に温度ストレスおよび／または電界ストレスを印加するためのバーンインテストを実施し得るので、樹脂封止を行わないフリップチップ実装よりも優れている。
【０００９】
しかし、図１１、図１２中の封止樹脂層１６の形成に際しては、例えば基板１１上に樹脂供給装置のノズルから液状の樹脂を供給し、樹脂の表面張力と毛細管現象を利用してチップ・基板間に樹脂を流し込んで充填した後に硬化させている。従って、封止樹脂層１６と配線基板１１あるいは半導体チップ１０との密着性が悪く、樹脂封止の信頼性が低く、作業性および量産性が悪く、製造コストが高くなる。
【００１０】
さらに、上記片面樹脂封止型パッケージ構造の改良例およびその製造方法として、特開平６−２０４２７２号、特開平１−１９１４５７号など提案がなされている。
【００１１】
前記特開平６−２０４２７２号には、配線基板（回路基板）に空気抜き貫通孔を開口しておき、フリップチップと基板との間隙にチップの二側面より液状の樹脂を供給し、樹脂の表面張力と毛細管現象を利用してチップ・基板間に樹脂を流し込んで充填した後に硬化させる半導体装置の製造方法が開示されている。
【００１２】
この方法によれば、空気抜き貫通孔の存在により、チップ・基板間に充填した樹脂中の気泡残りを防止することができる。
また、前記特開平１−１９１４５７号には、配線基板（回路基板）のフリップチップ実装箇所に貫通孔を開口し、前記貫通孔を封止樹脂の流動ゲートとしてフリップチップと基板との間隙に封止樹脂を充填してなる半導体装置が開示されている。
【００１３】
しかし、上記したような半導体装置も、依然として封止樹脂層と配線基板あるいは半導体チップとの密着性が必ずしも十分ではなく、封止樹脂層の信頼性が低い。
【００１４】
【発明が解決しようとする課題】
上記したように従来の片面樹脂封止型パッケージ構造を有する半導体装置およびその製造方法は、配線基板あるいは半導体チップと封止樹脂層との密着性が必ずしも十分ではなく、封止樹脂層の信頼性が低いという問題があった。
【００１５】
本発明は上記の問題点を解決すべくなされたもので、配線基板あるいは半導体チップと封止樹脂層との密着性を高め、封止樹脂層の信頼性の向上を図り得る片面樹脂封止型パッケージ構造を有する半導体装置およびその製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の半導体装置は、チップ搭載面に被接続部を含む配線を有し、前記チップ搭載面の一部に溝を有する配線基板と、素子形成面に外部接続端子群を有し、前記素子形成面が前記配線基板のチップ搭載面にフェースダウン型に実装され、前記外部接続端子群が前記被接続部と電気的に接続された半導体チップと、前記溝部の内部を含む前記半導体チップと配線基板との間を充填すると共に前記半導体チップの少なくとも各外周側面を覆うように樹脂がトランスファモールド形成された封止樹脂層と、前記配線基板のチップ非搭載面に導出・露出され、前記半導体チップに電気的に接続された外部接続用端子とを具備し、前記溝は、前記半導体チップ・配線基板の電気的接続部を避けるように位置するように形成された溝主部の外周縁部の少なくとも一部から前記外部接続端子群の形成領域外まで溝副部が枝状に延びていることを特徴とする。
【００１７】
また、本発明の半導体装置の製造方法は、チップ搭載面に被接続部を含む配線を有し、他主面に外部接続用端子が導出・露出され、前記被接続部を避ける位置に形成された主開口部の外周縁部の少なくとも一部から副開口部が半導体チップ搭載領域外まで枝状に延びた開口部を有する配線基板を製造する工程と、前記配線基板の被接続部に対応する位置に電極端子部を有する半導体チップを製造する工程と、前記半導体チップをその電極端子部の位置が前記被接続部に対向するように前記配線基板上に配置し、前記半導体チップの電極端子部と配線基板の被接続部とを固定接続する工程と、この後、前記開口部の内部を含む前記半導体チップと配線基板との間を充填すると共に前記半導体チップの少なくとも各外周側面を覆うように樹脂をトランスファモールド形成して封止用の樹脂層を形成する工程とを具備することを特徴とする。
【００１８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
図１は、本発明の第１の実施の形態に係る片面樹脂封止型パッケージ構造を有する半導体装置の一例の上面を部分的に除去して概略的に示す平面図である。
【００１９】
図２は、図１の半導体装置の下面を概略的に示す平面図である。
図３は、図２中のＢ−Ｂ線に沿う半導体装置の構造を上下反転した状態で概略的に示す断面図である。
【００２０】
図４は、図２中のＰ領域を取り出して拡大して概略的に示すパターン図である。
図１乃至図４に示す半導体装置は、チップ搭載面に被接続部を含む配線パターン２３を有し、一部に貫通孔２７を有する配線基板２１と、素子形成面に外部接続端子群（例えば金属バンプ電極２２群）を有し、前記素子形成面が前記配線基板２１のチップ搭載面にフェースダウン型に実装され、前記外部接続端子群が前記被接続部と電気的に接続された半導体チップ２０と、樹脂が前記半導体チップ２０と配線基板２１との間を充填すると共に前記半導体チップ２０の各外周側面および上面を覆うようにトランスファモールド形成された封止樹脂層２６と、前記配線基板２１のチップ非搭載面（本例では、チップ下面）に導出・露出され、前記半導体チップ２０に電気的に接続された外部接続用端子２５とを具備する。
【００２１】
なお、本例では、配線基板２１として、外部接続用端子２５がスルーホール配線２８を介して配線パターン２３に接続されている多層構造のものが用いられており、外部接続用端子２５は配線基板２１に垂直方向にバンプ状に形成されている。なお、図３中、２３ａは層間配線パターンである。
【００２２】
前記貫通孔２７は、チップ・基板の電気的接続部を避けるように位置するように形成された少なくとも１個の貫通孔主部２７ａの外周縁部の１部から半導体チップの搭載領域外まで枝状に貫通孔副部２７ｂが延びている。
【００２３】
本例では、貫通孔２７は、配線基板２１のほぼ中央部で、前記半導体チップ２０のバンプ電極２２群の形成領域により囲まれた領域に面する１個の方形の貫通孔主部２７ａの四隅部からそれぞれ貫通孔副部２７ｂがチップ搭載領域の外側まで帯状に延びている。
【００２４】
この場合、前記封止樹脂層２６のトランスファモールド形成に際して、使用する樹脂の特性、装置の樹脂注入口のサイズなどを考慮した結果、具体例として、図４に示すように、前記貫通孔主部２７ａの角部はチップ搭載領域角部の少なくとも０．６ｍｍ×０．６ｍｍの領域内に位置し、前記貫通孔副部２７ｂの平面パターンは上記貫通孔主部２７ａの角部から０．３ｍｍ以上の幅を有する帯状に延びていることが適切である。換言すれば、チップ２０のバンプ電極２２群はチップ領域角部の少なくとも０．６ｍｍ×０．６ｍｍの領域を避けて形成されている。
【００２５】
なお、前記チップ２０および配線基板２１は、外形が正方形のものに限らず、長方形のものを用いてもよい。また、基板２１は、アルミナ系、窒化アルミ系、樹脂系のもの（ＢＴレジン基板など）を用いることができる。
【００２６】
また、配線基板２１は、配線パターン２３が配線基板面から突出する状態で形成されているものものに限らず、配線パターン２３が配線基板面とほぼ同一平面を成すように埋め込まれているもの（例えばアルミナ系の絶縁基材に対してグリーンシート法により形成されたものとか、樹脂系の絶縁基材に対してプリプレグ法により形成されたもの）を用いてもよい。
【００２７】
次に、図１乃至図４を参照しながら、配線基板２１と半導体チップ２０とをボンディングするまでの工程の一例を簡単に説明する。
上記チップ２０として、素子形成面の外部接続用パッド部上に導電性物質、例えば金属からなるバンプ電極２２が形成されているものを用意する。上記バンプ電極２２は、例えば電気メッキ法により形成された金バンプあるいはボールボンディング法により形成された金のボールバンプである。
【００２８】
一方、前記配線基板２１として、チップ搭載面に被接続部を含む配線パターン２３が絶縁基材面から少し突出するように形成され、一部に貫通孔２７を有し、上記被接続部からスルーホール配線を介してチップ非搭載面（本例では下面）に導出・露出された外部接続用端子２５を具備するものを用意する。前記基板２１は、配線パターン２３が絶縁基材面から少し突出している。
【００２９】
前記基板２１の貫通孔２７は、本例では、前記被接続部を避ける位置（本例では基板のほぼ中央部）に１個形成されており、方形状に開口された貫通孔主部２７ａの四隅部からそれぞれチップ搭載領域外まで枝状に貫通孔副部２７ｂが延びている。
【００３０】
なお、前記基板２１のチップ搭載面に被接続部を形成する際には、チップ搭載面に配線パターン２３を有する基板２１を例えば真空吸着機構付きのスクリーン印刷機のステージ上に固定し、基板２１上でチップ２０の金属バンプ電極２２に対応する部分に例えば平面型の接続パッドを形成する。
【００３１】
この際、チップ２０のバンプ電極２２に対応する開口を有するメタルマスクを用いて基板の配線形成面上に導電性ペースト、例えば銀ペーストをスクリーン印刷して前記接続パッドを形成する。
【００３２】
次に、チップ２０を真空吸着し得る機構を有するボンディング装置を用いて基板２１上にチップ２０をフェースダウン型に実装するためにフリップチップボンディングを行う。
【００３３】
この場合、上記基板２１の接続パッドに対してチップの対応するバンプ電極２２が対向するように配置し、ボンディングヘッドを押し下げることにより接続パッドにバンプ電極２４の少なくとも先端部を埋め込むように圧入して両者を固定させ、この状態で前記接続パッド用の銀ペーストを熱硬化させることにより両者を接合する。
【００３４】
なお、前記バンプ電極２２を、チップ側ではなく基板側に形成してもよい。
また、チップ２０を基板２１上にフリップチップボンディングする際、前記したように接続パッドにバンプ電極の少なくとも先端部を埋め込むように圧入する方法に限らず、例えば金の接続パッドと金のバンプ電極との間で固相拡散を起こさせて接合させるようにしてもよい。
【００３５】
次に、上記したように基板２１上にチップ２０がフリップチップボンディングされた状態において、基板・チップを樹脂封止用のトランスファモールド装置の金型のキャビティ内で上下面に隙間が生じない状態でセットし、トランスファモールド法により樹脂封止を行い、チップ・基板間に樹脂を充填させるとともにチップの各外周側面部をほぼ均等に樹脂で覆うように封止樹脂層２６を形成する。
【００３６】
即ち、上記した製造方法は、貫通孔主部２７ａの四隅部からそれぞれチップ搭載領域外まで枝状に貫通孔副部２７ｂが延びるように形成された貫通孔２７を有する配線基板２１上にチップ２０がフリップチップボンディングされた状態においてトランスファモールド法により樹脂封止を行う。
【００３７】
これにより、チップ・基板間に樹脂が充填されるとともにチップの各外周側面部をほぼ均等に樹脂が覆うように封止樹脂層２６が形成された片面樹脂封止型パッケージ構造の半導体装置が得られる。
【００３８】
この際、貫通孔主部２７ａの内部だけでなく貫通孔副部２７ｂの内部にも樹脂が充填されるので、チップ・基板が封止樹脂層２６に対して機械的に強固に固定されて封止樹脂層の信頼性が向上しており、熱などにより生じた応力がチップ全体にほぼ均等に加わり、半導体装置の信頼性が向上する。
【００３９】
また、上記例では、基板２１のほぼ中央部に１個の貫通孔２７を形成したが、基板のチップ接続部を避ける任意の位置で任意の数の開口部（貫通孔、溝を含む）を基板に形成することにより本発明の効果が得られる。
【００４０】
図５は、本発明の第２の実施の形態に係る片面樹脂封止型パッケージ構造を有する半導体装置の上面を部分的に除去した平面および断面構造を概略的に示している。
【００４１】
この半導体装置は、図３を参照して前述した第１の実施の形態に係る半導体装置と比べて、２個の貫通孔２７１、２７２を形成して２個のチップ２０１、２０２を樹脂封止している点が異なり、その他は同じであるので、図３中と同一符号を付している。
【００４２】
図６は、本発明の第３の実施の形態に係る片面樹脂封止型パッケージ構造を有する半導体装置の断面構造を概略的に示している。
この半導体装置は、図３を参照して前述した第１の実施の形態に係る半導体装置と比べて、基板のチップ搭載面でチップ・基板の電気的接続部を避けるように位置するように少なくとも１個の（本例では、基板のチップ搭載面のほぼ中央部に１個の）溝２９を形成して樹脂封止を行った点が異なり、その他は同じであるので、図３中と同一符号を付している。この際、溝２９は、前記貫通孔に準じて、溝主部の外周縁部の少なくとも１部からチップの外部接続端子群の形成領域外に面する位置まで溝副部が枝状に延びている。この場合、樹脂層のトセンスファモールド形成に際して、使用する樹脂の特性、装置の樹脂注入口のサイズなどを考慮した結果、具体例として、溝の深さは０．２５ｍｍ以上であることが適切である。
【００４３】
図７は、本発明の第４の実施の形態に係る片面樹脂封止型パッケージ構造を有する半導体装置の断面構造を概略的に示している。
この半導体装置は、図３を参照して前述した第１の実施の形態に係る半導体装置と比べて、チップ２０の上面が露出するように封止樹脂層２６１により封止した構造を採用している点が異なり、その他は同じであるので、図３中と同一符号を付している。
【００４４】
上記チップ２０の露出上面は、緻密、堅牢な素材（例えばシリコン）からなり、樹脂封止を行わなくても信頼性上の問題は少ない。
図８は、本発明の第５の実施の形態に係る片面樹脂封止型パッケージ構造を有する半導体装置の断面構造を概略的に示している。
【００４５】
この半導体装置は、図３を参照して前述した第１の実施の形態に係る半導体装置と比べて、外部接続用端子が配線基板２１の端面部に配線パターン２５１として形成され、この配線パターン２５１が層間配線パターン２３ａおよびブラインドビアホール配線３０を介して配線パターン２３に接続されている点が異なり、その他は同じであるので、図３中と同一符号を付している。
【００４６】
【発明の効果】
上述したように本発明によれば、配線基板あるいは半導体チップと封止樹脂層との密着性を高め、封止樹脂層の信頼性の向上を図り得る片面樹脂封止型パッケージ構造を有する半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る片面樹脂封止型パッケージ構造を有する半導体装置の一例の上面を部分的に除去して概略的に示す平面図。
【図２】図１の半導体装置の下面を概略的に示す平面図。
【図３】図１中のＢ−Ｂ線に沿う半導体装置の構造を概略的に示す断面図。
【図４】図２中のＰ領域を取り出して拡大して概略的に示すパターン図。
【図５】本発明の第２の実施の形態に係る片面樹脂封止型パッケージ構造を有する半導体装置の上面を部分的に除去した平面および断面構造を概略的に示す図。
【図６】本発明の第３の実施の形態に係る片面樹脂封止型パッケージ構造を有する半導体装置の構造を概略的に示す断面図。
【図７】本発明の第４の実施の形態に係る片面樹脂封止型パッケージ構造を有する半導体装置の構造を概略的に示す断面図。
【図８】本発明の第５の実施の形態に係る片面樹脂封止型パッケージ構造を有する半導体装置の構造を概略的に示す断面図。
【図９】従来例の片面樹脂封止型パッケージ構造を有する半導体装置の上面を部分的に除去して概略的に示す平面図。
【図１０】図９の半導体装置の下面を概略的に示す平面図。
【図１１】図９中のＡ−Ａ線に沿う半導体装置の構造を概略的に示す断面図。
【図１２】他の従来例の片面樹脂封止型パッケージ構造の一例を示す断面図。
【符号の説明】
２０、２０１、２０２…半導体チップ、
２１…配線基板、
２２…外部接続端子（金属バンプ電極）、
２３…配線パターン、
２３ａ…層間配線パターン、
２５…外部接続用端子、
２６、２６１…封止樹脂層、
２７、２７１、２７２…貫通孔、
２７ａ…貫通孔主部、
２７ｂ…貫通孔副部、
２８…スルーホール配線、
２９…溝、
３０…ブラインドビアホール配線。
Claims (3)
- チップ搭載面に被接続部を含む配線を有し、前記チップ搭載面の一部に溝を有する配線基板と、
素子形成面に外部接続端子群を有し、前記素子形成面が前記配線基板のチップ搭載面にフェースダウン型に実装され、前記外部接続端子群が前記被接続部と電気的に接続された半導体チップと、
前記溝部の内部を含む前記半導体チップと配線基板との間を充填すると共に前記半導体チップの少なくとも各外周側面を覆うように樹脂がトランスファモールド形成された封止樹脂層と、
前記配線基板のチップ非搭載面に導出・露出され、前記半導体チップに電気的に接続された外部接続用端子
とを具備し、
前記溝は、前記半導体チップ・配線基板の電気的接続部を避けるように位置するように形成された溝主部の外周縁部の少なくとも一部から前記外部接続端子群の形成領域外まで溝副部が枝状に延びていることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、前記溝の深さは０．２５ｍｍ以上であることを特徴とする半導体装置。
- チップ搭載面に被接続部を含む配線を有し、他主面に外部接続用端子が導出・露出され、前記被接続部を避ける位置に形成された主開口部の外周縁部の少なくとも一部から副開口部が半導体チップ搭載領域外まで枝状に延びた開口部を有する配線基板を製造する工程と、
前記配線基板の被接続部に対応する位置に電極端子部を有する半導体チップを製造する工程と、
前記半導体チップをその電極端子部の位置が前記被接続部に対向するように前記配線基板上に配置し、前記半導体チップの電極端子部と配線基板の被接続部とを固定接続する工程と、
この後、前記開口部の内部を含む前記半導体チップと配線基板との間を充填すると共に前記半導体チップの少なくとも各外周側面を覆うように樹脂をトランスファモールド形成して封止用の樹脂層を形成する工程
とを具備することを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20028896A JP3683996B2 (ja) | 1996-07-30 | 1996-07-30 | 半導体装置およびその製造方法 |
| US08/902,093 US6107689A (en) | 1996-07-30 | 1997-07-29 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20028896A JP3683996B2 (ja) | 1996-07-30 | 1996-07-30 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050878A JPH1050878A (ja) | 1998-02-20 |
| JP3683996B2 true JP3683996B2 (ja) | 2005-08-17 |
Family
ID=16421829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20028896A Expired - Fee Related JP3683996B2 (ja) | 1996-07-30 | 1996-07-30 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6107689A (ja) |
| JP (1) | JP3683996B2 (ja) |
Families Citing this family (21)
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| US6495083B2 (en) | 1997-10-29 | 2002-12-17 | Hestia Technologies, Inc. | Method of underfilling an integrated circuit chip |
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| US6288905B1 (en) * | 1999-04-15 | 2001-09-11 | Amerasia International Technology Inc. | Contact module, as for a smart card, and method for making same |
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| JP3416737B2 (ja) | 1999-05-20 | 2003-06-16 | アムコー テクノロジー コリア インコーポレーティド | 半導体パッケージの製造方法 |
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| US5760465A (en) * | 1996-02-01 | 1998-06-02 | International Business Machines Corporation | Electronic package with strain relief means |
-
1996
- 1996-07-30 JP JP20028896A patent/JP3683996B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-29 US US08/902,093 patent/US6107689A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6107689A (en) | 2000-08-22 |
| JPH1050878A (ja) | 1998-02-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
| A131 | Notification of reasons for refusal |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |