KR101970667B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 이의 제조 방법을 제공한다. 이 패키지 및 방법에서 제공되는 패키지 기판은 구멍을 포함하여, 몰드막이 상기 구멍을 통해 상기 패키지 기판의 하부면을 덮는다. 상기 패키지 기판의 하부면을 덮는 상기 몰드막의 평면 형태가 상기 구멍을 기준으로 상하 좌우 대칭된 구조를 가져, 휨 현상을 개선시킬 수 있다.

Description

반도체 패키지 및 이의 제조 방법{Semiconductor package and metH1od of forming tH1e same}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 다양한 실장 기술이 연구되고 있다. 그 중 플립 칩 본딩 방식은 와이어 본딩 방식에 비하여 패드들 간의 연결거리를 매우 짧게 유지할 수 있어 신호 전달 속도를 향상시킬 수 있다. 또한 플립 칩 본딩 방식에서는 와이어들에 의한 쇼트 발생 위험이 없다. 그러나, 플립 칩 본딩 방식으로 실장된 반도체 패키지에서는 범프들 사이에 보이드가 존재할 가능성이 높다. 이를 방지하기 위하여 범프들 사이를 채우는 언더필 수지막을 형성할 수 있다. 이 경우 언더필 수지액의 흐름을 막아주는 댐을 필요로 하기 때문에, 반도체 패키지의 수평적 및 수직적 크기를 줄이는데에 한계가 있다.
따라서 본 발명이 해결하고자 하는 과제는 고속화 및 소형화가 가능한 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 공정을 단순화시킬 수 있는 반도체 패키지의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 패키지는, 적어도 하나의 구멍을 포함하는 패키지 기판; 상기 패키지 기판 상에 플립 칩 본딩 방식으로 실장되는 적어도 하나의 반도체 칩; 상기 적어도 하나의 반도체 칩과 상기 패키지 기판을 덮는 상부 몰드막; 상기 구멍을 통해 상기 상부 몰드막과 연결되며 상기 패키지 기판의 하부면을 적어도 일부 덮는 하부 몰드막; 및 상기 패키지 기판의 하부면에 배치되며 상기 하부 몰드막으로 덮이지 않는 하부 솔더볼들을 포함하되, 상기 하부 몰드막은 상기 구멍을 기준으로 상하 좌우 대칭된 형태를 가진다.
상기 하부 몰드막의 최외곽 측면들은 상기 구멍의 중심으로부터 동일한 거리에 위치할 수 있다.
상기 하부 몰드막의 최외곽 측면들은 각각 대응되는 상기 패키지 기판의 모든 측면들로부터 동일한 거리에 위치할 수 있다.
일 예에 있어서, 상기 하부 몰드막은 평면적으로 상기 구멍과 중첩되는 중심 패턴, 상기 하부 솔더볼을 사이에 두고 상기 중심 패턴와 이격되는 적어도 하나의 가장자리 패턴, 상기 하부 솔더볼들 사이에 개재되며 중심 패턴와 상기 가장자리 패턴을 연결하는 복수개의 연결 패턴들을 포함할 수 있다.
상기 중심 패턴은 상기 구멍의 폭과 같거나 보다 큰 폭을 가지는 원형 또는 다각형의 형태를 가질 수 있다.
상기 가장자리 패턴은 폐곡선, 원 또는 다각형의 형태를 가질 수 있다.
상기 연결 패턴은 상기 중심 패턴 및 상기 가장자리 패턴 보다 좁은 폭을 가질 수 있다.
상기 반도체 패키지는, 상기 패키지 기판의 하부면에 배치되며 상기 하부 몰드막에 인접한 하부 솔더볼이 부착되는 제 1 하부 도전 패턴과 상기 패키지 기판의 측면에 인접한 하부 솔더볼이 부착되는 제 2 하부 도전 패턴; 및 상기 패키지 기판의 하부면을 덮으며 상기 제 1 하부 도전 패턴을 노출시키는 제 1 하부홀과 상기 제 2 하부 도전 패턴을 노출시키는 제 2 하부홀을 포함하는 하부 절연막을 더 포함할 수 있으며, 상기 제 1 하부 도전 패턴의 폭은 상기 제 1 하부홀의 폭 보다 좁을 수 있다.
상기 제 2 하부 도전 패턴의 폭은 상기 제 2 하부홀의 폭 보다 넓을 수 있다.
상기 중심 패턴은 상기 가장자리 패턴 및 상기 연결 패턴 중 적어도 하나 보다 돌출될 수 있다.
일 예에 있어서, 상기 하부 절연막을 리세스된 영역을 포함할 수 있으며, 상기 하부 몰드막은 상기 리세스된 영역 안에 배치되어 상기 패키지 기판의 하부면으로부터 이격될 수 있다.
다른 예에 있어서, 상기 하부 몰드막은 상기 하부 절연막을 관통하여 상기 패키지 기판의 하부면과 접할 수 있다.
또 다른 예에 있어서, 상기 하부 몰드막은 상기 하부 절연막과 상기 패키지 기판의 일부에 형성되는 리세스된 영역 안에 배치될 수 있다.
상기 하부 솔더볼들은 상기 하부 몰드막에 인접한 제 1 하부 솔더볼들과 상기 패키지 기판의 측면에 인접한 제 2 하부 솔더볼들을 포함할 수 있으며, 상기 제 1 하부 솔더볼들 간의 간격은 상기 제 2 하부 솔더볼들 간의 간격보다 넓을 수 있다.
상기 상부 몰드막은 상기 반도체 칩과 상기 패키지 기판 사이의 공간을 채우며, 상기 상부 몰드막과 상기 하부 몰드막은 하나로 연결된 일체형일 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 패키지의 제조 방법은, 적어도 하나의 구멍을 포함하는 패키지 기판 상에 플립 칩 본딩 방식으로 실장되는 적어도 하나의 반도체 칩을 실장하는 단계; 몰딩 공정을 진행하여 상기 적어도 하나의 반도체 칩과 상기 패키지 기판을 덮는 상부 몰드막과 상기 구멍을 통해 상기 상부 몰드막과 연결되며 상기 패키지 기판의 하부면을 적어도 일부 덮는 하부 몰드막을 형성하되, 상기 하부 몰드막은 상기 구멍을 기준으로 상하 좌우 대칭된 형태를 가지도록 형성한다.
본 발명의 일 예에 따른 반도체 패키지에서는 하부 몰드막이 구멍을 기준으로 상하 좌우 모두 대칭된 형태를 가지므로 반도체 패키지의 휨 현상을 개선시킬 수 있다. 또한 상기 하부 몰드막의 상하 좌우 모두 대칭된 형태는 하부 몰드막 형성을 안정적으로 균형있게 잘 이루어질 수 있도록 하여 보이드를 방지할 수 있다.
상기 반도체 패키지에서 하부 몰드막에 인접한 하부 절연막에 형성된 하부홀의 폭이 하부 도전 패턴의 폭보다 넓어 하부 절연막이 상기 하부 도전 패턴을 덮지 않아 평평한 상부면을 가질 수 있다. 이로써 하부 몰드막 형성시 하부 몰드막 형성 지점에 진공 상태가 잘 이루어질 수 있다. 이로써 상기 하부 몰드막을 안정적으로 형성할 수 있다.
상기 하부 몰드막에 의해 보이드가 형성되지 않아 반도체 패키지의 신뢰성을 향상시킬 수 있다. 또한 언더필 수지막을 형성하지 않으므로 언더필 수지액 흐름 방지용 댐이 필요하지 않아 반도체 패키지의 수직적 및/또는 수평적 크기를 줄여 소형화가 가능하다.
본 발명의 다른 예에 따른 반도체 패키지에서는 패키지 기판의 하부면에 배치되는 하부 솔더볼들 사이에 하부 몰드막이 개재되어 하부 솔더볼들 간의 쇼트를 방지할 수 있다.
본 발명의 다른 예에 따른 반도체 패키지의 제조 방법에서는, 구멍을 포함하는 패키지 기판을 사용한다. 상기 구멍은 상부 몰드막 형성 공정시 에어 벤트(air vent) 역할과 몰드막 형성용 수지액의 흐름을 순방향으로 유지시키는 역할을 한다. 이로써 상기 구멍에 의해 반도체 칩들 사이의 공간이 보이드 없이 상부 몰드막으로 채워질 수 있다. 이로써, 범프들 간의 쇼트(short)를 방지하고, 보이드 영역에 모이는 습기로 인한 문제를 해결할 수 있다. 이로써 신뢰성이 향상된 반도체 패키지를 구현하며, 생산 수율을 증대시킬 수 있다. 또한 언더필 수지막을 형성할 필요가 없어 공정을 단순화시킬 수 있다.
도 1은 본 발명의 실시예 1에 따른 패키지 기판의 하부면의 평면도를 나타낸다.
도 2a 및 2b는 도 1을 각각 A-A' 선 및 B-B'선으로 자른 단면도들이다.
도 3은 도 2a의 'P1' 부분을 확대한 확대 단면도이다.
도 4a는 하부 몰드막의 평면 형태를 나타낸다.
도 4b 내지 도 4e는 도 4a의 변형예들에 따른 하부 몰드막의 평면 형태들을 나타낸다.
도 5a 내지 5h는 본 발명의 예들에 따라 도 2a의 'P2' 부분을 확대한 확대 단면도들이다.
도 6a 및 6b는 각각 도 2b의 'P3' 및 'P4' 부분을 확대한 확대 단면도들이다.
도 7a, 7b, 7d, 7e 및 7f는 도 2a의 단면을 가지는 반도체 패키지를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 7c는 하부 금형틀의 일부의 레이아웃을 나타낸다.
도 8 내지 12는 본 발명의 다른 실시예들에 따른 반도체 패키지의 단면도들을 나타낸다.
도 13은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 14는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 15는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
<실시예 1>
도 1은 본 발명의 실시예 1에 따른 패키지 기판의 하부면의 평면도를 나타낸다. 도 2a 및 2b는 도 1을 각각 A-A' 선 및 B-B'선으로 자른 단면도들이다.
도 1, 2a 및 2b를 참조하면, 본 실시예 1에 따른 반도체 패키지(100)는 제 1 반도체 패키지(101) 상에 제 2 반도체 패키지(102)가 실장되는 패키지 온 패키지 구조를 가질 수 있다. 제 1 반도체 패키지(101)는 제 1 패키지 기판(1)을 포함한다. 상기 제 1 패키지 기판(1)은 단층 또는 다층으로 구성된 인쇄회로기판일 수 있다. 상기 제 1 패키지 기판(1)은 비스말레이미드 트리아진(Bismaleimide triazine) 수지(resin), 알루미나계 세라믹, 유리계 세라믹 또는 실리콘 등으로 형성될 수 있다. 상기 제 1 패키지 기판(1)은 서로 대향되는 상부면(1a)과 하부면(1b)을 포함한다. 또한 상기 제 1 패키지 기판(1)은 그 내부를 관통하여 상기 상부면(1a)과 상기 하부면(1b)을 연결하는 구멍(H1)을 포함한다. 상기 제 1 패키지 기판(1)의 상기 상부면(1a)에는 상부 도전 패턴(5a)이 배치되고, 상기 하부면(1b)에는 하부 도전 패턴(5b)이 배치된다. 상기 하부 도전 패턴(5b)은 볼랜드일 수 있다. 상기 하부 도전 패턴(5b)은 레이저를 흡수하지 않고 반사하는 역할을 할 수 있는 도전 물질로 형성될 수 있다. 예를 들면, 상기 하부 도전 패턴(5b)은 니켈, 납, 금 및 구리를 포함하는 그룹에서 선택되는 적어도 하나의 금속으로 형성될 수 있다. 상기 상부 도전 패턴(5a)은 상기 하부 도전 패턴(5b)과 동일한 물질로 형성될 수 있다. 상기 상부면(1a)과 상기 하부면(1b)은 각각 상부 절연막(3a)과 하부 절연막(3b)으로 덮인다. 상기 상부 및 하부 절연막들(3a, 3b)은 솔더 레지스트층(solder resist)에 해당할 수 있으며, 감광성 포토레지스트막으로 형성될 수 있다. 상기 구멍(H1)은 연장되어 상기 상부 및 하부 절연막들(3a, 3b)을 관통할 수 있다.
상기 제 1 패키지 기판(1)의 상기 상부면(1a) 상에는 제 1 반도체 칩(10)이 플립 칩 본딩 방식으로 실장된다. 상기 제 1 반도체 칩(10)은 상기 상부 도전 패턴(5a)과 범프(7)에 의해 연결된다. 상기 구멍(H1)은 상기 제 1 반도체 칩(10)과 중첩될 수 있다. 예를 들면, 상기 구멍(H1)은 상기 제 1 패키지 기판(1) 및/또는 상기 제 1 반도체 칩(10)의 중심과 중첩될 수 있다.
도 3은 도 2a의 'P1' 부분을 확대한 확대 단면도이다.
도 2a 및 3을 참조하여 상기 제 1 반도체 칩(10)의 내부를 살펴보면, 반도체 기판(200) 상에 복수개의 트랜지스터들(TR)이 배치되고, 상기 트랜지스터들(TR)은 배선들(215)과 전기적으로 연결된다. 상기 트랜지스터들(TR)은 비메모리 또는 메모리 게이트 전극을 포함하거나 또는 커패시터와 같은 데이터 저장 요소를 포함할 수 있다. 상기 배선들(215)과 상기 트랜지스터들(TR)은 층간절연막들(210)들로 덮인다. 상기 배선들(215) 중 최상단에 위치하는 배선은 재배선들(218)에 의해 본딩 패드들(15)과 전기적으로 연결된다. 상기 재배선들(218), 상기 본딩패드들(15)의 일부는 패시베이션막(225)으로 덮인다. 상기 제 1 본딩패드들(15a)에는 범프(7)가 배치된다. 상기 범프(7)는 납, 주석, 인듐, 비스무트, 안티모니, 은 또는 이의 합금과 같은 금속일 수 있다.
도 2a 및 2b를 참조하면, 상기 제 1 반도체 패키지(101)은 제 1 몰드막(20a, 20b)을 포함한다. 상기 제 1 몰드막(20a, 20b)은 상기 제 1 반도체 칩(10)과 상기 제 1 패키지 기판(1)의 상부면(1a)을 덮는 상부 몰드막(20a)과, 상기 구멍(H1)을 통해 상기 상부 몰드막(20a)과 연결되며 상기 제 1 패키지 기판(1)의 하부면을 일부 덮는 하부 몰드막(20b)을 포함한다. 상기 상부 몰드막(20a)은 연장되어 상기 제 1 반도체 칩(10)과 상기 제 1 패키지 기판(1) 사이에서 상기 범프들(7) 사이의 공간을 채운다. 본 예에 따른 구조에서는 제 1 반도체 칩(10)과 제 1 패키지 기판(1) 사이의 공간에 언더필 수지막이 없이 상부 몰드막(20a)으로만 채워지며, 보이드가 형성되지 않는다. 따라서 언더필 수지막을 형성할 필요가 없어 공정을 단순화할 수 있다.
도 4a는 하부 몰드막의 평면 형태를 나타낸다. 도 4b 내지 도 4e는 도 4a의 변형예들에 따른 하부 몰드막의 평면 형태들을 나타낸다.
도 1, 2a, 2b 및 4a 내지 4e를 참조하면, 상기 제 1 패키지 기판(1)은 중심영역(CR)와 주변 영역(OR)을 포함한다. 상기 하부면(1b)에서 상기 중심영역(CR)와 상기 주변 영역(OR) 모두에 하부 솔더볼들(14)이 배치된다. 상기 하부 솔더볼들(14)은 상기 하부 절연막(3b)을 관통하여 상기 하부 도전 패턴(5b)과 접할 수 있다. 상기 중심영역(CR)의 상기 제 1 패키지 기판(1)의 중심에는 상기 구멍(H1)이 배치되며, 상기 구멍(H1)과 중첩되도록 상기 하부 몰드막(20b)이 배치된다. 상기 패키지 기판(1)의 하부면(1b)으로부터 상기 하부몰드막(20b)의 하부면의 높이는 상기 하부 솔더볼(14)의 하단의 높이보다 낮을 수 있다. 상기 주변 영역(OR)에 배치되어 이웃하는 하부 솔더볼들(14)의 제 1 간격(W1)은 상기 중심영역(CR)에서 상기 하부 몰드막(20b)에 인접하도록 배치되는 상기 하부 솔더볼들(14)의 제 2 간격(W2) 보다 좁다. 상기 중심 영역(CR)에서 상기 하부 솔더볼들(14)의 제 2 간격(W2)이 주변 영역(OR)보다 넓으므로, 상기 하부 몰드막(20b)을 형성하기가 보다 용이하다.
계속해서, 상기 하부 몰드막(20b)은 상기 구멍(H1)을 기준으로 상하 좌우 대칭된 형태를 가진다. 상기 하부 몰드막(20b)의 최외곽 측면들은 상기 구멍(H1)의 중심으로부터 동일한 거리에 위치할 수 있다. 또는 상기 하부 몰드막(20b)의 최외곽 측면들은 각각 대응되는 상기 제 1 패키지 기판(1)의 모든 측면들로부터 동일한 거리에 위치할 수 있다. 일 예에 있어서, 상기 하부 몰드막(20b)은 평면적으로 상기 구멍(H1)과 중첩되는 중심 패턴(20ba), 상기 하부 솔더볼(14)을 사이에 두고 상기 중심 패턴(20ba)과 이격되는 적어도 하나의 가장자리 패턴(20bc), 상기 하부 솔더볼들(14) 사이에 개재되며 상기 중심 패턴(20ba)과 상기 가장자리 패턴(20bc)를 연결하는 복수개의 연결 패턴들(20bb)을 포함할 수 있다. 상기 중심 패턴(20ba)은 상기 구멍(H1)의 폭과 같거나 보다 큰 폭을 가질 수 있다. 상기 중심 패턴(20ba)은 도 4a나 4d처럼 원형일 수 있다. 또는 상기 중심 패턴(20ba)은 도 4b, 4c 및 4e처럼 사각형일 수 있다. 또는 상기 중심 패턴(20ba)은 사각형이 아닌 다른 다각형의 형태를 가질 수도 있다. 상기 가장자리 패턴(20bc)은 도 4a 및 4b에서처럼 폐곡선의 형태를 가질 수 있다. 또는 상기 가장자리 패턴(20bc)은 도 4c에서처럼 바(bar) 형태를 가지거나 도 4d나 4e에서처럼 작은 사각형의 형태를 가질 수 있다. 상기 가장자리 패턴(20bc)의 형태는 이에 국한되지 않고, 원이나 다각형의 형태를 가질 수도 있다. 상기 연결 패턴(20bb)은 상기 중심 패턴(20ba) 및 상기 가장자리 패턴(20bc) 보다 좁은 폭을 가질 수 있다.
이러한 하부 몰드막(20b)의 형태에 의해 스트레스가 상하 좌우로 고르게 분산되어 반도체 패키지의 휨(warpage) 현상을 개선시킬 수 있다. 또한, 상기 하부 몰드막(20b)을 형성하는 공정에서 몰드막 형성용 수지액의 흐름이 상하 좌우로 동일하게 되어, 하부 몰드막(20b)이 보이드나 형태 변형 없이 안정적으로 형성될 수 있다.
상기 상부 몰드막(20a)과 상기 하부 몰드막(20b)을 포함하는 상기 제 1 몰드막(20a, 20b)은 설명의 편의를 위해 구분되었을 뿐, 경계막이 없이 서로 하나로 통째로 연결되어 일체형이며, 동일한 물질로 이루어진다. 상기 제 1 몰드막(20a, 20b)은 수지막과, 상기 수지막에 분산된 복수 개의 필러 입자(filler particle)들을 포함할 수 있다. 상기 수지막은 적어도 하나의 고분자 물질을 포함할 수 있다. 상기 필러 입자는 실리카나 알루미나 같은 물질을 포함할 수 있다.
도 5a 내지 5h는 본 발명의 예들에 따라 도 2a의 'P2' 부분을 확대한 확대 단면도들이다.
도 5a 내지 5d에서처럼, 상기 하부 몰드막(20b)의 하부면은 평탄할 수 있다. 또는 도 5e 내지 5h에서처럼, 상기 하부 몰드막(20b)의 하부면의 일부는 돌출되거나 리세스될 수 있다. 예를 들면, 상기 하부 몰드막(20b)의 중심 패턴(20ba)은 상기 가장자리 패턴(20bc) 및 상기 연결 패턴(20bb) 중 적어도 하나보다 돌출될 수 있다. 상기 하부 몰드막(20b)은 도 5a 및 도 5e에서처럼, 상기 하부 절연막(3b)의 하부면과 접할 수 있다. 또는 상기 하부 절연막(3b)에는 도 5b, 5c, 5f 및 5g에서처럼 제 1 리세스된 영역(R1)이 형성될 수 있다. 상기 제 1 리세스된 영역(R1)의 깊이는 도 5b 및 도 5f에서처럼, 상기 하부 절연막(3b)의 두께보다 얕거나 또는 도 5c 및 5g에서처럼 상기 하부 절연막(3b)의 두께와 같을 수 있다. 또는 상기 제 1 리세스된 영역(R1)은 도 5d 및 5h에서처럼, 상기 하부 절연막(3b) 및 상기 제 1 패키지 기판(1)의 일부에도 형성될 수 있다. 상기 하부 몰드막(20b)은 도 5b 내지 5d, 및 도 5f 내지 5h에서처럼 상기 제 1 리세스된 영역(R1) 안에 배치될 수 있다.
도 6a 및 6b는 각각 도 2b의 'P3' 및 'P4' 부분을 확대한 확대 단면도들이다.
도 1, 2b, 6a 및 6b를 참조하면, 상기 하부 절연막(3b)에는 제 1 하부홀(H2)과 제 2 하부홀(H3)이 형성된다. 상기 제 1 하부홀(H2)은 상기 중심 영역(CR) 안에서 상기 하부 몰드막(20b)에 인접한 하부 도전 패턴(5b)을 노출시킨다. 상기 제 2 하부홀(H3)은 상기 주변 영역(OR)에서 하부 도전 패턴(5b)을 노출시킨다. 상기 중심 영역(CR) 안에서 상기 제 1 하부홀(H2)의 폭(W3)은 상기 하부 도전 패턴(5b)의 폭(W4) 보다 크다. 상기 중심 영역(CR) 안에서 상기 하부 도전 패턴(5b)의 측벽은 상기 제 1 하부홀(H2)의 내측벽과 이격되어 있다. 이로써 상기 중심 영역(CR) 안에서 상기 하부 도전 패턴(5b)의 일부라도 상기 하부 절연막(3b)으로 덮이지 않는다. 따라서 상기 하부 몰드막(20b)이 형성되는 상기 중심 영역(CR) 안에서 상기 하부 절연막(3b)의 하부면은 평평한다. 이는 상기 하부 몰드막(20b)을 형성하는 과정에서 금형틀이 상기 하부 절연막(3b)의 평평한 하부면과 밀착하게 하여 진공 형성이 보다 잘 이루어지고, 이로 인해 상기 하부 몰드막(20b)의 형성을 보다 원할 하게 할 수 있다. 한편, 상기 주변 영역(OR)에서 상기 제 2 하부홀(H3)의 폭(W3)은 상기 하부 도전 패턴(5b)의 폭(W4) 보다 작다. 이로써, 상기 주변 영역(OR)에서 상기 하부 절연막(20b)의 하부면은 굴곡이 형성될 수 있다.
상기 제 2 반도체 패키지(102)은 제 2 패키지 기판(40)과 이 위에 실장된 제 2 반도체 칩(42) 및 이를 덮는 제 2 몰드막(50)을 포함할 수 있다. 상기 제 2 반도체 칩(42)은 상기 제 2 패키지 기판(40) 상에 접착막(44)을 개재하여 부착될 수 있다. 상기 접착막(44)은 양면 테이프이거나 접착제일 수 있다. 상기 제 2 반도체 칩(42)은 상기 제 2 패키지 기판(40)과 와이어(46)를 이용하여 전기적으로 연결될 수 있다.
상기 상부 몰드막(20a)에는 상기 상부 도전 패턴(5a)을 노출시키는 상부홀(21)이 형성된다. 상기 상부홀(21)에는 연결 솔더(30)가 배치되며 상기 상부 도전 패턴(5a)과 상기 제 2 패키지 기판(40)을 전기적으로 연결시킨다.
도 7a, 7b, 7d, 7e 및 7h는 도 2a의 단면을 가지는 반도체 패키지를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 7c는 하부 금형틀의 일부의 레이아웃의 예를 나타낸다.
도 7a를 참조하면, 서로 대향되는 상부면(1a)과 하부면(1b), 상기 상부면(1a)과 상기 하부면(1b)에 각각 배치되는 상부 도전 패턴(5a)과 하부 도전 패턴(5b), 상기 상부면(1a)과 상기 하부면(1b)을 연결하는 구멍(H1), 상기 상부면(1a)과 상기 하부면(1b)을 각각 덮는 상부 절연막(3a) 및 하부 절연막(3b)을 포함하는 제 1 패키지 기판(1)을 준비한다. 제 1 반도체 칩(10)을 상기 제 1 패키지 기판(1) 상에 위치시킨다. 상기 제 1 반도체 칩(10)은 범프(7)를 포함할 수 있다. 상기 범프(7)를 녹는 점 이상으로 가열시켜, 상기 범프(7)를 상기 상부 도전 패턴(5a)에 융착시킨다. 이로써, 상기 제 1 패키지 기판(1)의 상기 상부면(1a) 상에 플립 칩 본딩 방식으로 실장시킬 수 있다. 상기 제 1 반도체 칩(10)과 중첩되지 않는 상기 상부 도전 패턴(5a) 상에는 제 1 솔더볼(12)을 융착시킨다.
도 7b, 7c 및 7d를 참조하면, 몰딩 공정을 진행하여 상부 및 하부 몰드막(20a, 20b)을 포함하는 제 1 몰드막을 형성한다. 구체적으로 하부 금형틀(120)과 상부 금형틀(122) 사이에 상기 제 1 반도체 칩(10)이 실장된 제 1 패키지 기판(1)을 배치시킨다. 상기 하부 금형틀(120)에는 상기 구멍(H1)과 중첩되며 도 4a 내지 도 4e 및 도 5a 내지 도 5h를 참조하여 설명한 상기 하부 몰드막(20b)의 형태를 정의하는 제 2 리세스된 영역(recessed region, R2)들이 형성된다. 도 7c에서 상기 제 2 리세스된 영역(R2)은 예시적으로 도 4a의 하부 몰드막(20b)의 형태에 대응되는 형태를 가질 수 있으나, 도 4b 내지 도 4e를 참조하여 설명한 하부 몰드막(20b)의 형태들에 대응되는 형태들을 가질 수 있다. 또한 도 7b에서 상기 제 2 리세스된 영역(R2)의 하부면은 평탄하여 도 5a 내지 도 5d를 참조하여 설명한 상기 하부 몰드막(20b)의 하부면에 대응될 수 있다. 그러나 상기 제 2 리세스된 영역(R2)의 하부면은 도 5e 내지 5h를 참조하여 설명한 상기 하부몰드막(20b)의 하부면에 대응되도록 굴곡을 가질 수 있다.
계속해서, 상기 제 2 리세스된 영역(R2)의 일부에서, 특히 상기 하부 몰드막(20b)의 가장자리부(20bc)와 중첩되는 소정 영역에서 상기 하부 금형틀(120)을 관통하는 벤트 홀(vent hole, H4)이 형성될 수 있다. 상기 벤트홀(H4)의 위치는 다양할 수 있다. 또한 상기 상부 금형틀(122)에도 공기를 빼주는 별도의 구멍이 형성될 수도 있다. 상기 상부 금형틀(122)에는 상기 상부 몰드막(20a)의 형태를 정의하는 함몰부(125)가 형성된다. 또한 상기 상부 금형틀(122)의 일 측에는 몰드막 형성용 수지액이 공급하는 수지액 공급구(미도시)가 형성된다.
상기 수지액 공급구(미도시)로부터 몰드막 형성용 수지액이 공급되기 시작하면, 상기 벤트홀(H4)에서 상기 상부 금형틀(122) 사이의 공기를 빼주게 된다. 이때 상기 구멍(H1)은 에어 벤트(air vent) 역할과 몰드막 형성용 수지액의 흐름을 순방향으로 유지시키는 역할을 한다. 이로써 보이드의 형성을 방지할 수 있다. 만약 구멍(H1)이 없다면, 몰드막 형성용 수지액의 흐름 속도의 차이에 의해 범프들 사이에 보이드가 존재할 수 있다. 이렇게 범프들 사이에 보이드가 존재하면, 후속에 머더 보드 상에 실장하기 위하여 리플로우 공정을 진행할 때, 범프들이 녹아 서로 붙어 쇼트(short)가 발생할 수도 있다. 또는 보이드 영역에 습기가 모여 고열 공정에서 습기가 팽창하여 터질 수도 있다. 그러나 본 발명에서는 구멍(H1)이 존재하므로, 보이드의 형성없이, 수지액은 상기 함몰부(125), 제 2 리세스된 영역(R2) 및 상기 제 1 반도체 칩(10)과 상기 제 1 패키지 기판(1) 사이의 공간을 모두 보이드 없이 채우게 된다. 또한, 상기 제 2 리세스된 영역(R2)의 형태가 상기 구멍(H1)을 중심으로 상하 좌우 대칭적으로 형성되므로, 상기 수지액의 흐름 속도가 상하 좌우로 동일하게 되어, 후속으로 형성되는 상기 하부 몰드막(20b)내에 보이드가 형성되거나, 또는 하부 몰드막(20b)의 형태 변형을 방지할 수 있다.
후속으로 경화 작업을 거쳐 상기 수지액을 제 1 몰드막(20a, 20b)으로 변환시키고, 상기 금형틀들(122, 120)을 제거할 수 있다. 이로써, 상기 제 1 반도체 칩(10)과 상기 제 1 패키지 기판(1)의 상부면(1a)을 덮는 동시에 상기 제 1 반도체 칩(10)과 상기 제 1 패키지 기판(1) 사이의 공간을 채우는 상부 몰드막(20a)과, 이에 연결되며 상기 제 1 패키지 기판(1)의 하부면(1b)을 일부 덮는 하부 몰드막(20b)이 동시에 형성될 수 있다.
도 7e를 참조하여, 상기 상부 몰드막(20b)의 일부를 제거하여 상기 제 1 반도체 칩(10)의 양 측의 상기 제 1 솔더볼(12)을 노출시키는 상부홀(21)을 형성한다. 상기 상부 몰드막(20b)의 일부를 제거하는 공정은 레이저 드릴링 공정으로 진행될 수 있다. 그리고, 단위 반도체 패키지 별로 상기 상부 몰드막(20a), 상기 제 1 패키지 기판(1) 및 상기 하부 몰드막(20b)을 커팅하는 싱귤레이션 공정을 진행한다. 상기 싱귤레이션 공정은 다이아몬드 절삭날 등을 이용하여 진행될 수 있다. 상기 하부 도전 패턴들(3b)에 하부 솔더볼들(14)을 부착(또는 융착)한다. 상기 하부 솔더볼들(14) 부착 공정은 싱귤레이션 공정 전에 진행될 수도 있다. 이와 같이 제 1 반도체 패키지(101)를 형성한다.
도 7f를 참조하면, 위에서 설명한 제 2 반도체 패키지(102)를 제조한다. 이때 상기 제 2 패키지 기판(40)의 하부면에는 제 2 솔더볼(48)이 융착된다. 상기 제 2 반도체 패키지(102)를 상기 제 1 반도체 패키지(101) 상에 위치시킨다. 그리고 상기 제 2 솔더볼(48)이 상기 상부홀(21) 내부로 들어가 상기 제 1 솔더볼(12)과 닿도록 한다. 그리고 도 2a를 참조하여 상기 제 1 및 제 2 솔더볼들(12, 48)의 융점 이상으로 가열하여 상기 제 1 및 제 2 솔더볼들(12, 48)을 융착시켜 연결 솔더(30)를 형성하고 상기 제 1 및 제 2 반도체 패키지들(101, 102)을 전기적으로 연결한다. 이로써 도 2a의 패키지 온 패키지 구조의 반도체 패키지(100)를 제조할 수 있다.
도 8 내지 12는 본 발명의 다른 실시예들에 따른 반도체 패키지의 단면도들을 나타낸다.
<실시예 2>
도 8을 참조하면, 제 1 반도체 패키지(101)는 도 2a에서처럼 패키지 온 패키지 구조가 아닌 단독으로 제공될 수 있다. 이때 상기 제 1 반도체 패키지(101)는 상부홀(21)과 연결 솔더볼(30)을 포함하지 않을 수 있다. 그외의 구조는 실시예 1과 동일/유사할 수 있다.
<실시예 3>
도 9를 참조하면, 본 실시예 3에 따른 반도체 패키지(104)에서는 제 3 반도체 패키지(103) 상에 제 2 반도체 패키지(102)가 실장된 패키지 온 패키지 구조를 가진다. 상기 제 3 반도체 패키지(103)는 실시예 1에서 설명한 제 1 반도체 패키지(101)와 유사하나, 다른 점으로는 제 1 패키지 기판(1) 상에 두개의 제 1 반도체 칩들(10a, 10b)이 수평적으로 플립 칩 본딩 방식으로 실장될 수 있다. 이때 제 1 패키지 기판(1)에는 복수개의 구멍들(H1)이 형성된다. 각각의 구멍들(H1)은 상기 제 1 반도체 칩들(10a, 10b)과 각각 중첩될 수 있다. 하부 몰드막(20b)은 상기 구멍들(H1)을 통해 상부 몰드막(20a)과 연결되며 상기 패키지 기판(1)의 하부면을 덮도록 형성된다. 상기 하부 몰드막(20b)의 평면 및 단면 형태들은 위에서 설명한 바와 동일/유사할 수 있다. 그 외의 구성은 실시예 1과 동일/유사할 수 있다.
<실시예 4>
도 10을 참조하면, 본 실시예 5에 따른 반도체 패키지(105)에서는 실시예 2의 제 1 반도체 패키지(101)과 유사하나, 제 1 반도체 칩(10) 상에 복수개의 제 2 반도체 칩들(50)이 플립 칩 본딩 방식으로 적층되어 실장될 수 있다. 상기 제 1 반도체 칩(10)의 폭이 상기 제 2 반도체 칩들(50)의 폭 보다 클 수 있다. 상기 제 1 반도체 칩(10)과 상기 제 2 반도체 칩들(50)은 내부를 관통하는 관통 비아들(45)을 포함할 수 있다. 상기 제 1 반도체 칩(10)과 상기 제 2 반도체 칩들(50)은 서로 전기적으로 연결된다. 상기 제 1 반도체 칩(10)과 상기 제 2 반도체 칩들(50) 사이는 언더필 수지막(47)이 개재될 수 있다. 상기 제 2 반도체 칩들(50)의 측면, 상기 언더필 수지막(47)의 측면 및 상기 제 1 반도체 칩(10)의 상부면은 내부 몰드막(23)으로 덮인다. 상기 제 2 반도체 칩(50)의 상부면 및 상기 내부 몰드막(23) 및 상기 제 1 패키지 기판(1)의 상부면은 상부 몰드막(20a)으로 덮인다. 그외의 구성은 실시예 2와 동일/유사할 수 있다.
<실시예 5>
도 11을 참조하면, 본 실시예 5에 따른 반도체 패키지(106)에서는 실시예 4의 반도체 패키지(105)와 유사하나, 제 1 반도체 칩(10)의 폭이 제 2 반도체 칩들(50)의 폭 보다 작을 수 있다. 그리고 상기 반도체 패키지(106)은 내부 몰드막(23)을 포함하지 않을 수 있다. 그외의 구성은 실시예 2와 동일/유사할 수 있다.
<실시예 6>
도 12를 참조하면, 본 실시예 6에 따른 반도체 패키지(107)에서는 제 3 패키지 기판(130) 상에 제 2 반도체 패키지(102)와 실시예 4의 반도체 패키지(105)가 수평적으로 실장된다. 상기 제 3 패키지 기판(130)은 모듈 기판일 수도 있다. 그 외의 구성은 실시예 4와 동일/유사할 수 있다.
상술한 반도체 패키지 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 13은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 13을 참조하면, 패키지 모듈(1200)은 반도체 집적회로 칩(1220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1230)과 같은 형태로 제공될 수 있다. 본 발명에 따른 반도체 패키지 기술이 적용된 반도체 소자들(1220, 1230)을 기판(1210)에 설치함으로써, 상기 패키지 모듈(1200)이 형성될 수 있다. 상기 패키지 모듈(1200)은 기판(1210) 일측에 구비된 외부연결단자(1240)를 통해 외부전자장치와 연결될 수 있다.
상술한 반도체 패키지 기술은 전자 시스템에 적용될 수 있다. 도 14는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 14를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application CH1ipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile pH1one), 무선폰(wireless pH1one), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
상술한 본 발명의 기술이 적용된 반도체 소자는 메모리 카드의 형태로 제공될 수 있다. 도 15는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다. 도 15를 참조하면, 메모리 카드(1400)는 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 장치(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 본 발명에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(H1ost)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1410)를 제어할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
1, 40, 130: 패키지 기판 5a: 상부 도전 패턴
5b: 하부 도전 패턴 3a: 상부 절연막
3b: 하부 절연막 H: 구멍
10, 42: 반도체 칩 7: 범프
20a: 상부 몰드막 20b: 하부 몰드막
14: 하부 솔더볼 46: 와이어
21: 상부홀 30: 연결 솔더
120: 하부 금형틀 122: 상부 금형틀
125: 함몰부 H2, H3: 하부홀
H4: 벤트홀 R1, R2: 리세스된 영역

Claims (10)

  1. 적어도 하나의 구멍을 포함하는 패키지 기판;
    상기 패키지 기판 상에 플립 칩 본딩 방식으로 실장되는 적어도 하나의 반도체 칩;
    상기 적어도 하나의 반도체 칩과 상기 패키지 기판을 덮는 상부 몰드막;
    상기 구멍을 통해 상기 상부 몰드막과 연결되며 상기 패키지 기판의 하부면을 적어도 일부 덮는 하부 몰드막; 및
    상기 패키지 기판의 하부면에 배치되며 상기 하부 몰드막으로 덮이지 않는 하부 솔더볼들을 포함하되,
    상기 하부 몰드막의 최외곽 측면들은 상기 구멍의 중심으로부터 동일한 거리에 위치하고,
    상기 하부 몰드막은, 평면적으로 상기 구멍과 중첩되는 중심 패턴, 상기 하부 솔더볼을 사이에 두고 상기 중심 패턴와 이격되는 적어도 하나의 가장자리 패턴, 및 상기 하부 솔더볼들 사이에 개재되며 상기 중심 패턴와 상기 가장자리 패턴을 연결하는 복수개의 연결 패턴들을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 하부 몰드막의 최외곽 측면들은 각각 대응되는 상기 패키지 기판의 모든 측면들로부터 동일한 거리에 위치하는 반도체 패키지.
  3. 삭제
  4. 제 1 항에 있어서
    상기 중심 패턴은 상기 구멍의 폭과 같거나 보다 큰 폭을 가지는 원형 또는 다각형의 형태를 가지는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 가장자리 패턴은 폐곡선, 원 또는 다각형의 형태를 가지는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 연결 패턴은 상기 중심 패턴 및 상기 가장자리 패턴 보다 좁은 폭을 가지는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 패키지 기판의 하부면에 배치되며 상기 하부 몰드막에 인접한 하부 솔더볼이 부착되는 제 1 하부 도전 패턴과 상기 패키지 기판의 측면에 인접한 하부 솔더볼이 부착되는 제 2 하부 도전 패턴; 및
    상기 패키지 기판의 하부면을 덮으며 상기 제 1 하부 도전 패턴을 노출시키는 제 1 하부홀과 상기 제 2 하부 도전 패턴을 노출시키는 제 2 하부홀을 포함하는 하부 절연막을 더 포함하며,
    상기 제 1 하부 도전 패턴의 폭은 상기 제 1 하부홀의 폭 보다 좁은 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제 2 하부 도전 패턴의 폭은 상기 제 2 하부홀의 폭 보다 넓은 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 중심 패턴은 상기 가장자리 패턴 및 상기 연결 패턴 중에 적어도 하나 보다 돌출되는 반도체 패키지.
  10. 제 7 항에 있어서,
    상기 하부 절연막을 리세스된 영역을 포함하며,
    상기 하부 몰드막은 상기 리세스된 영역 안에 배치되는 반도체 패키지.
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