KR20140059489A - 반도체 패키지 및 이의 제조 방법 - Google Patents

반도체 패키지 및 이의 제조 방법 Download PDF

Info

Publication number
KR20140059489A
KR20140059489A KR1020120125999A KR20120125999A KR20140059489A KR 20140059489 A KR20140059489 A KR 20140059489A KR 1020120125999 A KR1020120125999 A KR 1020120125999A KR 20120125999 A KR20120125999 A KR 20120125999A KR 20140059489 A KR20140059489 A KR 20140059489A
Authority
KR
South Korea
Prior art keywords
hole
solder
semiconductor chip
bump
package substrate
Prior art date
Application number
KR1020120125999A
Other languages
English (en)
Inventor
이병우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120125999A priority Critical patent/KR20140059489A/ko
Priority to US14/060,910 priority patent/US20140124910A1/en
Publication of KR20140059489A publication Critical patent/KR20140059489A/ko
Priority to US15/082,379 priority patent/US20160211236A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3178—Coating or filling in grooves made in the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05181—Tantalum [Ta] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/05187—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
    • H01L2224/11318—Manufacturing methods by local deposition of the material of the bump connector in liquid form by dispensing droplets
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
    • H01L2224/1132—Screen printing, i.e. using a stencil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1601—Structure
    • H01L2224/16012—Structure relative to the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16111—Disposition the bump connector being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/1624—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/273—Manufacturing methods by local deposition of the material of the layer connector
    • H01L2224/2733—Manufacturing methods by local deposition of the material of the layer connector in solid form
    • H01L2224/27334—Manufacturing methods by local deposition of the material of the layer connector in solid form using preformed layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92143—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92225—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Abstract

본 발명은 반도체 패키지 및 이의 제조 방법을 제공한다. 이 반도체 패키지에서는 패키지 기판의 관통홀 안으로 범프가 삽입되어 적어도 범프의 높이만큼 상기 반도체 패키지의 두께가 낮아질 수 있다. 또한 반도체 칩과 상기 패키지 기판 사이에 빈 공간이 없으므로, 기존의 언더필 수지막을 형성할 필요가 없어 공정을 단순화시킬 수 있다.

Description

반도체 패키지 및 이의 제조 방법{Semiconductor package and method of forming the same}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 다양한 실장 기술이 연구되고 있다. 그 중 플립 칩 본딩 방식은 와이어 본딩 방식에 비하여 패드들 간의 연결거리를 매우 짧게 유지할 수 있어 신호 전달 속도를 향상시킬 수 있다. 또한 플립 칩 본딩 방식에서는 와이어들에 의한 쇼트 발생 위험이 없다. 그러나, 플립 칩 본딩 방식으로 실장된 반도체 패키지에서는 범프들 사이에 보이드가 존재할 가능성이 높다. 이를 방지하기 위하여 범프들 사이를 채우는 언더필 수지막을 형성할 수 있다. 이 경우 언더필 수지액의 흐름을 막아주는 댐을 필요로 하기 때문에, 반도체 패키지의 수평적 및 수직적 크기를 줄이는데에 한계가 있다.
본 발명이 해결하고자 하는 과제는 고집적화된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 공정을 단순화시킬 수 있는 반도체 패키지의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 패키지는, 내부를 관통하는 적어도 하나의 관통홀과 하부면에 배치되는 하부 도전 패턴을 포함하는 패키지 기판; 상기 패키지 기판 상에 실장되며 본딩 패드를 포함하는 제 1 반도체 칩; 및 상기 관통홀 안에 배치되며 상기 본딩 패드와 상기 하부 도전 패턴을 전기적으로 연결시키는 제 1 솔더 패턴을 포함한다.
상기 제 1 반도체 칩은 상기 본딩 패드와 접하며 상기 관통홀 안으로 삽입되는 제 1 범프를 더 포함할 수 있다.
상기 관통홀의 직경은 상기 제 1 범프의 직경 보다 넓을 수 있다.
상기 하부 도전 패턴은 연장되어 상기 관통홀의 내부 측벽을 덮으며 상기 제 1 솔더 패턴은 상기 하부 도전 패턴과 상기 제 1 범프 사이를 채울 수 있다.
상기 제 1 솔더 패턴은 상기 관통홀의 측벽과 상기 하부 도전 패턴과 동시에 접할 수 있다.
상기 반도체 패키지는 상기 반도체 칩의 적어도 측벽을 덮는 몰드막을 더 포함할 수 있다.
상기 몰드막 내에 몰드 관통홀이 형성되고, 상기 패키지 기판은 상부면에 배치되며 상기 몰드 관통홀에 의해 노출되는 상부 도전 패턴을 더 포함할 수 있다. 이때 상기 반도체 패키지는, 상기 제 1 반도체 칩 상에 배치되며 상기 몰드 관통홀 내에 삽입되는 제 2 범프를 포함하는 제 2 반도체 칩; 및 상기 몰드 관통홀 안에서 상기 제 2 범프와 상기 상부 도전 패턴을 연결시키는 제 2 솔더 패턴을 더 포함할 수 있다.
상기 반도체 패키지는, 상기 패키지 기판과 상기 반도체 칩 사이에 개재되는 접착막을 더 포함할 수 있다.
상기 반도체 패키지는 상기 하부 도전 패턴에 부착되는 외부 솔더볼을 더 포함할 수 있으며, 상기 제 1 솔더 패턴의 하단은 상기 외부 솔더볼의 하단 보다 높을 수 있다.
본 발명의 일 예에 따른 패키지 온 패키지 장치는, 제 1 관통홀을 포함하는 제 1 패키지 기판, 상기 제 1 패키지 기판 상에 배치되며 상기 제 1 관통홀 안에 삽입되는 제 1 범프를 포함하는 제 1 반도체 칩을 포함하는 제 1 반도체 패키지; 및 제 2 관통홀을 포함하는 제 2 패키지 기판, 상기 제 2 패키지 기판 상에 배치되며 상기 제 2 관통홀 안에 삽입되는 제 2 범프를 포함하며, 상기 제 1 반도체 패키지 상에 적층되는 제 2 반도체 칩을 포함하는 제 2 반도체 패키지를 포함할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 패키지의 제조 방법은, 관통홀과 하부 도전 패턴을 포함하는 패키지 기판을 준비하는 단계; 상기 관통홀과 대응되는 위치의 본딩 패드를 포함하는 제 1 반도체 칩을 상기 패키지 기판 상에 올려놓는 단계; 및 상기 관통홀 안에서 상기 본딩 패드와 상기 하부 도전 패턴을 전기적으로 연결시키는 제 1 솔더 패턴을 형성하는 단계를 포함한다.
상기 반도체 칩은 상기 본딩패드에 부착되는 제 1 범프를 더 포함할 수 있으며, 상기 반도체 칩을 상기 패키지 기판 상에 올려놓는 단계는, 상기 제 1 범프를 상기 관통홀 안에 삽입시키는 단계를 포함할 수 있다.
상기 제 1 범프는 솔더를 포함할 수 있으며, 상기 제 1 솔더 패턴을 형성하는 단계는, 상기 솔더를 가열시켜 리플로우시킬 수 있다.
상기 제 1 솔더 패턴을 형성하는 단계는, 상기 관통홀 안에 솔더 입자를 넣는 단계; 및 상기 솔더 입자를 가열시켜 리플로우시키는 단계를 포함할 수 있다.
상기 솔더 입자를 넣는 단계는, 스크린 프린팅(Screen printing) 또는 도팅(dotting) 방법을 이용할 수 있다.
상기 반도체 칩을 상기 패키지 기판 상에 올려놓는 단계는, 상기 제 1 반도체 칩을 상기 패키지 기판 상에 접착시키는 단계를 포함할 수 있다.
상기 패키지 기판은 상부 도전 패턴을 더 포함할 수 있으며, 상기 방법은, 상기 제 1 반도체 칩을 덮는 몰드막을 형성하는 단계; 상기 몰드막 내에 상기 상부 도전 패턴을 노출시키는 몰드 관통홀을 형성하는 단계; 제 2 범프를 포함하는 제 2 반도체 칩을 상기 몰드막 상에 위치시켜 상기 제 2 범프가 상기 몰드 관통홀 안에 삽입하는 단계; 및 상기 몰드 관통홀 안에서 상기 제 2 범프와 상기 상부 도전 패턴을 연결시키는 제 2 솔더 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 방법은 상기 패키지 기판에 외부 솔더볼을 부착시키는 단계를 더 포함할 수 있으며, 이때 상기 외부 솔더볼을 부착시키는 단계는 상기 제 1 솔더 패턴을 형성하는 단계와 별도로 진행될 수 있다.
본 발명에 따른 반도체 패키지는 패키지 기판의 관통홀 안으로 범프가 삽입되어 적어도 범프의 높이만큼 상기 반도체 패키지의 두께가 낮아질 수 있다. 또한 반도체 칩과 상기 패키지 기판 사이에 빈 공간이 없으므로, 기존의 언더필 수지막을 형성할 필요가 없어 공정을 단순화시킬 수 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 패키지의 평면도이다.
도 2a는 도 1을 A-A' 선으로 자른 단면도이다.
도 2b는 도 2a의 'P1' 부분을 확대한 확대도이다.
도 3a, 3b, 4, 5, 6a, 6b, 6c 및 7은 도 2a의 반도체 패키지를 형성하는 과정을 나타내는 단면도들이다.
도 8a는 본 발명의 실시예 2에 따른 반도체 패키지의 단면도이다.
도 8b는 도 8a의 'P1' 부분을 확대한 확대도이다.
도 9는 도 8a의 반도체 패키지를 제조하는 과정을 나타내는 단면도이다.
도 10a는 본 발명의 실시예 3에 따른 반도체 패키지의 단면도이다.
도 10b는 도 10a의 'P1' 부분을 확대한 확대도이다.
도 11a는 본 발명의 실시예 4에 따른 반도체 패키지의 단면도이다.
도 11b는 도 11a의 'P1' 부분을 확대한 확대도이다.
도 12는 본 발명의 실시예 5에 따른 반도체 패키지의 단면도이다.
도 13 및 14는 도 12의 반도체 패키지의 제조 과정을 나타내는 단면도들이다.
도 15는 본 발명의 실시예 6에 따른 반도체 패키지의 단면도이다.
도 16은 본 발명의 실시예들에 따른 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 17은 본 발명의 일 예에 따른 반도체 패키지를 적용한 전자 장치의 시스템 블록도이다.
도 18은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
<실시예 1>
도 1은 본 발명의 실시예 1에 따른 반도체 패키지의 평면도이다. 도 2a는 도 1을 A-A' 선으로 자른 단면도이다. 도 2b는 도 2a의 'P1' 부분을 확대한 확대도이다.
도 1, 2a 및 2b를 참조하면, 본 실시예에 따른 반도체 패키지(101)에서는 반도체 칩(1)이 패키지 기판(20) 상에 접착막(30)에 의해 부착된다. 상기 패키지 기판(20)은 관통홀(H1)을 포함한다. 상기 패키지 기판(20)의 하부면에는 볼랜드(22c)와 도전 라인(22b)이 배치된다. 상기 관통홀(H1)의 측벽은 내부 도전 패턴(22a)으로 덮인다. 상기 도전 라인(22b)은 상기 내부 도전 패턴(22a)과 상기 볼랜드(22c)를 연결시킨다. 상기 도전 라인(22b), 상기 내부 도전 패턴(22a) 및 상기 볼랜드(22c) 모두 동일한 도전 물질로 형성될 수 있다. 예를 들면 상기 도전 라인(22b), 상기 내부 도전 패턴(22a) 및 상기 볼랜드(22c)은 도금공정에 의한 구리로 형성될 수 있다. 상기 도전 라인(22b)은 하부 기판 절연막(24)으로 덮인다. 상기 하부 기판 절연막(24)은 솔더 레지스트층(solder resist)에 해당할 수 있으며, 감광성 포토레지스트막으로 형성될 수 있다. 상기 볼랜드(22c)에는 외부 솔더볼(44)이 부착된다.
상기 반도체 칩(1)의 하부에는 본딩 패드(5)와 패시베이션막(3)이 배치된다. 상기 본딩 패드(5)는 예를 들면 알루미늄과 같은 도전물질로 형성될 수 있다. 상기 패시베이션막(3)은 예를 들면 실리콘 질화막과 폴리이미드의 이중막으로 형성될 수 있다. 상기 본딩 패드(5) 하부에는 범프(7)가 배치된다. 상기 범프(7)는 예를 들면 도금 공정에 의한 구리로 형성될 수 있다. 도시하지는 않았지만 상기 범프(7)와 상기 본딩패드(5) 사이에 확산 방지막과 시드막이 배치될 수 있다. 상기 확산 방지막은 티타늄, 티타늄질화막, 탄탈륨, 탄탈륨 질화막 중 적어도 하나로 형성될 수 있다. 상기 시드막은 예를 들면 구리로 형성될 수 있다. 상기 범프(7)는 상기 관통홀(H1) 안에 삽입된다. 상기 범프(7)의 직경(D1)은 상기 관통홀(H1)의 측벽을 덮는 상기 내부 도금 패턴(22a)의 직경(D2) 보다 좁다. 따라서 상기 범프(7)의 직경(D1)은 상기 관통홀(H1)의 직경 보다 좁다.
상기 범프(7)와 상기 내부 도금 패턴(22a) 사이의 공간은 솔더 패턴(42)으로 채워진다. 상기 솔더 패턴(42)은 연장되어 상기 관통홀(H1)을 채우고 나아가 상기 도전 라인(22b)의 하부면도 일부 덮을 수 있다. 상기 외부 솔더볼(44)의 하단을 기준으로 상기 반도체 칩(1) 방향으로 상기 솔더 패턴(42)의 하단은 상기 외부 솔더볼(44)의 하단 보다 높게 형성된다.
상기 반도체 칩(1)의 상부면과 측면은 몰드막(40)으로 덮인다. 상기 몰드막(40)은 수지막과, 상기 수지막에 분산된 복수 개의 필러 입자(filler particle)들을 포함할 수 있다. 상기 수지막은 적어도 하나의 고분자 물질을 포함할 수 있다. 상기 필러 입자는 실리카나 알루미나 같은 물질을 포함할 수 있다.
도 3a, 3b, 4, 5, 6a, 6b, 6c 및 7은 도 2a의 반도체 패키지를 형성하는 과정을 나타내는 단면도들이다.
도 3a를 참조하면, 관통홀(H1), 내부 도전 패턴(22a), 도전 라인(22b) 및 볼랜드(22c)을 포함하는 패키지 기판(20)을 준비한다. 상기 패키지 기판(20)을 형성하기 위해 먼저 상기 패키지 기판(20)에 관통홀(H1)을 형성할 수 있다. 상기 관통홀(H1)은 레이저를 이용하거나 또는 드릴을 이용하여 형성될 수 있다. 상기 관통홀(H1)을 형성한 후에 도금 공정을 진행하여 상기 내부 도전 패턴(22a), 상기 도전 라인(22b) 및 상기 볼랜드(22c)를 형성한다. 그리고 상기 도전 라인(22b)을 덮되 상기 내부 도전 패턴(22a)과 상기 볼랜드(22c)를 노출시키는 하부 기판 절연막(24)을 형성한다.
도 3a를 참조하면, 상기 패키지 기판(20) 상에 접착막(30)을 형성한다. 상기 접착막(30)은 접착제거나 양면테이프일 수 있다. 상기 패키지 기판(20) 상에 본딩 패드(5)와 범프(7)를 포함하는 반도체 칩(1)을 위치시킨다. 이때 상기 범프(7)는 구리로 형성될 수 있다. 또는 도 3b에서처럼, 상기 반도체 칩(1)에서 구리로 이루어지는 상기 범프(7) 하부에 솔더 범프(42b)가 부착될 수 있다.
도 4를 참조하면, 상기 범프(7)를 상기 관통홀(H1)의 위치에 대응되도록 상기 반도체 칩(1)을 위치시킨다. 그리고 상기 반도체 칩(1)을 상기 패키지 기판(20) 상에 접착시키면서 상기 범프(7)를 상기 관통홀(H1) 안에 삽입한다. 상기 범프(7)는 상기 관통홀(H1)을 부분적으로 채울 수 있다. 상기 범프(7)는 상기 내부 도전 패턴(22a)과 이격될 수 있다.
도 5를 참조하면, 상기 패키지 기판(20) 상에 몰드막(40)을 형성하여 상기 반도체 칩(1)의 상부면과 측벽을 덮는다.
도 6a를 참조하면, 상기 패키지 기판(20)을 뒤집어 하부면이 위를 향하도록 한다. 상기 관통홀(H1) 안에 복수개의 솔더 입자들(42p)을 넣는다. 상기 솔더 입자들(42p)를 넣는 방법은 스크린 프린팅(Screen printing) 또는 도팅(dotting) 방법을 이용할 수 있다. 또는 도 6b에서처럼 상기 관통홀(H1) 안에 하나의 작은 솔더볼(42s)을 넣을 수도 있다. 또는 도 3b에서 설명한 바와 같이, 구리 범프(7) 하부에 솔더 범프(42b)가 부착된 상태로 관통홀(H1) 안에 삽입된 경우, 도 6c와 같이 될 수 있다. 상기 솔더 입자들(42p), 상기 작은 솔더볼(42s) 및 상기 솔더 범프(42b) 모두 주석(Sn), 납(Pd) 및 은(Ag) 중에 선택되는 적어도 하나의 금속으로 형성될 수 있다. 상기 솔더 입자들(42p), 상기 작은 솔더볼(42s) 및 상기 솔더 범프(42b)의 녹는 점은 약 180~250℃일 수 있다.
도 7을 참조하여, 상기 솔더 입자들(42p), 상기 작은 솔더볼(42s) 및 상기 솔더 범프(42b)의 녹는 점 이상으로 열을 가해 상기 솔더 입자들(42p), 상기 작은 솔더볼(42s) 및 상기 솔더 범프(42b)를 완전히 녹여 리플로우시킬 수 있다. 이로써 녹은 솔더액은 중력에 의해 흘러내려 상기 범프(7)와 상기 내부 도전 패턴(22a) 사이의 공간을 채우면서 상기 관통홀(H1)을 채울 수 있다. 그리고 온도를 낮춰 상기 솔더액을 경화시켜 솔더 패턴(42)을 형성할 수 있다. 이때 상기 범프(7)가 구리로 형성되었을 경우, 구리의 녹는점은 약 1083℃으로 매우 높기에, 상기 리플로우 공정에서 녹지 않는다.
후속으로 도 2a를 참조하여, 상기 볼랜드(22c)에 외부 솔더볼(44)을 부착시켜 도 2a의 반도체 패키지를 형성할 수 있다. 상기 외부 솔더볼(44)을 부착시킬때 리플로우 공정의 온도 또는 공정 시간은 상기 솔더 패턴(42)을 형성하기 위한 리플로우 공정의 온도 또는 공정 시간 보다 낮거나 짧을 수 있다. 이로써 상기 외부 솔더볼(44)이 완전히 녹아 흐르지 않도록 한다.
그리고 단위 반도체 패키지 별로 나누는 싱귤레이션 공정을 진행할 수 있다.
본 실시예 1에 따른 반도체 패키지(101)는 패키지 기판(20)의 관통홀(H1) 안으로 범프(7)가 삽입되어 적어도 범프(7)의 높이만큼 상기 반도체 패키지의 두께가 낮아질 수 있다. 또한 반도체 칩(1)과 상기 패키지 기판(20) 사이에 빈 공간이 없으므로, 기존의 언더필 수지막을 형성할 필요가 없다. 이로써 공정을 단순화시킬 수 있다. 또한, 와이어 본딩 방식이나 플립칩 본딩 방식을 적용하지 않으므로 와이어들 간의 또는 반도체 칩과 패키지 기판 사이의 솔더볼들 간의 쇼트 문제를 해결할 수 있다. 이로써 반도체 패키지의 수율/신뢰성을 향상시킬 수 있다.
<실시예 2>
도 8a는 본 발명의 실시예 2에 따른 반도체 패키지의 단면도이다. 도 8b는 도 8a의 'P1' 부분을 확대한 확대도이다.
도 8a 및 8b를 참조하면, 본 실시예 2에 따른 반도체 패키지(102)는 관통홀(H1)의 내부 측벽을 덮는 내부 도전 패턴(22a)과 범프(7)를 포함하지 않는다. 그리고 솔더 패턴(42)만으로 상기 관통홀(H1)을 모두 채워 상기 관통홀(H1)의 내부 측벽과 직접 접하는 동시에 상기 도전 라인(22b)과 접한다. 그외의 구성은 실시예 1과 동일/유사할 수 있다.
도 9는 도 8a의 반도체 패키지를 제조하는 과정을 나타내는 단면도이다.
본 예에 따른 반도체 패키지는 도 6a 내지 6c에서 범프(7)가 구리가 아닌 솔더로 이루어질 경우, 이와 같이 형성될 수 있다. 또는 도 9를 참조하여, 반도체 칩(1)이 구리로 된 범프(7) 없이 본딩패드(5)를 포함한 상태에서 본딩 패드(5)와 관통홀(H1)이 중첩되도록 상기 반도체 칩(1)을 상기 패키지 기판(20) 상에 부착시킨 후, 상기 관통홀(H1)을 솔더 입자들(42p)로 채우고 리플로우시킴으로써 형성될 수 있다. 그 외의 구성 및 제조 과정은 실시예 1과 동일/유사할 수 있다.
<실시예 3>
도 10a는 본 발명의 실시예 3에 따른 반도체 패키지의 단면도이다. 도 10b는 도 10a의 'P1' 부분을 확대한 확대도이다.
도 10a 및 10b를 참조하면, 본 실시예 3에 따른 반도체 패키지(103)에서는 솔더 패턴(42)이 오직 범프(7)와 내부 도전 패턴(22a) 사이 공간을 채우되 상기 관통홀(H1)을 모두 채우지 않을 수 있다. 또한 상기 솔더 패턴(42)은 도전 라인(22b)과 접하지 않을 수 있다. 본 예에 따른 반도체 패키지는 도 6a 내지 6c에서 상기 솔더 입자들(42p), 상기 작은 솔더볼(42s) 및 상기 솔더 범프(42b)의 양이 적을 경우, 이와 같이 형성될 수 있다. 그 외의 구성 및 제조 과정은 실시예 1과 동일/유사할 수 있다.
<실시예 4>
도 11a는 본 발명의 실시예 4에 따른 반도체 패키지의 단면도이다. 도 11b는 도 11a의 'P1' 부분을 확대한 확대도이다.
도 11a 및 11b를 참조하면, 본 실시예 4에 따른 반도체 패키지(104)에서는 몰드막(40)이 반도체 칩(1)의 측벽을 덮되 상부면을 덮지 않고 노출시킬 수 있다. 그리고 범프(7)를 포함하지 않는다. 솔더 패턴(42)은 관통홀(H1)을 부분적으로 채우며 내부 도전 패턴(22a)과 접한다. 이의 제조 방법은 실시예 2와 동일/유사할 수 있다.
<실시예 5>
도 12는 본 발명의 실시예 5에 따른 반도체 패키지의 단면도이다.
도 12를 참조하면, 본 실시예 5에 따른 반도체 패키지(105)에서는 패키지 기판(20) 상에 제 1 접착막(30)에 의해 제 1 반도체 칩(1)이 부착되고, 상기 제 1 반도체 칩(1)의 제 1 범프(7)가 상기 패키지 기판(20)의 관통홀(H1) 안으로 삽입된다. 상기 관통홀(H1) 안에 제 1 솔더 패턴(42)이 배치되어 상기 제 1 범프(7)와 상기 도전 라인(22b)을 전기적으로 연결시킨다. 상기 패키지 기판(1)의 상부면에는 상부 도전 패턴(22d)이 배치되고 이의 일부는 상부 기판 절연막(26)으로 덮인다. 상기 제 1 반도체 칩(1)의 측면은 제 1 몰드막(40)으로 덮인다. 상기 제 1 몰드막(40)에는 몰드 관통홀(H2)이 형성되어 상기 상부 도전 패턴(22d)을 노출시킨다. 상기 제 1 반도체 칩(1) 상에는 제 2 반도체 칩(51)이 제 2 접착막(60)에 의해 부착된다. 상기 제 2 반도체 칩(51)은 제 2 본딩 패드(55)와 돌출된 제 2 범프(57)를 포함한다. 상기 제 2 범프(57)는 상기 몰드 관통홀(H2) 안에 삽입된다. 상기 몰드 관통홀(H2) 안에는 제 2 솔더 패턴(62)이 배치되어 상기 제 2 범프(57)과 상기 상부 도전 패턴(22d)을 전기적으로 연결시킨다. 상기 제 2 반도체 칩(51)의 상부면 및 측면은 제 2 몰드막(70)으로 덮인다. 그 외의 구성은 실시예 1과 동일/유사할 수 있다. 도 8a에서와 유사하게 상기 몰드 관통홀(H2)이 상기 제 2 범프(57) 없이 상기 제 2 솔더 패턴(62)로 채워질 수도 있다.
도 13 및 14는 도 12의 반도체 패키지의 제조 과정을 나타내는 단면도들이다.
도 13을 참조하면, 도 7과 유사하게, 관통홀(H1)을 포함하는 패키지 기판(20) 상에 제 1 반도체 칩(1)을 부착하고 제 1 솔더 패턴(42)과 제 1 몰드막(40)을 형성한 후에, 제 1 몰드막(40)을 패터닝하여 상부 도전 패턴(22d)을 노출시키는 몰드 관통홀(H2)을 형성한다. 상기 몰드 관통홀(H2) 안에 솔더 입자들(42p)을 넣고, 상기 제 1 몰드막(40)과 상기 제 1 반도체 칩(1)의 상부면에 제 2 접착막(60)을 형성한다. 그리고 상기 제2 반도체 칩(51)을 상기 제 2 접착막(60)에 접착시키면서 이의 제 2 범프(57)을 상기 몰드 관통홀(H2) 안에 삽입한다.
도 14를 참조하면, 상기 솔더 입자들(42p)의 녹는 점 이상으로 가열하여 상기 솔더 입자들(42p)을 리플로우시켜 제 2 솔더 패턴(62)을 형성한다.
후속으로 도 12를 참조하여, 상기 제 2 반도체 칩(51)의 측면과 상부면을 덮는 제 2 몰드막(70)을 형성하고, 볼랜드(22c)와 접하는 외부 솔더볼(44)을 부착시킨다. 그외의 제조 방법은 실시예 1과 동일/유사할 수 있다.
<실시예 6>
도 15는 본 발명의 실시예 6에 따른 반도체 패키지의 단면도이다.
도 15를 참조하면, 본 실시예 6에 따른 반도체 패키지(106)는 실시예 1의 반도체 패키지(101)과 유사한 두개의 반도체 패키지들(101a, 101b)이 적층된 패키지 온 패키지 구조를 가진다. 두개의 반도체 패키지들(101a, 101b)은 아래에 배치되는 제 1 반도체 패키지(101a)의 몰드막(40)에 형성되는 몰드 관통홀(H2) 안에 배치되는 연결 솔더볼(82)에 의해 서로 전기적으로 연결될 수 있다.
그 외의 구성 및 제조 과정은 실시예 1과 동일/유사할 수 있다.
상기 실시예 1 내지 6의 구성은 서로 조합될 수 있다.
상술한 반도체 패키지 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 16을 참조하면, 본 발명의 실시예들에 따른 반도체 패키지는 스마트 폰과 같은 전자 장치(1000)에 응용될 수 있다. 본 실시예들의 반도체 패키지는 사이즈 축소 및 성능 향상 측면에서 우수하므로, 다양한 기능을 동시에 구현하는 전자 장치(1000)의 경박 단소화에 유리하다. 전자 장치는 도 16에 도시된 스마트폰에 한정되는 것이 아니며, 가령 모바일 전자 기기, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 포터블 멀티미디어 플레이어(PMP), 엠피쓰리(MP3) 플레이어, 캠코더, 웹 태블릿(web tablet), 무선 전화기, 네비게이션, 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant) 등 다양한 전자 기기를 포함할 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 패키지를 적용한 전자 장치의 시스템 블록도이다.
도 17을 참조하면, 상술한 반도체 패키지(101~106)는 전자 장치(1100)에 적용될 수 있다. 상기 전자 장치(1100)는 바디(1110: Body)와, 마이크로 프로세서 유닛(1120: Micro Processor Unit)과, 파워 유닛(1130: Power Unit)과, 기능 유닛(1140: Function Unit)과, 그리고 디스플레이 컨트롤러 유닛(1150: Display Controller Unit)을 포함할 수 있다. 상기 바디(1110)는 내부에 인쇄 회로 기판으로 형성된 세트 보드(Set Board)를 포함할 수 있으며, 마이크로 프로세서 유닛(1120), 파워 유닛(1130), 기능 유닛(1140), 디스플레이 컨트롤러 유닛(1150) 등이 상기 바디(1110)에 실장될 수 있다.
파워 유닛(1130)은 외부 배터리(미도시) 등으로부터 일정 전압을 공급 받아 이를 요구되는 전압 레벨로 분기하여 마이크로 프로세서 유닛(1120), 기능 유닛(1140), 디스플레이 컨트롤러 유닛(1150) 등으로 공급한다.
마이크로 프로세서 유닛(1120)은 파워 유닛(1130)으로부터 전압을 공급받아 기능 유닛(1140)과 디스플레이 유닛(1160)을 제어할 수 있다. 기능 유닛(1140)은 다양한 전자 시스템(1100)의 기능을 수행할 수 있다. 예를 들어, 전자 시스템(1100)가 휴대폰인 경우 기능 유닛(1140)은 다이얼링, 외부 장치(1170: External Apparatus)와의 통신으로 디스플레이 유닛(1160)로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 형성된 경우 카메라 이미지 프로세서(Camera Image Processor)일 수 있다. 예를 들어, 전자 시스템(1100)가 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(1140)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(1140)은 유선 혹은 무선의 통신 유닛(1180; Communication Unit)을 통해 외부 장치(1170)와 신호를 주고 받을 수 있다. 예를 들어, 전자 시스템(1100)가 기능 확장을 위해 유에스비(USB, Universal Serial Bus) 등을 필요로 하는 경우 기능 유닛(1140)은 인터페이스(interface) 컨트롤러일 수 있다. 본 발명의 실시예에 따른 패키지 온 패키지 장치(100~105)는 마이크로 프로세서 유닛(1120)과 기능 유닛(1140) 중 적어도 어느 하나에 쓰일 수 있다.
상술한 반도체 패키지 기술은 전자 시스템에 적용될 수 있다.
도 18은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 18을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 패키지 온 패키지 장치를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 기억 장치(1330)에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
1, 51: 반도체 칩 3: 패시베이션막
H1, H2: 관통홀 5, 55: 본딩 패드
7, 57: 범프 20: 패키지 기판
22a, 22b, 22c, 22d: 도전 패턴들 24, 26: 기판 절연막
30, 60: 접착막 40, 70: 몰드막
42, 42b, 42p, 42s, 44, 62: 솔더

Claims (20)

  1. 그것을 관통하는 적어도 하나의 관통홀과 하부면에 배치되는 하부 도전 패턴을 포함하는 패키지 기판;
    상기 패키지 기판 상에 실장되며 본딩 패드를 포함하는 제 1 반도체 칩; 및
    상기 관통홀 안에 배치되며 상기 본딩 패드와 상기 하부 도전 패턴을 전기적으로 연결시키는 제 1 솔더 패턴을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 칩은 상기 본딩 패드와 접하며 상기 관통홀 안으로 삽입되는 제 1 범프를 더 포함하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 관통홀의 직경은 상기 제 1 범프의 직경 보다 넓은 반도체 패키지.
  4. 제 2 항에 있어서,
    상기 하부 도전 패턴은 연장되어 상기 관통홀의 내부 측벽을 덮으며 상기 제 1 솔더 패턴은 상기 하부 도전 패턴과 상기 제 1 범프 사이를 채우는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 1 솔더 패턴은 상기 관통홀의 측벽과 상기 하부 도전 패턴과 동시에 접하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 반도체 칩의 적어도 측벽을 덮는 몰드막을 더 포함하는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 몰드막 내에 몰드 관통홀이 형성되고,
    상기 패키지 기판은 상부면에 배치되며 상기 몰드 관통홀에 의해 노출되는 상부 도전 패턴을 더 포함하고,
    상기 반도체 패키지는,
    상기 제 1 반도체 칩 상에 배치되며 상기 몰드 관통홀과 중첩되는 제 2 본딩 패드를 포함하는 제 2 반도체 칩; 및
    상기 몰드 관통홀 안에서 상기 제 2 본딩 패드와 상기 상부 도전 패턴을 전기적으로 연결시키는 제 2 솔더 패턴을 더 포함하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제 2 반도체 칩은 상기 제 2 본딩 패드와 상기 제 2 솔더 패턴과 동시에 접하며 상기 몰드 관통홀 안에 삽입되는 제 2 범프를 더 포함하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 패키지 기판과 상기 반도체 칩 사이에 개재되는 접착막을 더 포함하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 반도체 패키지는 상기 하부 도전 패턴에 부착되는 외부 솔더볼을 더 포함하며,
    상기 제 1 솔더 패턴의 하단은 상기 외부 솔더볼의 하단 보다 높은 반도체 패키지.
  11. 제 1 관통홀을 포함하는 제 1 패키지 기판, 상기 제 1 패키지 기판 상에 배치되며 상기 제 1 관통홀 안에 삽입되는 제 1 범프를 포함하는 제 1 반도체 칩을 포함하는 제 1 반도체 패키지; 및
    제 2 관통홀을 포함하는 제 2 패키지 기판, 상기 제 2 패키지 기판 상에 배치되며 상기 제 2 관통홀 안에 삽입되는 제 2 범프를 포함하며, 상기 제 1 반도체 패키지 상에 적층되는 제 2 반도체 칩을 포함하는 제 2 반도체 패키지를 포함하는 패키지 온 패키지 장치.
  12. 관통홀과 하부 도전 패턴을 포함하는 패키지 기판을 준비하는 단계;
    상기 관통홀과 대응되는 위치의 본딩 패드를 포함하는 제 1 반도체 칩을 상기 패키지 기판 상에 올려놓는 단계; 및
    상기 관통홀 안에서 상기 본딩 패드와 상기 하부 도전 패턴을 전기적으로 연결시키는 제 1 솔더 패턴을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 1 반도체 칩은 상기 본딩패드에 부착되는 제 1 범프를 더 포함하되,
    상기 제 1 반도체 칩을 상기 패키지 기판 상에 올려놓는 단계는, 상기 제 1 범프를 상기 관통홀 안에 삽입시키는 단계를 포함하는 반도체 패키지의 제조 방법.
  14. 제 13 항에 있어서,
    상기 관통홀의 직경은 상기 제 1 범프의 직경보다 넓은 반도체 패키지의 제조 방법.
  15. 제 13 항에 있어서,
    상기 제 1 범프는 솔더를 포함하며,
    상기 제 1 솔더 패턴을 형성하는 단계는, 상기 솔더를 가열시켜 리플로우시키는 단계를 포함하는 반도체 패키지의 제조 방법.
  16. 제 13 항에 있어서,
    상기 제 1 솔더 패턴을 형성하는 단계는,
    상기 관통홀 안에 솔더 입자를 넣는 단계; 및
    상기 솔더 입자를 가열시켜 리플로우시키는 단계를 포함하는 반도체 패키지의 제조 방법.
  17. 제 16 항에 있어서,
    상기 솔더 입자를 넣는 단계는, 스크린 프린팅(Screen printing) 또는 도팅(dotting) 방법을 이용하는 반도체 패키지의 제조 방법.
  18. 제 13 항에 있어서,
    상기 제 1 반도체 칩을 상기 패키지 기판 상에 올려놓는 단계는, 접착막을 개재하여 상기 제 1 반도체 칩을 상기 패키지 기판 상에 접착시키는 단계를 포함하는 반도체 패키지의 제조 방법.
  19. 제 12 항에 있어서,
    상기 패키지 기판은 상부 도전 패턴을 더 포함하며,
    상기 방법은,
    상기 제 1 반도체 칩을 덮는 몰드막을 형성하는 단계;
    상기 몰드막 내에 상기 상부 도전 패턴을 노출시키는 몰드 관통홀을 형성하는 단계;
    제 2 범프를 포함하는 제 2 반도체 칩을 상기 몰드막 상에 위치시켜 상기 제 2 범프를 상기 몰드 관통홀 안에 삽입하는 단계; 및
    상기 몰드 관통홀 안에서 상기 제 2 범프와 상기 상부 도전 패턴을 연결시키는 제 2 솔더 패턴을 형성하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
  20. 제 12 항에 있어서,
    상기 패키지 기판에 외부 솔더볼을 부착시키는 단계를 더 포함하되,
    상기 외부 솔더볼을 부착시키는 단계는 상기 제 1 솔더 패턴을 형성하는 단계와 별도로 진행되는 반도체 패키지의 제조 방법.
KR1020120125999A 2012-11-08 2012-11-08 반도체 패키지 및 이의 제조 방법 KR20140059489A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020120125999A KR20140059489A (ko) 2012-11-08 2012-11-08 반도체 패키지 및 이의 제조 방법
US14/060,910 US20140124910A1 (en) 2012-11-08 2013-10-23 Semiconductor package and method of forming the same
US15/082,379 US20160211236A1 (en) 2012-11-08 2016-03-28 Semiconductor package and method of forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120125999A KR20140059489A (ko) 2012-11-08 2012-11-08 반도체 패키지 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20140059489A true KR20140059489A (ko) 2014-05-16

Family

ID=50621593

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120125999A KR20140059489A (ko) 2012-11-08 2012-11-08 반도체 패키지 및 이의 제조 방법

Country Status (2)

Country Link
US (2) US20140124910A1 (ko)
KR (1) KR20140059489A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210202441A1 (en) * 2016-02-05 2021-07-01 Intel Corporation System and method for stacking wire-bond converted flip-chip die
US10622340B2 (en) 2016-11-21 2020-04-14 Samsung Electronics Co., Ltd. Semiconductor package
US10886208B2 (en) * 2018-10-12 2021-01-05 Advanced Semiconductor Engineering, Inc. Semiconductor device package, electronic assembly and method for manufacturing the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3176307B2 (ja) * 1997-03-03 2001-06-18 日本電気株式会社 集積回路装置の実装構造およびその製造方法
US6406939B1 (en) * 1998-05-02 2002-06-18 Charles W. C. Lin Flip chip assembly with via interconnection
JP4175197B2 (ja) * 2003-06-27 2008-11-05 株式会社デンソー フリップチップ実装構造
DE102006042774A1 (de) * 2006-09-12 2008-03-27 Qimonda Ag Verfahren zur Herstellung einer elektrischen Ankontaktierung
TW200937601A (en) * 2008-02-21 2009-09-01 Ind Tech Res Inst Semiconductor package structure and method of manufacturing semiconductor package structure
KR101486420B1 (ko) * 2008-07-25 2015-01-26 삼성전자주식회사 칩 패키지, 이를 이용한 적층형 패키지 및 그 제조 방법

Also Published As

Publication number Publication date
US20140124910A1 (en) 2014-05-08
US20160211236A1 (en) 2016-07-21

Similar Documents

Publication Publication Date Title
US9349713B2 (en) Semiconductor package stack structure having interposer substrate
US9245867B2 (en) Package-on-package electronic devices including sealing layers and related methods of forming the same
KR102245770B1 (ko) 반도체 패키지 장치
US20240030086A1 (en) Bga stim package architecture for high performance systems
US10553548B2 (en) Methods of forming multi-chip package structures
US9136255B2 (en) Methods of fabricating package stack structure and method of mounting package stack structure on system board
US9449941B2 (en) Connecting function chips to a package to form package-on-package
US8829686B2 (en) Package-on-package assembly including adhesive containment element
KR101711499B1 (ko) 반도체 패키지 및 그 제조 방법
KR101970667B1 (ko) 반도체 패키지 및 이의 제조 방법
KR20150025633A (ko) 패키지 온 패키지 장치 및 이의 제조 방법
KR101902996B1 (ko) 반도체 패키지 및 이의 제조 방법
TW201546974A (zh) 具有一被動微電子裝置設置於一封裝體中的微電子封裝技術
KR20150033133A (ko) 반도체 패키지 및 이의 제조 방법
KR20130082298A (ko) 패키지 온 패키지 장치의 제조 방법 및 이에 의해 제조된 장치
KR101583719B1 (ko) 반도체 패키지 및 그 제조 방법
KR20130004834A (ko) 반도체 칩 및 그 반도체 칩을 포함한 플립-칩 패키지
KR20140148179A (ko) 반도체 패키지 장치 및 이의 제조 방법
KR101963883B1 (ko) 반도체 패키지 및 이의 제조 방법
KR20140100144A (ko) 반도체 장치 및 이의 제조 방법
US20160211236A1 (en) Semiconductor package and method of forming the same
KR20140127143A (ko) 솔더볼을 포함하는 반도체 패키지
US20140319681A1 (en) Semiconductor package including solder ball
US9236337B2 (en) Semiconductor package including a substrate having a vent hole
KR20230058213A (ko) 인터포저 기판을 갖는 반도체 패키지 구조체 및 이를 포함하는 적층형 반도체 패키지 구조체

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid