KR20140100144A - 반도체 장치 및 이의 제조 방법 - Google Patents

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KR20140100144A
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film
bump
wetting
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명종윤
권용환
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract

본 발명은 반도체 장치 및 이의 제조 방법을 제공한다. 본 발명의 일 예에 반도체 장치는, 젖음방지막을 포함하여 솔더를 리플로우할 때, 솔더가 범프의 측면쪽으로 흐르지 않아 젖음방지막의 측면과 솔더가 접하지 않는다. 이로서 이웃하는 솔더들 간의 전기적 단락을 방지할 수 있다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method of formigng the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
전자 기기에 사용되는 반도체 집적 회로의 고밀도, 고집적화에 따라서, 반도체 칩의 전극 단자의 다(多)핀(pin)화, 좁은 피치(pitch)화가 급속히 진행되고 있다. 반도체 칩을 패키지 기판 상에 실장하는 방법으로는 와이어 본딩 방법과 플립 칩 본딩 방법 등이 있다. 와이어 본딩 방법은 금 와이어를 이용하여 반도체 칩의 본딩 패드와 패키지 기판의 도전 패턴을 이어준다. 이때 금을 사용하여 단가가 비싸지고 또한 와이어 스위핑 문제등이 발생할 수 있다. 한편 플립 칩 본딩 방법은, 배선 지연을 적게하여 신호 전달 속도를 향상시킬 수 있다.
따라서 본 발명이 해결하고자 하는 과제는 솔더들 간의 전기적 쇼트 불량을 방지할 수 있는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 솔더 조인트 컨트롤을 용이하게 할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 패키지는, 반도체 기판 상의 본딩 패드; 상기 본딩 패드 상의 범프; 상기 범프 상의 솔더; 및 상기 범프와 상기 솔더 사이에 제공되고, 상기 범프의 측벽 상으로 연장하는 젖음 방지막(Anti-wetting layer)을 포함하되, 상기 본딩 패드에 인접한 상기 젖음방지막의 두께는 상기 솔더에 인접한 상기 젖음방지막의 두께보다 얇다.
상기 솔더에 대향하는 상기 범프의 면과 상기 범프의 측벽이 이루는 각도는 약 85~95°이다.
상기 젖음 방지막은 상기 범프의 측벽을 적어도 1/3 만큼 덮을 수 있다.
상기 솔더는 상기 젖음방지막의 측벽과 접하지 않는다.
상기 젖음방지막은 니켈을 포함할 수 있다.
상기 젖음방지막과 상기 솔더 간의 젖음성(wettability)은 상기 범프와 상기 솔더간의 젖음성 보다 작을 수 있다.
상기 반도체 장치는 상기 반도체 칩과 대향되는 패키지 기판; 및 상기 패키지 기판 상에 배치되며 상기 솔더와 접하는 도전 패턴을 더 포함할 수 있다.
상기 반도체 장치는 상기 범프와 상기 본딩 패드 사이에 개재된 시드막을 더 포함하되, 상기 젖음방지막은 상기 시드막의 측벽과 접하지 않는다.
상기 다른 과제를 해결하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 시드막을 형성하는 단계;
상기 시드막을 일부 노출시키는 개구부를 포함하는 포토레지스트 패턴을 형성하는 단계; 상기 개구부를 일부 채우며 상기 시드막과 접하는 범프를 형성하는 단계; 상기 포토레지스트 패턴을 일부 제거하여 상기 범프의 측벽을 적어도 일부 노출시키는 단계; 상기 범프의 상부면과 노출된 측벽을 덮는 젖음방지막을 형성하는 단계; 및 상기 젖음방지막의 상부면과 접하는 제 1 솔더를 형성하는 단계를 포함한다.
상기 범프의 측벽을 적어도 일부 노출시키는 단계는, 데스컴(descum) 공정을 진행하는 단계를 포함할 수 있다.
상기 데스컴 공정은 질소 플라즈마를 이용하여 진행될 수 있다.
상기 데스컴 공정으로 상기 범프는 거의 식각되지 않을 수 있다.
상기 방법은, 상기 포토레지스트 패턴을 제거하는 단계; 상기 범프로 덮이지 않는 시드막을 제거하는 단계; 및 상기 제 1 솔더를 리플로우 시켜 구형의 제 1 솔더를 형성하는 단계를 더 포함할 수 있다.
상기 방법은, 상기 제 1 솔더의 하부면에 플럭스제를 묻히는 단계; 상부면에 도전 패턴과 상기 도전패턴과 접하는 제 2 솔더를 포함하는 패키지 기판을 준비하는 단계; 및 상기 제 1 솔더와 상기 제 2 솔더를 접하게 하고 열을 가하여 상기 제 1 솔더와 상기 제 2 솔더를 융착시키는 단계를 더 포함할 수 있다.
본 발명의 일 예에 따른 반도체 장치는, 솔더를 리플로우할 때, 솔더가 범프의 측면쪽으로 흐르지 않아 젖음방지막의 측면과 솔더가 접하지 않는다. 이로서 이웃하는 솔더들 간의 전기적 단락을 방지할 수 있고, 솔더 조인트 컨트롤을 할 수 있다. 이로써 솔더들 간의 미세한 피치 조절이 가능하고 다핀화가 가능하다.
도 1은 본 발명의 일 예에 따른 반도체 장치의 단면도를 나타낸다.
도 2는 본 발명의 일 예에 따라 도 1의 A 부분을 확대한 단면도이다.
도 3 내지 13은 도 2의 단면을 가지는 반도체 장치를 제조하는 과정을 나타내는 단면도들이다.
도 14는 본 발명의 다른 예에 따라 도 1의 A 부분을 확대한 단면도이다.
도 15는 도 14의 단면을 가지는 반도체 장치를 제조하는 과정을 나타내는 단면도이다.
도 16은 본 발명의 실시예들에 따른 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 17은 본 발명의 일 예에 따른 반도체 패키지를 적용한 전자 장치의 시스템 블록도이다.
도 18은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
<실시예 1>
도 1은 본 발명의 일 예에 따른 반도체 장치의 단면도를 나타낸다.
도 1을 참조하면, 본 발명의 일 예에 따른 반도체 장치는 패키지 기판(101) 상에 반도체 칩(110)이 내부 솔더(50)를 이용하여 플립칩 본딩 방식으로 실장된다. 상기 내부 솔더들(50) 사이의 공간은 언더필 수지막(114)으로 채워질 수 있다. 상기 반도체 칩(110)과 상기 패키지 기판(101)은 몰드막(120)으로 덮인다. 상기 패키지 기판(101) 하부면에는 외부 솔더(105)가 부착된다.
도 2는 본 발명의 일 예에 따라 도 1의 A 부분을 확대한 단면도이다.
도 2를 참조하면, 상기 반도체 칩(110)에서 반도체 기판(1)의 하부면에 본딩 패드(3)이 배치된다. 도시하지는 않았지만, 상기 반도체 기판(1)과 상기 본딩 패드(3) 사이에는 복수층의 층간절연막이나 식각방지막과 같은 절연막들 및 배선들이 개재될 수 있다. 상기 본딩 패드(3)는 최상위층의 층간절연막 상에 배치될 수 있다. 상기 본딩 패드(3)는 도전막으로 형성될 수 있으며 예를 들면 알루미늄으로 형성될 수 있다. 상기 반도체 기판(1)과 상기 본딩 패드(3)의 일부분을 덮는 패시베이션막(5)이 배치될 수 있다. 상기 패시베이션막(5)은 실리콘 질화막과 폴리이미드막 중 적어도 하나를 포함할 수 있다. 상기 본딩 패드(3)는 확산방지막(7)과 접한다. 상기 확산 방지막(7)은 예를 들면 티타늄으로 형성될 수 있다. 상기 확산 방지막(7) 상에는 시드막(9)이 배치될 수 있다. 상기 시드막(9)은 예를 들면 구리로 형성될 수 있다. 상기 시드막(9) 상에 범프(15)가 배치된다. 상기 범프(15)는 예를 들면 구리로 형성될 수 있다. 상기 범프(15)의 모서리는 거의 직각에 가까우며 약 85~95°를 이룰 수 있다.
상기 패키지 기판(101)에 대향되는 상기 범프(15)의 면과 측벽의 일부는 젖음방지막(17)으로 덮인다. 상기 젖음방지막(17)은 예를 들면 니켈로 형성될 수 있다. 상기 젖음 방지막(17)과 접하는 상기 범프(15)의 측면의 높이(H2)는 상기 범프(15)의 전체 높이(H1)의 약 1/3과 같거나 보다 클 수 있다. 상기 젖음방지막(17)은 제 1 솔더(19)와 접한다. 상기 제 1 솔더(19)는 은, 주석 및 납 중 적어도 하나를 포함할 수 있다. 상기 본딩 패드(3)에 인접한 상기 젖음방지막(17)의 두께(T2)은 상기 제 1 솔더(19)에 인접한 상기 젖음 방지막(17)의 두께(T1) 보다 얇다. 상기 젖음방지막(17)과 상기 제 1 솔더(19)와의 젖음성은 상기 범프(15)와 상기 제 1 솔더(19)와의 젖음성 보다 작다. 이로써 솔더 리플로우 공정시 상기 제 1 솔더(19)가 상기 젖음방지막(17)의 측면과 접하지 않는다. 이로써 솔더들 간의 전기적 쇼트 문제를 해결할 수 있다.
상기 패키지 기판(101)에서는 절연 기판(31) 상에 도전 패턴(35)이 배치되고 상기 절연 기판(31)과 상기 도전 패턴(35)의 일부는 솔더 레지스트막(33)으로 덮일 수 있다. 상기 도전 패턴(35)은 제 2 솔더(37)과 접한다. 상기 제 1 솔더(19)와 상기 제 2 솔더(37)은 융착되어 하나의 내부 솔더(50)를 형성한다. 상기 제 2 솔더(37) 및 상기 내부 솔더(50)도 은, 주석 및 납 중 적어도 하나를 포함할 수 있다.
도 3 내지 13은 도 2의 단면을 가지는 반도체 장치를 제조하는 과정을 나타내는 단면도들이다.
도 3을 참조하면, 반도체 기판(1) 상에(over) 본딩 패드(3)를 형성한다. 도시하지는 않았지만, 상기 반도체 기판(1) 상에는 복수개의 트랜지스터, 층간절연막, 식각방지막 및 배선들이 배치될 수 있다. 상기 본딩 패드(3)는 최상층의 층간절연막 상에 배치될 수 있다. 상기 본딩 패드(3)는 도전막으로 형성될 수 있으며 예를 들면 알루미늄으로 형성될 수 있다. 상기 반도체 기판(1)과 상기 본딩 패드(3)를 일부 덮는 패시베이션막(5)을 형성한다. 상기 패시베이션막(5)은 실리콘 질화막 및 폴리이미드막 중 적어도 하나를 포함할 수 있다.
도 4를 참조하면, 상기 반도체 기판(1) 상에 전면적으로 확산 방지막(7)과 시드막(9)을 콘포말하게 형성한다. 상기 확산 방지막(7)은 티타늄으로 형성될 수 있다. 상기 시드막(9)은 구리로 형성될 수 있다.
도 5를 참조하면, 포토리소그라피 공정을 진행하여 상기 시드막(9) 상에 상기 본딩 패드(9)와 중첩되는 개구부(13)를 가지는 포토레지스트 패턴(11)을 형성한다. 그리고 도금공정을 진행하여 상기 개구부(13)에 의해 노출된 상기 시드막(9) 상에 범프(15)를 형성한다. 상기 범프(15)는 구리로 형성될 수 있다. 상기 범프(15)는 상기 개구부(13)를 일부 채우도록 형성될 수 있다.
도 6 및 7을 참조하면, 데스컴(descum) 공정(P1)을 진행하여 상기 포토레지스트 패턴(11)을 일부 제거하여 상기 범프(15)의 측벽을 일부 노출시킨다. 상기 데스컴 공정(P1)은 질소 플라즈마를 이용하여 진행될 수 있다. 질소 플라즈마는 상기 포토레지스트 패턴(11)의 전면과 측면을 식각하게 되며 이때 상기 범프(15)의 측벽이 일부 노출된다. 이때 개구부(13a)는 최초의 개구부(13)보다 더 넓어질 수 있으나 상기 범프(15)는 거의 식각되지 않는다. 따라서 상기 범프(15)의 모서리는 최초 형성되었을때처럼 거의 직각을 이루며 약 85~95°를 이룰 수 있다. 상기 데스컴 공정(P1)으로 노출된 상기 범프(15)의 측벽(15s)의 높이(H2)는 상기 범프(15)의 전체 높이(T1)의 약 1/3과 같거나 보다 클 수 있다. 또한 상기 범프(15)와 상기 개구부(13a) 사이의 공간은 아래로 내려갈수록 질소 플라즈마가 접근하기 어려우므로 좁아질 수 있다.
도 8을 참조하면, 도금 공정을 진행하여 상기 개구부(13a)를 통해 노출된 상기 범프(15)의 상부면과 측벽(15s)을 덮는 젖음 방지막(17)을 형성한다. 상기 젖음방지막(17)은 니켈로 형성될 수 있다. 이때 생성된 젖음 방지막(17)은 하부쪽의 두께(T2)가 상부쪽의 두께(T1) 보다 얇다.
도 9를 참조하면, 도금 공정을 진행하여 상기 개구부(13a)를 채우는 제 1 솔더(19)를 형성한다. 상기 제 1 솔더(19)는 은, 주석, 및 납 중 적어도 하나를 포함할 수 있다.
도 10을 참조하면, 상기 포토레지스트 패턴(19)을 선택적으로 제거한다. 상기 포토레지스트 패턴(19)은 습식 식각 공정으로 제거될 수 있다. 이로써 상기 젖음 방지막(17), 상기 범프(15) 및 상기 시드막(9)이 노출될 수 있다.
도 11을 참조하면, 노출된 시드막(9)과 그 하부의 확산 방지막(7)을 선택적으로 제거하여 상기 패시베이션막(5)을 노출시킨다.
도 12를 참조하면, 솔더 리플로우 공정을 진행하여 상기 제 1 솔더(19)를 구형 형태로 만든다.
도 13 및 도 2를 참조하면, 절연 기판(31), 도전 패턴(34), 솔더 레지스트막(33) 및 제 2 솔더(37)를 포함하는 패키지 기판(101)을 준비한다. 상기 패키지 기판(101) 상에 상기 반도체 칩(110)을 위치시킨다. 상기 제 1 솔더(19)의 하부면에 플럭스제(40)를 뭍히고, 상기 제 1 솔더(19)와 상기 제 2 솔더(37)를 맞닿도록 한다. 그리고 열을 가하여 상기 제 1 솔더(19)와 상기 제 2 솔더(37)를 융착시켜 내부 솔더(50)를 형성한다.
도 14는 본 발명의 다른 예에 따라 도 1의 A 부분을 확대한 단면도이다.
도 14를 참조하면, 본 예에 따른 반도체 장치에서 젖음 방지막(17)은 상기 범프(15)의 측벽(15s)을 모두 덮을 수 있다. 그러나 상기 젖음방지막(17)은 상기 시드막(9)과 상기 확산 방지막(7)의 측벽과는 접하지 않는다. 그외의 구성은 도 2를 참조하여 설명한 바와 동일/유사할 수 있다.
도 15는 도 14의 단면을 가지는 반도체 장치를 제조하는 과정을 나타내는 단면도이다.
도 15를 참조하면, 도 5와 같은 상태에서 데스컴 공정을 진행하여 포토레지스트 패턴(11)의 일부를 제거하여 범프(15)의 측벽(15s)을 노출시킨다. 이때 도 7에서처럼 범프의 측벽(15s)이 일부만 노출되지 않고 측벽(15s)의 전부가 노출될 수 있다. 후속으로 도 8 내지 13을 참조하여 설명한 바와 동일/유사한 공정을 진행할 수 있다.
상술한 반도체 패키지 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 16을 참조하면, 본 발명의 실시예들에 따른 반도체 패키지는 스마트 폰과 같은 전자 장치(1000)에 응용될 수 있다. 본 실시예들의 반도체 패키지는 사이즈 축소 및 성능 향상 측면에서 우수하므로, 다양한 기능을 동시에 구현하는 전자 장치(1000)의 경박 단소화에 유리하다. 전자 장치는 도 8에 도시된 스마트폰에 한정되는 것이 아니며, 가령 모바일 전자 기기, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 포터블 멀티미디어 플레이어(PMP), 엠피쓰리(MP3) 플레이어, 캠코더, 웹 태블릿(web tablet), 무선 전화기, 네비게이션, 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant) 등 다양한 전자 기기를 포함할 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 패키지를 적용한 전자 장치의 시스템 블록도이다.
도 17을 참조하면, 상술한 반도체 패키지(101~106)는 전자 장치(1100)에 적용될 수 있다. 상기 전자 장치(1100)는 바디(1110: Body)와, 마이크로 프로세서 유닛(1120: Micro Processor Unit)과, 파워 유닛(1130: Power Unit)과, 기능 유닛(1140: Function Unit)과, 그리고 디스플레이 컨트롤러 유닛(1150: Display Controller Unit)을 포함할 수 있다. 상기 바디(1110)는 내부에 인쇄 회로 기판으로 형성된 세트 보드(Set Board)를 포함할 수 있으며, 마이크로 프로세서 유닛(1120), 파워 유닛(1130), 기능 유닛(1140), 디스플레이 컨트롤러 유닛(1150) 등이 상기 바디(1110)에 실장될 수 있다.
파워 유닛(1130)은 외부 배터리(미도시) 등으로부터 일정 전압을 공급 받아 이를 요구되는 전압 레벨로 분기하여 마이크로 프로세서 유닛(1120), 기능 유닛(1140), 디스플레이 컨트롤러 유닛(1150) 등으로 공급한다.
마이크로 프로세서 유닛(1120)은 파워 유닛(1130)으로부터 전압을 공급받아 기능 유닛(1140)과 디스플레이 유닛(1160)을 제어할 수 있다. 기능 유닛(1140)은 다양한 전자 시스템(1100)의 기능을 수행할 수 있다. 예를 들어, 전자 시스템(1100)가 휴대폰인 경우 기능 유닛(1140)은 다이얼링, 외부 장치(1170: External Apparatus)와의 통신으로 디스플레이 유닛(1160)로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 형성된 경우 카메라 이미지 프로세서(Camera Image Processor)일 수 있다. 예를 들어, 전자 시스템(1100)가 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(1140)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(1140)은 유선 혹은 무선의 통신 유닛(1180; Communication Unit)을 통해 외부 장치(1170)와 신호를 주고 받을 수 있다. 예를 들어, 전자 시스템(1100)가 기능 확장을 위해 유에스비(USB, Universal Serial Bus) 등을 필요로 하는 경우 기능 유닛(1140)은 인터페이스(interface) 컨트롤러일 수 있다. 본 발명의 실시예에 따른 패키지 온 패키지 장치(100~105)는 마이크로 프로세서 유닛(1120)과 기능 유닛(1140) 중 적어도 어느 하나에 쓰일 수 있다.
상술한 반도체 패키지 기술은 전자 시스템에 적용될 수 있다.
도 18은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 18을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 패키지 온 패키지 장치를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 기억 장치(1330)에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
101: 패키지 기판
110: 반도체 칩
120: 몰드막
114: 언더필수지막
50: 내부 솔더
105: 외부 솔더볼
1: 반도체 기판
3: 본딩 패드
5: 패시베이션막
7: 확산방지막
9: 시드막
15: 범프
17;젖음방지막
31: 절연기판
33: 솔더 레지스트막
19: 제 1 솔더
37: 제 2 솔더

Claims (10)

  1. 반도체 기판 상의 본딩 패드;
    상기 본딩 패드 상의 범프;
    상기 범프 상의 솔더; 및
    상기 범프와 상기 솔더 사이에 제공되고, 상기 범프의 측벽 상으로 연장하는 젖음 방지막(Anti-wetting layer)을 포함하되,
    상기 본딩 패드에 인접한 상기 젖음방지막의 두께는 상기 솔더에 인접한 상기 젖음방지막의 두께보다 얇은 반도체 장치.
  2. 제 1 항에 있어서,
    상기 솔더에 대향하는 상기 범프의 면과 상기 범프의 측벽이 이루는 각도는 85~95°인 반도체 장치.
  3. 제 1 항에 있어서,
    상기 젖음 방지막은 상기 범프의 측벽을 적어도 1/3 만큼 덮는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 솔더는 상기 젖음방지막의 측벽과 접하지 않는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 젖음방지막은 니켈을 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 젖음방지막과 상기 솔더 간의 젖음성(wettability)은 상기 범프와 상기 솔더간의 젖음성 보다 작은 반도체 장치.
  7. 제 1 항에 있어서,
    상기 반도체 칩과 대향되는 패키지 기판; 및
    상기 패키지 기판 상에 배치되며 상기 솔더와 접하는 도전 패턴을 더 포함하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 범프와 상기 본딩 패드 사이에 개재된 시드막을 더 포함하되, 상기 젖음방지막은 상기 시드막의 측벽과 접하지 않는 반도체 장치.
  9. 반도체 기판 상에 시드막을 형성하는 단계;
    상기 시드막을 일부 노출시키는 개구부를 포함하는 포토레지스트 패턴을 형성하는 단계;
    상기 개구부를 일부 채우며 상기 시드막과 접하는 범프를 형성하는 단계;
    상기 포토레지스트 패턴을 일부 제거하여 상기 범프의 측벽을 적어도 일부 노출시키는 단계;
    상기 범프의 상부면과 노출된 측벽을 덮는 젖음방지막을 형성하는 단계; 및
    상기 젖음방지막의 상부면과 접하는 제 1 솔더를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 범프의 측벽을 적어도 일부 노출시키는 단계는, 데스컴(descum) 공정을 진행하는 단계를 포함하는 반도체 장치의 제조 방법.
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