KR20100087566A - 반도체 소자 패키지의 형성방법 - Google Patents
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Abstract
Description
본 발명은 반도체 소자 패키지의 형성방법에 관한 것으로, 보다 구체적으로는 반도체 소자 패키지의 범프 형성방법에 관한 것이다.
전자기기의 고성능화에 따라 반도체 칩의 동작속도 또한 빨라지고 있다. 또한 전자기기의 소형화에 따라 반도체 패키지의 크기 또한 점점 축소화, 박형화 및 경량화되어 가고 있다. 이에 대응하여 적용되고 있는 상호 접속 기술의 한 형태가 플립칩 본딩(Flip Chip Bonding) 기술이다. 플립칩 본딩이란 웨이퍼에서 절단된 개개의 반도체 칩을 패키징하지 않고, 그대로 인쇄 회로 기판에 접합하여 실장하는 기술로, 칩이 뒤집혀져 접합된다 하여 플립칩(Flip Chip)이라 한다. 반도체 칩의 상부에 형성되어 있는 패드 위에 범프를 형성하고 범프와 기판에 인쇄된 접속 패드를 솔더링(Soldering) 방식으로 접속함으로써 기판에 실장한다. 이와 같은 플립칩 본딩 기술은 칩의 크기로 기판에 실장 시킬 수 있어 CSP(Chip Scale Package)의 대표적인 방법으로 여겨지고 있다. 이는 리드 플레임(lead frame)이 없는 즉 "선 없는(wireless)" 반도체 실장 기술로 불린다. 플립칩 본딩은 칩과 패드간의 접속 거 리가 짧아 전기적 특성이 우수하고, 칩의 배면(back side)이 외부로 노출되어 있어 열적 특성이 우수하다. 또한 솔더볼(solder ball)의 자기 정렬(self-alignment) 특성 때문에 접합이 용이하며, 신호의 전송 속도가 기존 와이어 방식의 패키지 보다 약 20배 이상 빠르다는 장점이 있다.
본 발명이 이루고자 하는 기술적 과제는 포토 공정 없이 범프를 형성할 수 있는 패키지 형성방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 반도체 패키지 형성방법을 제공한다. 이 반도체 패키지 형성방법은 제 1 예비 범프를 형성하는 것, 상기 제 1 예비 범프를 기판 상의 본딩 패드와 접촉시키는 것, 상기 제 1 예비 범프의 측벽 상에 제 2 예비 범프를 형성하는 것, 및 상기 범프 형성용 카드를 제거하는 것을 포함한다.
범프 형성용 카드로 예비 범프를 형성하고 상기 예비 범프 상에 전기 도금을 함으로써 포토 공정 없이 반도체 패키지를 제조할 수 있다. 또한 균일한 높이의 범프 제작이 가능하다. 포토 공정 없이 반도체 패키지를 제조할 수 있으므로 인시 츄(in-situ)로 공정을 완료할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상 의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 일 실시예에 따른 반도체 패키지 및 그 형성방법에 대해 상세히 설명하기로 한다.
(제 1 실시예)
도 1을 참조하여, 범프 형성용 카드(100)에 마스크(110)를 부착할 수 있다. 상기 범프 형성용 카드(100)는 어떤 재료일 수도 있다. 본 발명의 일 실시예에 의하면 상기 범프 형성용 카드(100)는 금속재일 수 있다. 상기 마스크(110)는 절연체, 가령 산화물 또는 질화물 일 수 있다. 상기 부착은 접착제 또는 기계적 부착으로 이루어질 수 있다. 상기 마스크(110)는 이하 설명될 제 1 예비 범프를 형성하기 위한 리세스 영역(111)을 가질 수 있다. 상기 리세스 영역(111)은 종단면이 원형, 타원형, 사각형일 수 있다. 본 실시예에 의하면, 상기 리세스 영역(111)의 종단면 은 원형일 수 있다.
도 2를 참조하여, 상기 리세스 영역(111) 내에 제 1 예비 범프(120)가 제공될 수 있다. 상기 제 1 예비 범프(120)는 상기 마스크(110)와 열팽창 계수가 다른 물질일 수 있다. 예를 들어, 상기 제 1 예비 범프(120)는 구리(Cu), 주석(Sn) 또는 안티모니(Sb) 등과 같은 금속으로 형성될 수 있다. 상기 제 1 예비 범프(120)는 도금(plating) 또는 증착(deposition)에 의해 형성될 수 있다. 앞선 예와 같이, 상기 마스크(100)가 금속재인 경우, 상기 제 1 예비 범프(120)는 전해도금법을 통해 비교적 용이하게 형성될 수 있다. 이에 따라, 니들(needle) 형태의 상기 제 1 예비 범프(120)를 구현할 수 있다. 상기 제 1 예비 범프(120)는 이하 형성될 제 2 예비 범프의 시드(seed)가 될 수 있다.
도 3을 참조하여, 상기 범프 형성용 카드(100)에서 상기 마스크(110)가 분리될 수 있다. 상기 마스크(110)의 분리는 상기 마스크(110)와 상기 제 1 예비 범프(120)의 열팽창 계수의 차이에 의할 수 있다. 상기 마스크(110)와 상기 제 1 예비 범프(120)를 냉각 또는 가열하면 상기 마스크(110)와 상기 제 1 예비 범프(120)의 열팽창 계수(Coefficient Of Thermal Expansion)의 차이에 의해 서로 분리될 수 있다. 이에 따라,상기 범프 형성용 카드(100)로 부터 상기 마스크(110)를 용이하게 분리할 수 있다.
도 4를 참조하여, 상기 범프 형성용 카드(100)에 부착된 상기 제 1 예비 범프(120)가 기판(150) 상에 제공될 수 있다. 상기 기판(150)은 실리콘 표면을 가지는 임의의 반도체 근거 구조(semiconductor based structure)를 포함할 수 있다. 이와 같은 반도체 근거 구조는 실리콘, 절연막 상의 실리콘(SOI), 또는 반도체 구조에 지지되는 실리콘 에피탁시얼층을 의미할 수 있다. 상기 기판(150)은 내부에 회로 패턴을 포함할 수 있다. 상기 기판(150)은 웨이퍼로 제공되거나, 개별 칩 단위로 제공될 수 있다. 상기 기판(150)은 본딩 패드(160)가 배치된 활성면을 포함할 수 있다. 보호 막 패턴(passivation layer pattern,170)은 상기 기판(150)의 활성면을 덮으면서 상기 본딩 패드(160)의 일부 표면을 노출 할 수 있다. 상기 제 1 예비 범프(120)가 상기 범프 형성용 카드(100) 상에 부착되어 상기 본딩 패드(160) 상에 제공될 수 있다. 상기 본딩 패드(160) 상에 상기 제 1 예비 범프(120)가 제공된 후, 상기 제 1 예비 범프(120)가 가열되어 부착될 수 있다. 본 발명의 일 실시예에 있어, 상기 본딩 패드(160) 상에 씨드 금속을 형성하지 않을 수 있으므로, 상기 본딩 패드(160) 상에 UBM(Under Bump Metal)이 제공되지 않을 수 있다.
도 5를 참조하여, 상기 제 1 예비 범프(120)를 확장시켜 접속단자(180)를 형성할 수 있다. 본 발명의 일 실시예에 있어서, 상기 제 1 예비 범프(120)를 씨드로 하여 상기 제 1 예비 범프(120)와 같은 금속을 상기 제 1 예비 범프(120)의 측벽 상에 도금시킬 수 있다. 예로서, 상기 제 1 예비 범프(120) 상에 제 2 예비 범프(130)가 형성될 수 있다. 상기 도금에 의해 상기 제 1 예비 범프(120)로부터 직경이 확장될 수 있다. 상기 도금은 전기 도금일 수 있다.
도 6을 참조하여, 상기 범프 형성용 카드(100)가 제거될 수 있다. 상기 범프 형성용 카드(100)의 제거는 기계적 또는 화학적 방법에 의할 수 있다. 예로서, 상기 범프 형성용 카드(100)의 제거는 상기 접속 단자(180)의 가열에 의할 수 있다.
상기 방법에 의하여 포토 공정 없이 상기 접속 단자(180)를 형성할 수 있다.
(제 2 실시예)
본 발명의 제 2 실시예에 따른 반도체 패키지의 형성방법이 설명된다. 제 2 예비 범프의 물질을 제외하면, 이 실시예는 앞서 제 1 실시예의 그것과 유사하다. 따라서, 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 7을 참조하여, 범프 형성용 카드(200)에 제 1 예비 범프(220)가 형성될 수 있다. 상기 제 1 예비 범프(220)는 주석(Sn) 또는 안티모니(Sb)일 수 있다. 상기 제 1 예비 범프(220)의 형성은 도 1 내지 도 4에 의해 설명한 방법과 동일 또는 유사한 방법일 수 있다.
상기 제 1 예비 범프(220)가 기판(250) 상에 제공될 수 있다. 상기 기판(250) 상에 상기 제 1 예비 범프(220)가 접촉되는 본딩 패드(260)가 제공될 수 있다. 상기 기판(250)의 활성면을 덮으면서 상기 본딩 패드(260)의 일부 표면을 노출하는 보호막 패턴(270)이 제공될 수 있다.
상기 제 1 예비 범프(220)를 확장하여 접속단자(280)를 형성할 수 있다. 일 예로, 상기 제 1 예비 범프(220)의 측벽 상에 제 2 예비 범프(230)가 형성될 수 있다. 상기 제 2 예비 범프(230)는 상기 제 1 예비 범프(220) 보다 융점이 높은 금속으로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 제 2 예비 범프(230)는 구리(Cu)일 수 있다. 상기 제 2 예비 범프(230)가 상기 제 1 예비 범프(220) 보다 융점이 높은 경우, 후속 공정에서 접속단자(280)의 붕괴를 방지할 수 있다. 상기 제 2 예비 범프(230)는 상기 제 1 예비 범프(220)을 씨드로 하여 전기 도금에 의해 형성될 수 있다.
도 8을 참조하여, 상기 범프 형성용 카드(200)가 제거 될 수 있다. 상기 범프 형성용 카드(200)의 제거는 기계적 또는 화학적 방법에 의할 수 있다. 예로서, 상기 범프 형성용 카드(200)의 제거는 상기 접속단자(280)의 가열에 의할 수 있다.
상기 방법에 의하여 포토 공정 없이 상기 접속 단자(280)를 형성할 수 있다.
(제 3 실시예)
본 발명의 제 3 실시예에 따른 반도체 패키지의 형성방법이 설명된다. 제 1 예비 범프의 물질을 제외하면, 이 실시예는 앞서 제 1 실시예의 그것과 유사하다. 따라서, 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 9를 참조하여, 범프 형성용 카드(300)에 마스크(310)를 부착할 수 있다. 상기 범프 형성용 카드(300)는 어떤 재료일 수도 있다. 본 발명의 일 실시예에 의하면 상기 범프 형성용 카드(300)는 금속재일 수 있다. 상기 마스크(310)는 절연체, 가령 산화물 또는 질화물 일 수 있다. 상기 부착은 접착제 또는 기계적 부착으로 이루어질 수 있다. 상기 마스크(310)는 이하 설명될 제 1 예비 범프를 형성하기 위한 리세스 영역(311)을 가질 수 있다. 상기 리세스 영역(311)은 종단면이 원형, 타원형, 사각형일 수 있다. 본 실시예에 의하면, 상기 리세스 영역(311)의 종단면은 원형일 수 있다.
도 10을 참조하여, 상기 리세스 영역(311) 내에 제 1 예비 범프(320)가 제공 될 수 있다. 상기 제 1 예비 범프(320)는 상기 마스크(310)와 열팽창 계수가 다른 물질일 수 있다. 상기 제 1 예비 범프(320)는 상기 범프 형성용 카드(300)와 접촉하는 제 1 영역(321)과 상기 제 1 영역(321)에 접촉하는 제 2 영역(322)을 포함할 수 있다. 상기 제 1 영역(321)은 상기 제 2 영역(321)에 비해 저융점 금속으로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 제 1 영역(321)은 주석(Sn) 또는 안티모니(Sb)일 수 있다. 상기 제 2 영역은 구리(Cu)일 수 있다. 상기 제 1 예비 범프(320)는 도금(plating) 또는 증착(deposition)에 의해 형성될 수 있다. 앞선 예와 같이, 상기 마스크(300)가 금속재인 경우, 상기 제 1 예비 범프(320)는 전해도금법을 통해 비교적 용이하게 형성될 수 있다. 이에 따라, 니들(needle) 형태의 상기 제 1 예비 범프(320)를 구현할 수 있다. 상기 제 1 예비 범프(320)는 이하 형성될 제 2 예비 범프의 시드(seed)가 될 수 있다.
도 11을 참조하여, 상기 범프 형성용 카드(300)에서 상기 마스크(310)가 분리될 수 있다. 상기 마스크(310)의 분리는 상기 마스크(310)와 상기 제 1 예비 범프(320)의 열팽창 계수의 차이에 의할 수 있다. 상기 마스크(310)와 상기 제 1 예비 범프(320)를 냉각 또는 가열하면 상기 마스크(310)와 상기 제 1 예비 범프(320)의 열팽창 계수(Coefficient Of Thermal Expansion)의 차이에 의해 서로 분리될 수 있다. 이에 따라,상기 범프 형성용 카드(300)로 부터 상기 마스크(310)를 용이하게 분리할 수 있다.
도 12를 참조하여, 상기 범프 형성용 카드(300)에 부착된 상기 제 1 예비 범프(320)가 기판(350) 상에 제공될 수 있다. 상기 기판(350)은 실리콘 표면을 가지 는 임의의 반도체 근거 구조(semiconductor based structure)를 포함할 수 있다. 이와 같은 반도체 근거 구조는 실리콘, 절연막 상의 실리콘(SOI), 또는 반도체 구조에 지지되는 실리콘 에피탁시얼층을 의미할 수 있다. 상기 기판(350)은 내부에 회로 패턴을 포함할 수 있다. 상기 기판(350)은 웨이퍼로 제공되거나, 개별 칩 단위로 제공될 수 있다. 상기 기판(350)은 본딩 패드(360)가 배치된 활성면을 포함할 수 있다. 보호 막 패턴(passivation layer pattern,370)은 상기 기판(350)의 활성면을 덮으면서 상기 본딩 패드(360)의 일부 표면을 노출 할 수 있다. 상기 제 1 예비 범프(320)가 상기 범프 형성용 카드(300) 상에 부착되어 상기 본딩 패드(360) 상에 제공될 수 있다. 상기 본딩 패드(360) 상에 상기 제 1 예비 범프(320)가 제공된 후, 상기 제 1 예비 범프(320)가 가열되어 부착될 수 있다. 본 발명의 일 실시예에 있어, 상기 본딩 패드(360) 상에 씨드 금속을 형성하지 않을 수 있으므로, 상기 본딩 패드(360) 상에 UBM(Under Bump Metal)이 제공되지 않을 수 있다.
도 13을 참조하여, 상기 제 1 예비 범프(320)를 확장시켜 접속단자(380)를 형성할 수 있다. 본 발명의 일 실시예에 있어서, 상기 제 1 예비 범프(320)의 측벽 상에 제 2 예비 범프(330)가 형성될 수 있다. 상기 제 2 예비 범프(330)는 상기 제 1 예비 범프(320)와 동일 또는 다른 금속일 수 있다. 상기 제 2 예비 범프(330)가 상기 제 1 예비 범프(320) 보다 융점이 높은 경우, 후속 공정에서 접속단자(380)의 붕괴를 방지할 수 있다. 상기 제 2 예비 범프(330)는 상기 제 1 예비 범프(320)을 씨드로 하여 도금에 의해 형성될 수 있다.상기 도금에 의해 상기 제 1 예비 범프(320)로부터 직경이 확장될 수 있다. 상기 도금은 전기 도금일 수 있다.
도 14를 참조하여, 상기 범프 형성용 카드(300)가 제거될 수 있다. 상기 범프 형성용 카드(300)의 제거는 기계적 또는 화학적 방법에 의할 수 있다. 예로서, 상기 범프 형성용 카드(300)의 제거는 상기 접속 단자(380)의 가열에 의할 수 있다. 상기 제 1 영역(321)이 상기 제 2 영역(322) 보다 저융점 금속으로 형성되는 경우, 상기 접속단자(380)의 가열에 의해 상기 접속단자(380)를 상기 범프 형성용 카드(300)로부터 용이하게 제거할 수 있다.
상기 방법에 의하여 포토 공정 없이 상기 접속 단자(380)를 형성할 수 있다.
도 15를 참조하여, 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 메모리 카드 시스템(800)이 설명된다. 상기 메모리 카드 시스템(800)은 컨트롤러(810), 메모리(820) 및 인터페이서(830)를 포함할 수 있다. 상기 메모리(820)는, 예를 들어, 상기 컨트롤러(810)에 의해 실행되는 명령어(command), 및/또는 사용자의 데이터(data)를 저장하는 데 사용될 수 있다. 상기 컨트롤러(810)와 상기 메모리(820)는 상기 명령어 및/또는 데이터를 주고 받을 수 있도록 구성될 수 있다. 상기 인터페이서(830)는 외부와의 데이터의 입출력을 담당할 수 있다. 본 발명의 실시예들에 따른 반도체 패키지는 열적 신뢰성이 양호한 멀티칩 패키지(multi chip package: MCP)로서 컨트롤러(810) 및 메모리(820)의 기능을 수행할 수 있다. 본 발명의 일 실시예에 따르면, 상기 반도체 패키지는 포토 공정 없이 접속단자를 인-시츄(in-situ)로 형성될 수 있는 장점이 있다.
상기 메모리 카드 시스템(800)은 멀티 미디어 카드(multimedia card: MMC), 시큐어 디지털 카드(secure digital card: SD) 또는 휴대용 데이터 저장장치일 수 있다.
도 16을 참조하여, 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 전자장치(1000)가 설명된다. 상기 전자장치(1000)는 프로세서(1010), 메모리(1020) 및 입출력 장치(I/O, 1030)를 포함할 수 있다. 상기 프로세서(1010), 메모리(1020) 및 입출력 장치(1030)는 버스(1040)를 통하여 연결될 수 있다. 상기 메모리(1020)는 상기 프로세서(1010)로부터 제어 신호를 받을 수 있다. 상기 메모리(1020)는 버스(1040)를 통하여 액세스 되는 데이터를 저장하도록 사용될 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있음은 통상의 지식을 가진 자에게 자명할 것이다.
상기 전자 장치(1000)는 컴퓨터 시스템, 무선통신 장치, 예를 들어 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.
도 1 내지 도 6은 본 발명의 제 1 실시예에 따른 반도체 패키지 형성방법을 설명하기 위한 단면도이다.
도 7 및 도 8은 본 발명의 제 2 실시예에 따른 반도체 패키지 형성방법을 설명하기 위한 단면도이다.
도 9 내지 도 14는 본 발명의 제 3 실시예에 따른 반도체 패키지 형성방법을 설명하기 위한 단면도이다.
도 15는 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 메모리 카드 시스템을 보여주기 위한 도면이다.
도 16은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 전자장치를 설명하기 위한 블럭도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300: 범프 형성용 카드 110, 310: 마스크
111, 311: 리세스 영역 120, 220, 320: 제 1 예비 범프
130, 230, 330: 제 2 예비 범프 150, 250, 350:기판
160, 260, 260: 본딩 패드 170, 270, 370: 보호막 패턴
Claims (10)
- 카드에 범프를 형성하는 것;상기 카드를 기판에 조합시켜 상기 범프를 상기 기판에 부착하는 것;상기 범프를 확장하는 것; 및상기 카드를 제거하는 것을 포함하는 반도체 패키지 형성방법.
- 제 1 항에 있어서, 상기 범프를 형성하는 것은:상기 카드 상에 상기 카드의 표면을 노출시키는 리세스 영역을 포함하는 마스크를 형성하는 것;상기 리세스 영역에 제 1 금속을 도금하는 것; 및상기 마스크를 제거하는 것을 포함하는 반도체 패키지의 형성방법.
- 제 1 항에 있어서, 상기 범프를 형성하는 것은:상기 카드 상에 상기 카드의 표면을 노출시키는 리세스 영역을 포함하는 마스크를 형성하는 것;상기 리세스 영역을 통해 노출된 상기 카드의 표면에 제 1 금속을 도금하는 것;상기 제 1 금속 상에 상기 제 1 금속에 비해 융점이 높은 제 2 금속을 도금하는 것; 및상기 마스크를 제거하는 것을 포함하는 반도체 패키지의 형성방법.
- 제 1 항에 있어서, 상기 범프를 확장시키는 것은:상기 범프를 씨드로 하여 상기 범프의 측벽에 금속을 도금하는 것을 포함하는 반도체 패키지의 형성방법.
- 제 4 항에 있어서, 상기 금속을 도금하는 것은:상기 범프에 비해 융점이 높은 금속을 도금하는 것을 포함하는 반도체 패키지의 형성방법.
- 금속성 카드를 제공하는 것;상기 금속성 카드 상에 상기 금속성 카드의 표면을 노출시키는 리세스 영역이 포함된 절연성 마스크를 형성하는 것;상기 리세스 영역에 제 1 예비 범프를 형성하는 것;상기 절연성 마스크를 제거하는 것;상기 금속성 카드를 기판에 접촉시켜 상기 제 1 예비 범프를 상기 기판에 부착시키는 것;상기 제 1 예비 범프의 측벽 상에 제 2 예비 범프를 형성하여, 상기 제 1 예비 범프가 상기 제 2 예비 범프에 의해 둘러싸여진 접속 단자를 형성하는 것; 및상기 금속성 카드를 제거하는 것을 포함하는 반도체 패키지의 형성방법.
- 제 6 항에 있어서, 상기 제 1 예비 범프를 형성하는 것은:상기 리세스 영역 내에 단층의 금속을 도금하거나, 또는 저융점 금속 및 고융점 금속을 순차로 도금하는 것을 포함하는 반도체 패키지의 형성방법.
- 제 6 항에 있어서, 상기 절연성 마스크를 제거하는 것은:상기 절연성 마스크와 상기 제 1 예비 범프를 가열 혹은 냉각시켜 상기 절연성 마스크를 상기 제 1 예비 범프로부터 분리하는 것; 및상기 절연성 마스크를 상기 금속성 카드로부터 분리하는 것을 포함하는 반도체 패키지의 형성방법.
- 제 6 항에 있어서, 상기 제 2 예비 범프를 형성하는 것은:상기 제 1 예비 범프에 비해 융점이 높은 금속을 도금하는 것을 포함하는 반도체 패키지의 형성방법.
- 제 6 항에 있어서, 상기 금속성 카드를 제거하는 것은:상기 금속성 카드와 상기 접속 단자를 가열하여 상기 금속성 카드를 상기 접속단자로부터 분리시키는 것을 포함하는 반도체 패키지의 형성방법.
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Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8310036B2 (en) | 2007-03-05 | 2012-11-13 | DigitalOptics Corporation Europe Limited | Chips having rear contacts connected by through vias to front contacts |
US8432045B2 (en) | 2010-11-15 | 2013-04-30 | Tessera, Inc. | Conductive pads defined by embedded traces |
US8587126B2 (en) | 2010-12-02 | 2013-11-19 | Tessera, Inc. | Stacked microelectronic assembly with TSVs formed in stages with plural active chips |
US8610264B2 (en) | 2010-12-08 | 2013-12-17 | Tessera, Inc. | Compliant interconnects in wafers |
US8610259B2 (en) | 2010-09-17 | 2013-12-17 | Tessera, Inc. | Multi-function and shielded 3D interconnects |
US8637968B2 (en) | 2010-12-02 | 2014-01-28 | Tessera, Inc. | Stacked microelectronic assembly having interposer connecting active chips |
US8653644B2 (en) | 2006-11-22 | 2014-02-18 | Tessera, Inc. | Packaged semiconductor chips with array |
US8704347B2 (en) | 2006-11-22 | 2014-04-22 | Tessera, Inc. | Packaged semiconductor chips |
US8736066B2 (en) | 2010-12-02 | 2014-05-27 | Tessera, Inc. | Stacked microelectronic assemby with TSVS formed in stages and carrier above chip |
US8735287B2 (en) | 2007-07-31 | 2014-05-27 | Invensas Corp. | Semiconductor packaging process using through silicon vias |
US8791575B2 (en) | 2010-07-23 | 2014-07-29 | Tessera, Inc. | Microelectronic elements having metallic pads overlying vias |
US8796135B2 (en) | 2010-07-23 | 2014-08-05 | Tessera, Inc. | Microelectronic elements with rear contacts connected with via first or via middle structures |
US8847380B2 (en) | 2010-09-17 | 2014-09-30 | Tessera, Inc. | Staged via formation from both sides of chip |
US9640437B2 (en) | 2010-07-23 | 2017-05-02 | Tessera, Inc. | Methods of forming semiconductor elements using micro-abrasive particle stream |
-
2009
- 2009-01-28 KR KR1020090006657A patent/KR20100087566A/ko not_active Application Discontinuation
Cited By (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8704347B2 (en) | 2006-11-22 | 2014-04-22 | Tessera, Inc. | Packaged semiconductor chips |
US9070678B2 (en) | 2006-11-22 | 2015-06-30 | Tessera, Inc. | Packaged semiconductor chips with array |
US9548254B2 (en) | 2006-11-22 | 2017-01-17 | Tessera, Inc. | Packaged semiconductor chips with array |
US8653644B2 (en) | 2006-11-22 | 2014-02-18 | Tessera, Inc. | Packaged semiconductor chips with array |
US8405196B2 (en) | 2007-03-05 | 2013-03-26 | DigitalOptics Corporation Europe Limited | Chips having rear contacts connected by through vias to front contacts |
US8310036B2 (en) | 2007-03-05 | 2012-11-13 | DigitalOptics Corporation Europe Limited | Chips having rear contacts connected by through vias to front contacts |
US8735205B2 (en) | 2007-03-05 | 2014-05-27 | Invensas Corporation | Chips having rear contacts connected by through vias to front contacts |
US8735287B2 (en) | 2007-07-31 | 2014-05-27 | Invensas Corp. | Semiconductor packaging process using through silicon vias |
US9640437B2 (en) | 2010-07-23 | 2017-05-02 | Tessera, Inc. | Methods of forming semiconductor elements using micro-abrasive particle stream |
US8791575B2 (en) | 2010-07-23 | 2014-07-29 | Tessera, Inc. | Microelectronic elements having metallic pads overlying vias |
US8796135B2 (en) | 2010-07-23 | 2014-08-05 | Tessera, Inc. | Microelectronic elements with rear contacts connected with via first or via middle structures |
US9355948B2 (en) | 2010-09-17 | 2016-05-31 | Tessera, Inc. | Multi-function and shielded 3D interconnects |
US8610259B2 (en) | 2010-09-17 | 2013-12-17 | Tessera, Inc. | Multi-function and shielded 3D interconnects |
US10354942B2 (en) | 2010-09-17 | 2019-07-16 | Tessera, Inc. | Staged via formation from both sides of chip |
US8809190B2 (en) | 2010-09-17 | 2014-08-19 | Tessera, Inc. | Multi-function and shielded 3D interconnects |
US8847380B2 (en) | 2010-09-17 | 2014-09-30 | Tessera, Inc. | Staged via formation from both sides of chip |
US8772908B2 (en) | 2010-11-15 | 2014-07-08 | Tessera, Inc. | Conductive pads defined by embedded traces |
US8432045B2 (en) | 2010-11-15 | 2013-04-30 | Tessera, Inc. | Conductive pads defined by embedded traces |
US9269692B2 (en) | 2010-12-02 | 2016-02-23 | Tessera, Inc. | Stacked microelectronic assembly with TSVS formed in stages and carrier above chip |
US9099296B2 (en) | 2010-12-02 | 2015-08-04 | Tessera, Inc. | Stacked microelectronic assembly with TSVS formed in stages with plural active chips |
US8736066B2 (en) | 2010-12-02 | 2014-05-27 | Tessera, Inc. | Stacked microelectronic assemby with TSVS formed in stages and carrier above chip |
US9368476B2 (en) | 2010-12-02 | 2016-06-14 | Tessera, Inc. | Stacked microelectronic assembly with TSVs formed in stages with plural active chips |
US8637968B2 (en) | 2010-12-02 | 2014-01-28 | Tessera, Inc. | Stacked microelectronic assembly having interposer connecting active chips |
US9620437B2 (en) | 2010-12-02 | 2017-04-11 | Tessera, Inc. | Stacked microelectronic assembly with TSVS formed in stages and carrier above chip |
US8587126B2 (en) | 2010-12-02 | 2013-11-19 | Tessera, Inc. | Stacked microelectronic assembly with TSVs formed in stages with plural active chips |
US9224649B2 (en) | 2010-12-08 | 2015-12-29 | Tessera, Inc. | Compliant interconnects in wafers |
US8796828B2 (en) | 2010-12-08 | 2014-08-05 | Tessera, Inc. | Compliant interconnects in wafers |
US8610264B2 (en) | 2010-12-08 | 2013-12-17 | Tessera, Inc. | Compliant interconnects in wafers |
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