KR101697603B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판의 상부면 상에 실장된 반도체 칩, 상기 반도체 칩의 표면 상에 상기 패키지 기판의 상부면과 마주보며 배치되며, 연결 패드와 측정 패드를 포함하는 칩 패드, 및 상기 패키지 기판과 상기 연결 패드 사이에 제공되는 제 1 범프 및 상기 패키지 기판과 상기 측정 패드 사이에 제공되는 제 2 범프를 포함하는 범프를 포함하되, 상기 패키지 기판 내에 배치된 배선은 상기 제 2 범프와 연결되지 않아, 상기 제 2 범프와 상기 패키지 기판은 전기적으로 절연될 수 있다.

Description

반도체 패키지{Semiconductor Package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 테스트 패드가 포함된 반도체 패키지에 관한 것이다.
종래에 와이어 본딩 기술로 구현하던 적층형 패키지에 고성능(high performance) 특성이 요구됨에 따라 실리콘 관통 비아(Through silicon via; TSV) 기술이 접목된 3차원 패키지에 대한 개발이 이루어지고 있다. 3차원 패키지는 다양한 기능들의 소자들을 수직으로 적층한 것으로, 메모리 용량의 확대, 저전력, 높은 전송율 및 고효율을 실현할 수 있다.
한편, 반도체 패키지는 테스트 패드를 포함하고, 테스트 패드를 통해 제조된 이후의 제품의 신뢰성을 확인하기 위하여 각종 테스트를 실시하게 된다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판의 상부면 상에 실장된 반도체 칩, 상기 반도체 칩의 하부면 상에 상기 패키지 기판의 상기 상부면과 마주보며 배치되며, 연결 패드와 측정 패드를 포함하는 칩 패드, 및 상기 패키지 기판과 상기 연결 패드 사이에 제공되는 제 1 범프 및 상기 패키지 기판과 상기 측정 패드 사이에 제공되는 제 2 범프를 포함하는 칩 범프를 포함하되, 상기 패키지 기판 내에 배치된 배선은 상기 제 2 범프와 연결되지 않아, 상기 제 2 범프와 상기 배선은 전기적으로 절연될 수 있다.
상기 패키지 기판의 상기 상부면 상에 배치된 기판 패드를 더 포함하되, 상기 배선은 상기 제 2 범프와 대응되는 위치에 상기 기판 패드에 연결되지 않을 수 있다.
상기 제 2 범프는 상기 기판 패드와 물리적으로 접촉될 수 있다.
상기 제 2 범프의 높이는 상기 제 1 범프의 높이보다 작을 수 있다.
상기 제 2 범프는 상기 기판 패드와 이격되고, 상기 제 1 범프는 상기 기판 패드와 접촉될 수 있다.
상기 제 2 범프는 상기 패키지 기판의 상부면과 접촉하되, 상기 제 2 범프와 접촉하는 상기 패키지 기판의 상기 상부면 상에 상기 기판 패드가 배치되지 않을 수 있다.
상기 측정 패드는 양의 전압 및/또는 3.0V 이상 내지 10.0V 이하의 전압이 인가될 수 있다.
상기 배선은 상기 제 1 범프와 대응되는 상기 기판 패드에 배치되어, 상기 제 1 범프와 상기 배선은 전기적으로 연결될 수 있다.
상기 패키지 기판의 하부면에 배치된 외부 단자를 더 포함하되, 상기 배선은 상기 기판 패드와 상기 외부 단자 사이를 연결할 수 있다.
상기 제 2 범프는 상기 측정 패드와 직접적으로 접촉하는 연결 필라 및 솔더를 더 포함하되, 상기 측정 패드는 상기 연결 필라 및 상기 솔더 보다 이온화 경향이 크고, 상기 솔더는 상기 연결 필라 보다 이온화 경향이 클 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 측정 패드를 포함하고, 측정 패드 상에 측정 범프를 부착할 수 있다. 따라서, 측정 패드의 부식을 방지하여 반도체 패키지의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예 1 내지 실시예 4에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 본 발명의 실시예 1에 따른 반도체 패키지를 나타낸 것으로, 도 1의 A를 확대한 단면도이다.
도 3은 본 발명의 실시예 2에 따른 반도체 패키지를 나타낸 것으로, 도 1의 A를 확대한 단면도이다.
도 4는 본 발명의 실시예 3에 따른 반도체 패키지를 나타낸 것으로, 도 1의 A를 확대한 단면도이다.
도 5는 본 발명의 실시예 4에 따른 반도체 패키지를 나타낸 것으로, 도 1의 A를 확대한 단면도이다.
도 6은 본 발명의 실시예 5에 따른 반도체 패키지를 나타낸 단면도이다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예 1 내지 실시예 4에 따른 반도체 패키지를 나타낸 단면도이다. 도 2는 본 발명의 실시예 1에 따른 반도체 패키지를 나타낸 것으로, 도 1의 A를 확대한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(1000)는 패키지 기판(10), 패키지 기판(10) 상에 적층된 반도체 칩들(20) 및 패키지 기판(10) 상에 반도체 칩들(20)을 덮는 몰딩막(40)을 포함할 수 있다.
패키지 기판(10)의 상부면 상에 제 1 기판 패드(11)가 배치될 수 있고, 패키지 기판(10)의 하부면 상에 제 2 기판 패드(13)가 배치될 수 있다. 제 2 기판 패드(13) 상에 외부 단자(15)가 부착될 수 있다. 외부 단자(15)는 외부 장치와 연결되어, 반도체 패키지(1000)와 외부 장치 사이를 전기적으로 연결할 수 있다. 패키지 기판(10)은 다층으로 구성된 인쇄회로기판(Printed Circle Board; PCB)일 수 있다. 패키지 기판(10)은 복수 층의 절연막들(미도시)과 절연막들 사이에 배치된 배선들(17; 도 2 참조)을 포함할 수 있다. 제 1 기판 패드(11), 제 2 기판 패드(13), 외부 단자(15) 및 배선들(17)은 도전 물질로 형성될 수 있다.
패키지 기판(10) 상에 복수 개의 반도체 칩들(20)이 적층될 수 있다. 반도체 칩들(20) 각각에 반도체 칩들(20)을 관통하는 관통 비아(21)가 배치될 수 있다. 반도체 칩들(20) 중의 최상부에 적층된 최상부 반도체 칩(20b)에는 관통 비아(21)가 배치되지 않을 수 있다. 반도체 칩들(20)의 표면에 관통 비아(21)와 접촉하는 칩 패드(23)가 배치될 수 있다. 상하로 마주보는 칩 패드들(23) 사이 및 칩 패드(23)와 제 1 기판 패드(11) 사이에 칩 범프(25)가 배치될 수 있다.
반도체 칩들(20)은 반도체 칩들(20) 중 최하부에 배치되어 패키지 기판(10)과 인접하는 제 1 반도체 칩(20a)을 포함할 수 있다. 칩 패드(23)는 제 1 반도체 칩(20a)의 하부면에 배치된 제 1 칩 패드(23a)를 포함할 수 있다. 칩 범프(25)는 제 1 칩 패드(23a) 상에 부착된 제 1 칩 범프(25a)를 포함할 수 있다. 칩 패드(23) 및 칩 범프(25)는 금속 물질을 포함할 수 있다. 보다 상세하게, 칩 범프(25)는 칩 패드(23)보다 이온화 경향이 작은 금속 물질을 포함할 수 있다. 예를 들어, 칩 패드(23)는 알루미늄(Al)일 수 있고, 칩 범프(25)는 주석(Sn)일 수 있다. 이온화 경향이 큰 금속 물질일수록 부식 속도는 클 수 있다.
패키지 기판(10) 상에 접착막(30)이 제공될 수 있다. 상세하게, 접착막(30)은 패키지 기판(10)과 제 1 반도체 칩(20a) 사이 및 반도체 칩들(20) 사이에 국부적으로 개재될 수 있다. 접착막(30)은 반도체 칩들(20)의 측벽들을 덮을 수 있다. 접착막(30)은 예를 들어, 비전도성 필름(Non-Conductive film; NCF)일 수 있다. 접착막(30)에 의해 반도체 칩들(20) 중의 최상부 반도체 칩(20b)의 상부면이 노출될 수 있다. 패키지 기판(10) 상에 몰딩막(40)에 배치될 수 있다. 몰딩막(40)은 패키지 기판(10)의 상부면과 반도체 칩들(20)을 완전히 덮도록 형성될 수 있다.
도 2를 참조하면, 실질적으로 제 1 칩 패드(23a) 상에 부착된 제 1 칩 범프(25a)는 소정의 높이를 갖는 연결 필라(27)와 솔더(28)를 포함할 수 있다. 연결 필라(27)는 제 1 칩 패드(23a) 상에 포토리소그래피 공정 및 도금 공정을 이용하여 먼저 도금되고, 연결 필라(27) 상에 솔더(28)가 도금될 수 있다. 연결 필라(27)는 솔더(28)보다 이온화 경향이 작을 수 있다. 연결 필라(27)는 예를 들어, 구리(Cu)일 수 있다. 솔더(28)는 예를 들어, 주석(Sn)일 수 있다.
제 1 반도체 칩(20a)의 하부면 상에 패시베이션막(31)이 배치될 수 있다. 패시베이션막(31)은 제 1 칩 패드(23a)에 의해 노출된 제 1 반도체 칩(20a)의 하부면 일부를 덮을 수 있다. 패시베이션막(31)은 절연 물질을 포함할 수 있다.
제 1 칩 패드(23a)는 연결 패드(24) 및 측정 패드(26)를 포함할 수 있다. 제 1 칩 범프(25a)는 연결 패드(24) 및 측정 패드(26) 상에 부착될 수 있다. 상세하게, 제 1 칩 범프(25a)는 연결 패드(24) 상에 부착된 연결 범프(34) 및 측정 패드(26) 상에 부착된 측정 범프(36)를 포함할 수 있다. 연결 패드(24)는 연결 범프(34)를 통해 패키지 기판(10)과 전기적으로 연결되어 전압이 반도체 칩(20)으로 전달될 수 있고, 신호가 반도체 칩(20)을 통해 외부 장치로 전달될 수 있다. 측정 패드(26)는 반도체 칩의 전기적 특성을 검사를 위한 패드로, 프로브 카드의 프로브 니드가 측정 패드(26)에 접촉하여 반도체 칩의 전기적 특성을 검사할 수 있다. 반도체 칩(20)에 바이어스가 인가될 때 측정 패드(26)에는 전압이 인가될 수 있다. 예를 들어, 측정 패드(26)에는 양의 전압 및 음의 전압 중 어느 하나가 인가될 수 있다. 또한, 측정 패드(26)에는 저전압(예를 들어, 0V 이상 내지 3.0V 미만) 및 고전압(3.0V 이상 내지 10.0V 이하) 중 어느 하나가 인가될 수 있다.
제 1 칩 패드(23a) 상에 부착된 제 1 칩 범프(25a)는 패키지 기판(10) 상에 배치된 제 1 기판 패드(11)와 물리적으로 접촉될 수 있다. 연결 패드(24) 상에 배치되어 제 1 기판 패드(11)와 접촉하는 연결 범프(34)는 패키지 기판(10) 내에 배치된 배선(17)에 의해 외부 단자(15)와 전기적으로 연결될 수 있다. 측정 패드(26) 상에 배치되어 제 1 기판 패드(11)와 접촉하는 측정 범프(36)는 외부 단자(15)와 전기적으로 연결되지 않을 수 있다. 다시 말해, 배선(17)은 측정 범프(36)와 접촉되는 제 1 기판 패드(11)와 전기적으로 연결되지 않아, 측정 패드(26)는 배선(17)과 전기적으로 절연될 수 있다.
반도체 칩의 전기적 특성을 검사할 때 사용되는 측정 패드는 외부 시스템과 절연되어야 하기 때문에 측정 패드 상에 범프가 배치되지 않을 수 있다. 반도체 패키지는 다양한 불순물 이온들(예를 들어, K+, Na+, Cl-, S-, F-)을 포함할 수 있다. 전기적 검사를 위해 반도체 칩에 바이어스가 인가될 때, 불순물 이온들이 전압이 인가된 측정 패드에 영향을 주어 측정 패드의 부식을 야기시킬 수 있다. 측정 패드가 부식됨으로써 측정 패드와 연결되는 반도체 칩 내의 배선들에 부식이 전이될 수 있다. 이에 따라, 측정 패드가 손상(예를 들어, Burnt 불량)됨으로 인하여 반도체 칩 내의 배선들도 손상되기 때문에 반도체 패키지의 신뢰성이 저하될 수 있다.
본 발명의 실시예에 따르면, 측정 패드(26) 상에 범프를 형성할 수 있다. 노출된 측정 패드(26)의 표면을 범프가 덮음으로써 부식이 잘 일어나는 측정 패드(26)의 표면의 부식을 방지할 수 있다. 또한, 연결 필라(27)에 의해 노출된 측정 패드(26)의 일부 표면에는 산소이온과 결합하여 금속 산화막(예를 들어, Al2O3)이 형성될 수 있다. 불순물 이온들은 금속 산화막에 덮여 있는 측정 패드(26)을 부식시키는 것보다 솔더(28)를 부식시키는 것이 더 쉬울 수 있다. 따라서, 솔더(28)가 측정 패드(26) 대신에 부식됨으로써, 측정 패드(26)의 부식을 방지할 수 있다. 따라서, 반도체 패키지(1000)의 신뢰성이 향상될 수 있다.
도 3은 본 발명의 실시예 2에 따른 반도체 패키지를 나타낸 것으로, 도 1의 A를 확대한 단면도이다. 설명의 간결함을 위해, 도 3에 도시된 실시예 2에서, 실시예 1과 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 3을 참조하면, 제 1 칩 범프(25a)는 연결 패드(24) 및 측정 패드(26) 상에 부착될 수 있다. 제 1 칩 범프(25a)는 연결 범프(34) 및 측정 범프(36)를 포함할 수 있다. 연결 범프(34)는 연결 패드(24) 상에 부착될 수 있고, 측정 범프(36)는 측정 패드(26) 상에 부착될 수 있다. 연결 범프(34)는 패키지 기판(10) 상에 배치된 제 1 기판 패드(11)와 접촉될 수 있다. 반면에, 측정 범프(36)는 제 1 기판 패드(11)와 접촉되지 않을 수 있다. 상세하게, 측정 범프(36)는 패키지 기판(10)의 상부면과 접촉될 수 있다. 그러나, 측정 범프(36)와 접촉되는 패키지 기판(10)의 상부면 상에 제 1 기판 패드(11)가 배치되지 않을 수 있다.
패키지 기판(10) 내에 배치된 배선(17)은 제 1 기판 패드(11)에 연결되어, 제 1 기판 패드(11)와 외부 단자(15) 사이를 전기적으로 연결할 수 있다. 따라서, 제 1 기판 패드(11)와 접촉하는 연결 범프(34)는 배선(17)에 의해 외부 단자(15)와 전기적으로 연결될 수 있다. 측정 범프(36)에 의해 측정 패드(26)와 연결되는 제 1 기판 패드(11)는 외부 단자(15)와 전기적으로 절연될 수 있다.
도 4는 본 발명의 실시예 3에 따른 반도체 패키지를 나타낸 것으로, 도 1의 A를 확대한 단면도이다. 설명의 간결함을 위해, 도 4에 도시된 실시예 3에서, 실시예 1과 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
제 1 칩 범프(25a)는 연결 패드(24) 및 측정 패드(26) 상에 부착될 수 있다. 제 1 칩 범프(25a)는 연결 범프(34) 및 측정 범프(36)를 포함할 수 있다. 연결 범프(34)는 연결 패드(24) 상에 부착될 수 있고, 측정 범프(36)는 측정 패드(26) 상에 부착될 수 있다. 연결 범프(34)는 패키지 기판(10) 상에 배치된 제 1 기판 패드(11)와 접촉될 수 있다. 반면에, 측정 범프(36)는 제 1 기판 패드(11)와 접촉되지 않을 수 있다. 상세하게, 제 1 기판 패드(11)는 측정 범프(36)와 대응되게 패키지 기판(10)의 상부면 상에 배치될 수 있다. 그러나, 측정 범프(36)는 제 1 기판 패드(11)와 이격되게 측정 패드(26) 상에 부착될 수 있다. 즉, 측정 범프(36)의 높이(H2)는 연결 범프(34)의 높이(H1)보다 작을 수 있다. 따라서, 측정 패드(26) 상에 배치된 측정 범프(36)는 배선(17)과 전기적으로 절연될 수 있다. 패키지 기판(10) 내에 배치된 배선(17)은 제 1 기판 패드(11)에 연결되어, 제 1 기판 패드(11)와 외부 단자(15) 사이를 전기적으로 연결할 수 있다. 따라서, 연결 범프(34) 는 배선(17)에 의해 외부 단자(15)와 전기적으로 연결될 수 있다.
도 5는 본 발명의 실시예 4에 따른 반도체 패키지를 나타낸 것으로, 도 1의 A를 확대한 단면도이다. 설명의 간결함을 위해, 도 5에 도시된 실시예 4에서, 실시예 1과 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 5를 참조하면, 연결 패드(24) 상에 부착된 연결 범프(34)는 제 1 기판 패드(11)와 전기적으로 접촉될 수 있다. 측정 패드(26)는 제 1 측정 패드(26a) 및 제 2 측정 패드(26b)을 포함할 수 있다. 측정 범프(36)는 제 1 측정 패드(26a) 상에 부착될 수 있고, 제 2 측정 패드(26b) 상에 부착되지 않을 수 있다. 일 예로, 제 1 측정 패드(26a)에는 양의 전압이 인가될 수 있다. 제 1 반도체 칩(20a)에 바이어스가 인가되면, 연결 패드(24) 및 측정 패드(26)는 음의 전압 및 양의 전압 중 어느 하나가 인가될 수 있다. 양의 전압이 인가되는 제 1 측정 패드(26a)는 음의 전압이 인가되는 제 2 측정 패드(26b)보다 부식의 정도가 클 수 있다. 왜냐하면, 측정 패드(26)의 부식을 야기시키는 이온은 Cl- 및 F-이며, 이것들이 양의 전압이 인가된 제 1 측정 패드(26a)에 달라붙기 때문이다.
다른 예로, 제 1 측정 패드(26a)에는 높은 전압이 인가될 수 있다. 고전압(예를 들어, 3.0V 이상 내지 10.0V 이하)이 인가되는 제 1 측정 패드(26a)는 제 1 측정 패드(26a) 보다 상대적으로 저전압(예를 들어, 0V 이상 내지 3.0V 미만)이 인가되는 제 2 측정 패드(26b) 보다 부식 속도가 더 빠를 수 있다. 따라서, 양의 전압이 인가되는 제 1 측정 패드(26a) 및/또는 고전압이 인가되는 제 1 측정 패드(26a) 상에 측정 범프(36)가 부착될 수 있고, 음의 전압이 인가되는 제 2 측정 패드(26b) 및/또는 저전압이 인가되는 제 2 측정 패드(26b) 상에 측정 범프(36)가 부착되지 않을 수 있다.
연결 범프(34)에 의해 연결 패드(24)와 연결되는 제 1 기판 패드(11)에 배선(17)이 배치될 수 있다. 따라서, 연결 패드(24) 상에 배치된 연결 범프(34)는 배선(17)과 전기적으로 연결될 수 있다. 제 1 측정 패드(26a) 상에 배치된 측정 범프(36)와 접촉하는 제 1 기판 패드(11)에는 배선(17)이 배치되지 않을 수 있다. 따라서, 측정 범프(36)는 배선(17)과 전기적으로 절연될 수 있다.
제 2 측정 패드(26b)와 대응하는 위치에서 제 1 기판 패드(11)는 배치되지 않을 수 있다.
반도체 칩에 바이어스가 인가되면, 측정 패드들(26) 중 어느 하나에는 양의 전압이 인가될 수 있고, 다른 하나에는 음의 전압이 인가될 수 있다. 양의 전압이 인가되는 측정 패드(26)는 음의 전압이 인가되는 측정 패드(26) 보다 부식의 정도가 클 수 있다. 왜냐하면, 반도체 패키지에 포함된 이온들이 양의 전압이 인가되는 측정 패드(26)의 표면에 결합하여 부식의 영향을 주기 때문이다. 또한, 고전압이 인가되는 측정 패드(26)는 저전압이 인가되는 측정 패드(26)보다 부식의 정도가 클 수 있다.
본 발명의 실시예에 따르면, 양의 전압이 인가되는 제 1 측정 패드(26a) 및/또는 고전압이 인가되는 제 1 측정 패드(26a) 상에 선택적으로 범프를 형성할 수 있다. 실시예 1에서 전술된 이유에 의하여 제 1 측정 패드(26a)가 범프에 의해 보호되어, 제 1 측정 패드(26a)의 부식을 방지할 수 있다. 아울러, 양의 전압이 인가되는 제 1 측정 패드(26a)의 면적을 음의 전압이 인가되는 제 2 측정 패드(26b)의 면적보다 크게 함으로써 부식을 방지할 수 있다. 양의 전압이 인가되는 제 1 측정 패드(26a) 상에 범프를 선택적으로 형성하여, 양의 전압이 인가된 측정 패드(26a)의 면적을 넓힐 수 있다. 따라서, 반도체 패키지(1000)의 신뢰성이 향상될 수 있다.
도 6은 본 발명의 실시예 5에 따른 반도체 패키지를 나타낸 단면도이다.
반도체 패키지(2000)는 패키지 기판(100), 패키지 기판(100) 상에 적층된 반도체 칩(120) 및 패키지 기판(100) 상에 반도체 칩(120)을 덮는 몰딩막(140)을 포함할 수 있다.
패키지 기판(100)의 상부면 상에 제 1 기판 패드(111)가 배치될 수 있고, 패키지 기판(100)의 하부면 상에 제 2 기판 패드(113)가 배치될 수 있다. 제 2 기판 패드(113) 상에 외부 단자(115)가 부착될 수 있다. 외부 단자(115)는 외부 장치와 연결되어, 반도체 패키지(2000)와 외부 장치 사이를 전기적으로 연결할 수 있다. 패키지 기판(100)은 다층으로 구성된 인쇄회로기판(Printed Circle Board; PCB)일 수 있다. 패키지 기판(100)은 복수 층의 절연막들(미도시)과 절연막들 사이에 배치된 배선들(117)을 포함할 수 있다.
패키지 기판(100) 상에 반도체 칩(120)이 플립 칩 본딩 방식으로 실장될 수 있다. 반도체 칩(120)의 하부면 상에 칩 패드(123)가 배치될 수 있고, 칩 패드(123) 상에 칩 범프(125)가 부착될 수 있다. 반도체 칩(120)의 하부면 상에 형성된 칩 범프(125)는 제 1 기판 패드(111)에 플립 칩 본딩으로 접촉될 수 있다.
칩 패드(123)는 연결 패드(124) 및 측정 패드(126)를 포함할 수 있다. 칩 범프(125)는 연결 범프(134) 및 측정 범프(136)를 포함할 수 있다. 연결 범프(134)는 연결 패드(124) 상에 부착되고, 제 1 기판 패드(111)와 접촉될 수 있다. 측정 범프(136)는 측정 패드(126) 상에 부착되고, 제 1 기판 패드(111)와 접촉될 수 있다. 연결 범프(134)에 의해 연결 패드(124)와 연결되는 제 1 기판 패드(111)에 배선(117)이 배치될 수 있다. 이에 따라, 연결 패드(124) 상에 배치된 연결 범프(134)는 패키지 기판(100)에 배치된 배선(117)을 통해 외부 단자(115)와 전기적으로 연결될 수 있다. 측정 패드(126) 상에 배치된 측정 범프(136)와 접촉하는 제 1 기판 패드(111)에는 배선(117)이 배치되지 않을 수 있다. 이에 따라, 측정 범프(136)는 배선(117)과 전기적으로 절연될 수 있다.
칩 패드(123) 및 칩 범프(125)는 금속 물질을 포함할 수 있다. 보다 상세하게, 칩 범프(125)는 칩 패드(123)보다 이온화 경향이 작은 금속 물질을 포함할 수 있다. 예를 들어, 칩 패드(123)는 알루미늄(Al)일 수 있고, 칩 범프(125)는 주석(Sn)일 수 있다. 이온화 경향이 큰 금속 물질일수록 부식 속도는 클 수 있다. 측정 패드(126)에는 양의 전압 또는 음의 전압이 인가될 수 있다. 측정 패드(126)는 저전압(예를 들어, 0V 이상 내지 3.0V 미만) 또는 고전압(예를 들어, 3.0V 이상 내지 10.0V 이하)이 인가될 수 있다. 보다 상세하게, 측정 범프(136)가 배치된 측정 패드(126)는 양의 전압 및 고전압 중 어느 하나가 인가될 수 있다. 본 발명의 실시예에 따르면, 측정 범프(136)가 측정 패드(126) 상에 부착됨으로써, 측정 패드(126)의 표면이 덮일 수 있고, 측정 패드(126)의 면적을 넓힐 수 있다. 따라서, 실시예 1 및 실시예 5에서 전술된 이유에 의해서 측정 패드(126)의 부식을 방지할 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 8은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
도 7을 참조하면, 전자 시스템(3000)은 제어기(3100), 입출력 장치(3200) 및 기억 장치(3300)를 포함할 수 있다. 상기 제어기(3100), 입출력 장치(3200) 및 기억 장치(3300)는 버스(3500, bus)를 통하여 결합될 수 있다. 버스(3500)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 제어기(3100)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 제어기(3100) 및 기억 장치(3300)는 본 발명의 실시예들에 따른 반도체 패키지를 포함할 수 있다. 입출력 장치(3200)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억 장치(3300)는 데이터를 저장하는 장치이다. 기억 장치(3300)는 데이터 및/또는 상기 제어기(3100)에 의해 실행되는 명령어 등을 저장할 수 있다. 기억 장치(3300)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 기억 장치(3300)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(3000)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 전자 시스템(3000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(3400)를 더 포함할 수 있다. 인터페이스(3400)는 유무선 형태일 수 있다. 예컨대, 인터페이스(3400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 전자 시스템(3000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
전자 시스템(3000)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(3000)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(3000)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 8을 참조하면, 메모리 카드(4000)는 비휘발성 기억 소자(4100) 및 메모리 제어기(4200)를 포함할 수 있다. 비휘발성 기억 소자(4100) 및 메모리 제어기(4200)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 비휘발성 기억 소자(4100)는 본 발명의 실시예들에 따른 반도체 패키지를 포함할 수 있다. 메모리 제어기(4200)는 호스트(4300)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 비휘발성 기억 소자(4100)를 제어할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 패키지 기판 11: 제 1 기판 패드
13: 제 2 기판 패드 15: 외부 단자
21: 관통 비아 23a: 제 1 칩 패드
24: 연결 패드 25a: 제 1 칩 범프
26: 측정 패드 27: 연결 필라
28: 솔더 30: 접착막
31: 패시베이션막 34: 연결 범프
40: 몰딩막

Claims (20)

  1. 패키지 기판;
    상기 패키지 기판의 상부면 상의 반도체 칩;
    상기 패키지 기판의 상기 상부면과 마주보는 상기 패키지 기판의 하부면 상에 배치되며, 연결 패드와 측정 패드를 포함하는 칩 패드; 및
    상기 패키지 기판과 상기 연결 패드 사이의 제 1 범프 및 상기 패키지 기판과 상기 측정 패드 사이의 제 2 범프를 포함하는 칩 범프를 포함하되,
    상기 제 1 범프는 상기 패키지 기판 내에 배치된 배선과 전기적으로 연결되고,
    상기 배선은 상기 제 2 범프와 연결되지 않아, 상기 제 2 범프와 상기 배선은 전기적으로 절연되되,
    상기 제 1 범프의 높이와 상기 제 2 범프의 높이는 서로 동일한 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 패키지 기판의 상기 상부면 상의 기판 패드를 더 포함하되,
    상기 배선은 상기 제 2 범프와 대응되는 위치에 상기 기판 패드에 연결되지 않는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제 2 범프는 상기 기판 패드와 물리적으로 접촉되는 반도체 패키지.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 패키지 기판의 상기 상부면 상에 배치된 기판 패드를 더 포함하되,
    상기 제 2 범프는 상기 패키지 기판의 상기 상부면과 접촉하고, 상기 기판 패드와 이격되는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 측정 패드에는 0V 내지 3.0V 또는 3.0V 내지 10.0V의 전압이 인가되는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 패키지 기판의 상기 상부면 상에 배치된 기판 패드를 더 포함하되,
    상기 배선은 상기 제 1 범프와 대응되는 상기 기판 패드에 연결되는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 패키지 기판의 상기 하부면 상에 배치된 외부 단자를 더 포함하되,
    상기 배선은 상기 기판 패드와 상기 외부 단자 사이를 연결하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 제 2 범프는 상기 측정 패드와 직접적으로 접촉하는 연결 필라 및 솔더를 더 포함하되,
    상기 측정 패드는 상기 연결 필라 및 상기 솔더 보다 큰 이온화 경향을 갖고, 상기 솔더는 상기 연결 필라보다 큰 이온화 경향을 갖는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 측정 패드는 상기 반도체 칩의 전기적 특성을 검사하기 위해 사용되는 반도체 패키지.
  12. 제 1 항에 있어서,
    상기 칩 범프는 상기 칩 패드보다 작은 이온화 경향을 갖는 금속물질을 포함하고,
    상기 칩 범프의 부식 속도는 칩 패드의 부식 속도 보다 작은 반도체 패키지.
  13. 제 1 항에 있어서,
    상기 반도체 칩을 관통하여 상기 칩 패드와 접촉하는 관통 비아;
    상기 패키지 기판과 상기 반도체 칩 사이를 채우는 접착막; 및
    상기 패키지 기판 상에 상기 반도체 칩을 덮는 몰딩막을 더 포함하는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 접착막은 비전도성 필름(Non-Conductive Film; NCF)을 포함하는 반도체 패키지.
  15. 패키지 기판;
    상기 패키지 기판 내에 제공된 배선;
    상기 패키지 기판의 상부면 상에 실장된 반도체 칩;
    상기 패키지 기판의 상기 상부면과 마주보는 상기 반도체 칩의 하부면 상에 배치된 칩 패드들, 상기 칩 패드들은 연결 패드들 및 측정 패드들을 포함하고;
    상기 패키지 기판과 상기 연결 패드들 사이에 제공되고, 상기 배선과 전기적으로 연결되는 제 1 범프들; 및
    상기 측정 패드들의 일부 상에 부착되고, 상기 측정 패드들의 다른 부분 상에 부착되지 않는 제 2 범프들을 포함하되,
    상기 배선은 상기 제 2 범프들 각각과 연결되지 않아, 상기 배선과 상기 제 2 범프들 각각은 서로 전기적으로 절연되고,
    상기 제 1 범프들의 높이와 상기 제 2 범프들의 높이는 서로 동일한 반도체 패키지.
  16. 삭제
  17. 제 15 항에 있어서,
    상기 제 2 범프들이 부착되지 않는 상기 측정 패드들 보다 상기 제 2 범프들이 부착된 상기 측정 패드들에 더 큰 전압이 인가되는 반도체 패키지.
  18. 삭제
  19. 삭제
  20. 제 15 항에 있어서,
    상기 패키지 기판의 상기 상부면 상에 배치된 기판 패드들을 더 포함하되,
    상기 기판 패드들은 상기 연결 패드들과 상기 측정 패드들에 대응하는 위치에 배치되는 반도체 패키지.
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