KR20120062457A - 솔더 접합 신뢰도를 높이는 반도체 패키지용 인쇄회로기판 및 이를 포함하는 반도체 패키지 - Google Patents

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KR20120062457A
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semiconductor package
hole
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Abstract

인쇄회로기판과 봉지재의 접착성을 향상시켜 반도체 소자의 신뢰성을 개선할 수 있는 인쇄회로기판 및 반도체 패키지에 관해 개시한다. 이를 위해 본 발명은 중앙부에 형성된 수지 관통홀과 중앙부 외곽에 형성된 적어도 하나 이상의 수지 고정홀을 포함하는 반도체 패키지용 인쇄회로기판과, 인쇄회로기판의 제1면의 제1 연결패드에 범프를 통해 연결되는 반도체 칩과, 인쇄회로기판 제1면과 반도체 칩을 밀봉하는 상부 봉지재와, 인쇄회로기판 제1면의 수지 관통홀 및 수지 고정홀을 통해 인쇄회로기판의 제2면으로 연장된 하부 봉지재 돌출부를 구비하는 것을 특징으로 반도체 패키지를 제공한다.

Description

솔더 접합 신뢰도를 높이는 반도체 패키지용 인쇄회로기판 및 이를 포함하는 반도체 패키지{Print circuit board for semiconductor package improving a solder joint reliablity and semiconductor package having the same}
본 발명은 반도체 패키지 및 상기 반도체 패키지의 기본 프레임으로 사용되는 인쇄회로기판에 관한 것으로, 더욱 상세하게는 인쇄회로기판 내부에 몰드 언더필(Molded Under Fill, 이하 'MUF')용 수지 관통홀을 포함하는 인쇄회로기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
고성능 전자 장치에 널리 사용되는 반도체 패키지는 크기를 작게 하고, 성능을 다기능화하고, 내부 용량을 증가시키기 위해 다양한 발전을 거듭해오고 있다. 크기를 작게 하기 위해서 기존의 리드 프레임 대신에 인쇄회로기판이 주로 사용되고 있다. 또한 기본 프레임인 인쇄회로기판 혹은 리드프레임과 반도체 칩을 연결하는 연결단자로 와이어(wire) 대신에 범프(bump)를 사용하며, 범프를 반도체 칩과 기본 프레임의 연결단자로 사용할 경우, 반도체 칩과 기본 프레임 사이의 공간은, 반도체 패키지용 봉지재와 다른 별도의 언더필용 수지를 사용하지 않고 반도체 패키지용 봉지재를 사용하는 MUF형 반도체 패키지가 등장하고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 반도체 칩과 반도체 패키지용 기본 프레임으로 사용되는 인쇄회로기판과 봉지재의 접착성을 향상시켜 반도체 소자의 신뢰성을 개선할 수 있는 반도체 패키지용 인쇄회로기판을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 반도체 칩과 반도체 패키지용 기본 프레임으로 사용되는 인쇄회로기판과 봉지재의 접착성을 향상시켜 반도체 소자의 신뢰성을 개선할 수 있는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 기술적 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위해 본 발명에 의한 본 발명의 일 태양에 의한 반도체 패키지용 인쇄회로기판은, 내부에 금속배선을 포함하고 제1면과 이에 대향하는 제2면을 구비하는 반도체 패키지용 기판과, 상기 기판의 제1면 상에 형성되고 반도체 칩과 연결되는 제1 연결 패드와, 상기 기판의 제2면 상에 형성되고 반도체 칩의 기능을 외부로 확장하는 제2 연결패드와, 상기 기판의 중앙부에 형성되고 상기 기판의 제1면과 제2면을 관통하는 수지 관통홀과, 상기 중앙부 외곽에 형성되고 상기 기판의 제1면과 제2면을 관통하는 하나 이상의 수지 고정 홀을 구비하는 것을 특징으로 한다.
본 발명의 일 실시예에 의하면, 상기 수지 관통홀은, 상기 기판의 제1면에서 반도체 칩이 탑재되는 영역에 형성되거나, 혹은 상기 기판의 제1면에서 반도체 칩이 탑재되는 영역의 외곽에 형성될 수 있다.
또한 본 발명의 일 실시예에 의하면, 상기 제1 연결패드는, 와이어 및 범프로 이루어진 연결수단 중에서 선택된 어느 하나와 연결될 수 있으며, 상기 제2 연결패드는, 솔더볼과 연결될 수 있는 구조인 것이 적합하다.
한편, 상기 반도체 패키지용 기판은, 반도체 칩이 내부에 삽입될 수 있는 임베디드형(embedded type) 기판일 수도 있다.
또한 본 발명의 일 실시예에 의하면, 상기 반도체 패키지용 인쇄회로기판은, 상기 수지 관통홀과 상기 수지 고정홀 사이에 마련된 추가 수지 고정홀을 더 구비할 수도 있으며, 상기 수지 고정홀은, 상기 수지 관통홀보다 크기가 같거나 더 큰 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 의한 반도체 패키지는, 중앙부에 형성된 수지 관통홀과 최외곽 가장자리에 형성된 적어도 하나 이상의 수지 고정홀을 포함하는 반도체 패키지용 인쇄회로기판과, 상기 인쇄회로기판의 제1면의 제1 연결패드에 범프를 통해 연결되는 반도체 칩과, 상기 인쇄회로기판 제1면과 상기 반도체 칩을 밀봉하는 상부 봉지재와, 상기 인쇄회로기판의 수지 관통홀 및 수지 고정홀을 통해 상기 인쇄회로기판의 제2면으로 연장된 하부 봉지재 돌출부를 구비하는 것을 특징으로 한다.
본 발명의 일 실시예에 의하면, 상기 반도체 칩은 하나 이상의 반도체 칩이 적층된 구조일 수 있으며, 이때 상기 범프는, 복수개의 반도체 칩의 연결단자를 서로 연결하는 쓰루 실리콘 비아(TSV)일 수도 있다.
또한, 본 발명의 일 실시예에 의하면, 상기 하부 봉지재 돌출부는, 상기 인쇄회로기판의 수지 관통홀을 중심으로 상기 수지 고정홀과 연결되는 직선형태일 수 있으며 혹은 상기 하부 봉지재 돌출부는, 상기 인쇄회로기판의 수지 통과홀을 중심으로 교차하는 형태일 수도 있다.
바람직하게는, 상기 반도체 패키지용 인쇄회로기판은, 상기 수지 관통홀과 상기 수지 고정홀 사이에 형성된 추가 수지 고정홀을 더 구비할 수도 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 의한 반도체 패키지는, 중앙부에 형성된 수지 관통홀과 최외곽에 형성된 적어도 하나 이상의 수지 고정홀을 포함하는 반도체 패키지용 인쇄회로기판과, 상기 인쇄회로기판의 제1면의 탑재된 반도체 칩과, 상기 인쇄회로기판 제1면의 제1 연결패드와 상기 반도체 칩을 전기적으로 연결하는 와이어와, 상기 인쇄회로기판의 제1면, 상기 반도체 칩 및 상기 와이어를 밀봉하는 상부 봉지재와, 상기 인쇄회로기판의 수지 관통홀 및 수지 고정홀을 통해 상기 인쇄회로기판의 제2면으로 연장된 하부 봉지재 돌출부를 구비하는 것을 특징으로 한다.
이때, 상기 수지 관통홀은 상기 반도체 칩이 탑재되는 영역 외곽에 있는 것이 적합하고, 상기 하부 봉지재 돌출부는, 상기 솔더볼 보다 높이가 더 낮은 것이 적합하다.
따라서, 상술한 본 발명에 의하면, 첫째 조립이 완료된 반도체 패키지에 온도 사이클(Temperature cycle)과 같은 신뢰성 검사를 진행하면, 반도체 칩과 인쇄회로기판 각각의 열팽창 계수(CTE: Coefficient of Thermal Expansion)의 차이로 인하여, 반도체 칩과 인쇄회로기판의 접합면에서 스트레스(Stress)가 발생한다. 상기 스트레스는 신뢰성 검사 동안 외부에서 인가되는 급격한 온도 변화에 비례하여 발생한다. 이로 인하여 미세한 크랙(micro crack) 결함이 반도체 칩과 인쇄회로기판의 접합면에 형성된 범프에서 발생할 수 있다. 상기 미세한 크랙 결함은 반도체 패키지가 동작할 때 누설전류가 발생하는 원인을 제공하며, 상기 누설전류는 신뢰성 검사에서 수율을 떨어뜨리는 주요 원인이 된다. 하지만, 본 발명에서 적용된 하부 봉지재 돌출부는, 수지 관통홀과 수지 고정홀을 봉지재로 채워 인쇄회로기판을 클립(clip) 형태로 고정시킬 수 있는 구조이다. 따라서 하부 봉지재 돌출부는 인쇄회로기판과 반도체 칩 사이에서 발생하는 스트레스를 흡수하여 반도체 패키지 내부에 있는 범프에 대한 솔더접합 신뢰성(SJR: Solder Joint Reliability)을 개선할 수 있다.
둘째, 반도체 패키지용 인쇄회로기판과 반도체 칩 사이에 별도의 수지를 채우지 않고, 반도체 패키지용 인쇄회로기판과 반도체 칩 사이의 공간을 수지 관통홀을 이용하여 반도체 패키지에 사용되는 봉지재를 사용하여 채울 수 있다. 그러므로 별도의 언더필 전용 수지를 사용하여 언더필 공정을 추가로 진행하지 않을 수 있기 때문에 반도체 패키지 제조공정을 단순화시킬 수 있다.
셋째, 몰딩 공정(molding process)에서 발생할 수 있는 보이드(void)를 수지 관통홀 및 수지 고정홀을 통해 진공으로 빼줄 수 있기 때문에 인쇄회로기판과 반도체 칩 사이를 채우는 봉지재 내부에서 보이드 결함(Void defect)이 발생하는 것을 억제할 수 있다.
도 1은 본 발명의 제1 실시예에 의한 반도체 패키지를 보여주는 사시도이다.
도 2는 도 1의 반도체 패키지에 적용될 수 있는 인쇄회로기판을 보여주는 상면도이다.
도 3은 도 2의 밑면도이다.
도 4는 도 2의 변형예를 보여주는 밑면도이다.
도 5는 도 2의 다른 변형예를 보여주는 밑면도이다.
도 6은 도 2의 다른 변형예를 보여주는 밑면도이다.
도 7은 도 2의 다른 변형예를 보여주는 밑면도이다.
도 8은 도 2의 다른 변형예를 보여주는 사시도이다.
도 9a 및 도 9b는 도 2에 반도체 칩을 탑재하고 몰딩을 진행한 단면도들이다.
도 9c는 도 2에 반도체 칩을 탑재하고 몰딩을 진행한 밑면도이다.
도 10은 도 9c의 I-I' 방향의 절단면도이다.
도 11은 도 9c의 II-II' 방향의 절단면도이다.
도 12는 도 9c의 III-III' 방향의 절단면도이다.
도 13은 본 발명의 제2 실시예에 의한 반도체 패키지를 보여주는 단면도로서, 도 12의 변형예이다.
도 14a 내지 도 14c는 도 8에 반도체 칩을 탑재하고 몰딩을 진행한 단면도들이다.
도 14d는 본 발명의 제3 실시예에 의한 반도체 패키지를 보여주는 밑면도로서, 도 8에 반도체 칩을 탑재하고 몰딩을 진행한 도면이다.
도 15는 도 14d의 I-I' 방향 절단면도이다.
도 16은 도 14d의 II-II' 방향 절단면도이다.
도 17은 본 발명의 제4 실시예에 의한 반도체 패키지를 보여주는 밑면도로서, 도 9c의 변형예이다.
도 18은 본 발명의 제5 실시예에 의한 반도체 패키지를 보여주는 밑면도로서, 도 9c의 변형예이다.
도 19는 본 발명의 또 다른 실시예에 의한 인쇄회로기판을 보여주는 상면도로서, 도 2의 변형예이다.
도 20a 및 도 20b는 도 19의 I-I' 절단면에 반도체 칩을 탑재하고 몰딩을 진행한 단면도들이다.
도 20c는 본 발명의 또 제6 실시예에 의한 반도체 패키지를 보여주는 밑면도이다.
도 21은 도 20c의 I-I' 방향 절단면도이다.
도 22는 도 20c의 II-II' 방향 절단면도이다.
도 23은 도 20c의 III-III' 방향 절단면도이다.
도 24 내지 26은 본 발명의 일 실시예에 따른 전자 장치의 상면도 및 시스템 블럭도이다.
도 27은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 상에 있다거나 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. 포함한다 또는 가진다 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 제1 실시예에 의한 반도체 패키지를 보여주는 사시도이다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(200A)는, 인쇄회로기판(100A), 상기 인쇄회로기판(100A) 위에 탑재된 반도체 칩과, 상기 인쇄회로기판(100A) 위에 형성된 상부 봉지재(240) 및 상기 인쇄회로기판(100A)에 있는 관통홀 영역 및 하부에 형성된 하부 봉지재 돌출부(230)를 기본 구성으로 한다.
인쇄회로기판(100A)은, 중앙부에 형성된 수지 관통홀과, 상기 수지 관통홀 외곽에 형성된 적어도 하나 이상의 수지 고정홀을 포함하는 반도체 패키지용 인쇄회로기판(100A)을 기본 프레임으로 사용한다. 상기 반도체 패키지용 인쇄회로기판(100A)의 구조 및 변형예에 관해서는 후속되는 도면을 참조하여 상세히 설명한다.
또한 본 발명의 일 실시예에 의한 반도체 패키지(200A)는, 인쇄회로기판(100A)의 제1면, 예컨대 상부면에 마련된 제1 연결패드(미도시)에 범프를 통해 연결되는 반도체 칩(미도시, 도 9b의 210 참조)을 포함한다. 상기 반도체 칩은 메모리, 로직, 마이크로 프로세서, 아날로그 소자, 디지털 시그널 프로세서(digital signal processor), 시스템-온-칩(System On Chip) 등 다양한 기능을 수행하는 반도체 칩일 수 있다. 또한 상기 반도체 칩은 적어도 두 개 이상의 반도체 칩들이 적층된 구조를 갖는 멀티-칩(multi-chip)일 수도 있다. 예를 들어, 적어도 두 개 이상의 반도체 칩들이 모두 동일한 종류의 메모리 소자일 수도 있고, 두 개 이상의 반도체 칩 중 하나는 메모리 소자이고, 다른 하나는 마이크로 컨트롤러(Micro-controller) 소자일 수 있다.
그리고 본 발명의 일 실시예에 의한 반도체 패키지(200A)는, 인쇄회로기판(100A) 상부면과 반도체 칩을 밀봉하는 상부 봉지재(240)와, 인쇄회로기판(100A)의 수지 관통홀 및 수지 고정홀을 통해 인쇄회로기판 제2면, 예컨대 하부면으로 연장되는 하부 봉지재 돌출부(230)를 포함한다. 상부 봉지재(240)와 하부 봉지재 돌출부(230)는 에폭시 몰드 컴파운드(EMC: Epoxy Mold Compound)일 수 있다. 상부 봉지재(240)와 하부 봉지재 돌출부(230)는 반도체 칩과 인쇄회로기판(100A) 사이의 공간을 채울 뿐 아니라 반도체 패키지(200A) 밀봉하는 기능을 함께 수행하는 MUF(Molded UnderFill)형 봉지재인 것이 적합하다. 이러한 MUF형 봉지재는 언더필을 별도로 수행하지 않고 몰딩 공정을 진행할 수 있으며, 신뢰성 검증이 완료된 에폭시 몰드 컴파운드(EMC)를 사용하기 때문에 언더필 공정을 축소하여 공정을 간소화할 수 있다.
본 발명의 일 실시예에 의하면, 수지 관통홀(118A)은 원, 직사각형, 타원을 반으로 자른 형태 중에 하나인 것이 적합하다. 그러나 수지 관통홀(118A)의 형태는 다양한 형태로 변형될 수 있다.
이때, 수지 관통홀을 통해 인쇄회로기판(100A)의 상부 및 하부를 클립형으로 고정시키는 수지부와, 수지 고정홀을 통해 인쇄회로기판(100A)의 가장자리에서 인쇄회로기판의 상부 및 하부를 클립형으로 고정시키는 수지 고정부(242)는, 반도체 패키지의 신뢰성을 개선하는 중요한 역할을 수행한다.
상세히 설명하면, 반도체 패키지(200A)에서 반도체 칩과 인쇄회로기판(100A)의 열팽창계수(CTE)가 서로 달라, 온도 사이클(temperature cycle) 검사와 같은 신뢰성 검사에서 인쇄회로기판(100A)과 반도체 칩의 접합면에 스트레스(Stress)가 집중될 때, 수지 관통홀과 수지 고정홀에 충전된 봉지재가 스트레스를 락킹(locking)시켜 이를 완화하는 역할을 수행할 수 있다. 한편 온도 사이클 검사는, 반도체 패키지에 -55℃와 125℃의 혹독한 온도 변화를 일정시간 동안 반복적으로 인가한 후, 반도체 패키지의 전기적 성능 및 외관적 결함을 검사하는 신뢰성 검사이다.
또한 본 발명에 일 실시예에 의한 반도체 패키지(200A)는, 인쇄회로기판(200A)의 제2면인 하부면의 제2 연결패드에 부착된 도전체인 솔더볼(250)을 더 포함할 수 있다. 그리고 반도체 패키지의 형태가 핀 그리드 어레이(PGA: Pin Grid Array) 형태인 경우, 상기 제2 연결패드에 부착된 도전체는 솔더볼 대신에 핀(Pin)일 될 수도 있다.
도 2는 도 1의 반도체 패키지에 적용될 수 있는 인쇄회로기판을 보여주는 상면도이고, 도 3은 도 2의 밑면도이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지용 인쇄회로기판(100A)은, ① 내부에 금속배선을 포함하고 제1면과 이에 대향하는 제2면을 구비하는 반도체 패키지용 기판(112)과, ② 기판(112)의 제1면, 예컨대 상부면(F) 위에 형성되고 반도체 칩과 연결되는 제1 연결패드(114)와, ③ 상기 기판의 제2면(B)에 형성되고 반도체 칩의 기능을 외부로 확장하는 제2 연결패드(120)와, ④ 기판(112)의 중앙부에 형성되고 상기 기판의 제1면(F)과 제2면(B)을 관통하는 수지 관통홀(116) 및 ⑤ 기판(112)의 중앙부 외곽에 형성되고 기판(112)의 제1면(F)과 제2면을 관통하는 하나 이상의 수지 고정홀(118A)을 포함하는 것이 적합하다.
여기서 기판(112)은, 수지 또는 감광성 액상 유전체(photosensitive liquid dielectrics), 감광성 건식 필름 유전체(photosensitive dry-film dielectrics), 폴리이미드 가요성 열경화성 건식 필름(Polyimide flexible film Thermally cured dry films), 열경화성 액상 유전체(Thermally cured liquid dielectrics), 수지 코팅된 구리 호일(Resin coated copper foil; RCC), 열전플라스틱(Thermoplastic), 가요성 수지(flexible resin)일 수 있다. 또한, 기판(112)은 세라믹으로 형성될 수도 있다. 열거된 기판(112)의 재료들은 예시적일 뿐, 본 발명의 실시예가 이에 제한되는 것은 아니다.
그리고 기판(112)의 금속 배선은, 도시되지는 않았으나 제1 연결패드(114)와 제2 연결패드(120)를 서로 연결하는 비아 콘택에 의해 서로 전기적으로 연결될 수 있으며, 기판(112) 내부에 적어도 하나 이상의 내부 배선층이 더 형성될 수도 있다. 구체적으로, 기판(112)의 금속 배선과 기판(112)의 제1면 및 제2면 위에 형성된 제1 및 제2 연결패드(114, 120)는, 예를 들면 알루미늄 또는 구리 호일(foil)로 형성될 수 있고, 일부 실시예에서, 금속 배선의 표면은 주석(Sb), 금(Au), 니켈(Ni) 또는 납(Pb)으로 도금될 수도 있다.
도면에는 도시되지 않았으나, 본 발명의 일 실시예에 의한 반도체 패키지용 인쇄회로기판(100A)은, 제1 연결패드(114) 및 제2 연결패드(120)만을 노출하고, 나머지 영역을 모두 덮는 보호층을 더 포함할 수 있다. 이때, 상기 보호층은 사진 공정을 통해 패터닝이 가능한 포토 솔더 레지스트(photo solder resist)를 재질로 사용할 수 있다. 상기 보호층은 제1 및 제2 연결 패드(114, 120)를 부분적으로 노출시키는 SMD(solder mask define)형으로 형성할 수도 있고, 제1 및 제2 연결 패드(114, 120)를 전체적으로 노출시키는 NSMD(non solder mask define)형으로 형성할 수도 있다.
또한 본 발명에서 말하는 수지 관통홀(116)이 형성되는 중심부는, 수지 고정홀(118A)이 형성되는 기판(112)의 내부 영역을 지칭한다. 그리고 제1 연결패드(114)는, 반도체 칩의 본딩 패드 상에 형성된 범프가 접속되는 범프 패드가 될 수 있다. 또한 기판(112)의 제2면에 형성된 제2 연결 패드(120)는 솔더볼이 접속되는 솔더볼 패드일 수 있다.
수지 관통홀(116) 및 수지 고정홀(118A)은 기판(112)의 상부를 밀봉하는 봉지재, 예컨대 에폭시 몰드 컴파운드(EMC) 수지가 기판(112)의 하부로 흘러갈 수 있는 통로(path)가 된다. 따라서 본 발명에 의하면 봉지재(미도시)의 일부는, 기판(112)의 제1면에서 수지 관통홀(116) 및 수지 고정홀(118)을 통해 기판(112) 제2면인 하부면으로 흘러가 하부 수지 돌출부(230)를 도 3에 나타난 점선의 형태로 형성할 수 있다. 이를 위하여 몰딩 장비에 장착된 몰드 하부 금형은 하부 수지 돌출부(230)가 형성될 수 있는 음각부가 형성될 수 있다.
도 4 내지 도 7은 도 2에 나타나 본 발명의 의한 반도체 패키지용 인쇄회로기판의 변형예를 보여주는 밑면도들이다.
도 4를 참조하면, 도 4는 도 2의 수지 고정홀(118A)을 기판(112)의 최외곽에 배치하지 않고, 수지 관통홀(116)과 기판의 최외곽 사이에 배치된 추가 수지 고정홀(122) 형태로 변형시킨 경우이다. 이에 따라, 인쇄회로기판(100B)을 클립형으로 고정하는 부분이 수지 관통홀(116) 및 추가 수지 고정홀(122)로 2군데가 된다. 따라서 관통홀(116) 및 추가 수지 고정홀(122)을 채우는 봉지재가 인쇄회로기판(100B)과 반도체 칩의 접착면에서 발생하는 스트레스를 더욱 효과적으로 흡수할 수 있다.
추가 수지 고정홀(122) 형태는 도면과 같이 타원이 아닌 원형, 마름모형, 직사각형 등의 다양한 형태로 변형시킬 수도 있다. 또한 기판(112)의 제1면에 형성된 제1 연결패드, 예컨대 범프 패드(114) 배열 역시 설계자의 필요에 따라 다양한 배열 형태로 변형할 수도 있다.
도 5는 도 2에 나타난 수지 고정홀(118A)의 형태를 반원 형태에서 길쭉한 슬릿형으로 변형시키고, 수지 고정홀(118B)을 형성하는 폭을 도면의 점선 부분과 같이 수지 관통홀(116)의 폭보다 더 넓게 변형시킨 경우이다. 이에 따라 수지 고정홀(118B)을 고정시키는 봉지재, 예컨대 EMC 수지가 기판(112)과 맞닿는 면적을 최대한 넓게 설계할 수 있다. 따라서 수지 고정홀(118B)을 채우는 봉지재가 인쇄회로기판(100C)과 반도체 칩의 접착면에서 발생하는 스트레스를 더욱 효과적으로 흡수할 수 있다. 한편, 본 발명의 일 실시예에 의한 반도체 패키지용 인쇄회로기판(100C)은 수지 고정홀(118B)이 형성되는 폭은 수지 관통홀(116)이 형성되는 폭보다 크기가 같거나 더 큰 것이 적합하다.
도 6은, 도 2에 나타난 수지 고정홀(118A)의 형태를 반원 형태가 아닌 직사각형 형태로 변형시킨 경우이다. 이에 따라 도 5와 마찬가지로 수지 고정홀(118C)을 고정시키는 봉지재, 예컨대 EMC 수지가 기판(112)과 맞닿는 면적을 최대한 넓게 설계할 수 있다. 따라서 반도체 패키지용 인쇄회로기판(100D)의 제2면인 밑면에 형성되는 하부 봉지재 돌출부의 형태를 도면의 점선과 같이 "I 자형"으로 만들 수 있다. 그러므로 수지 고정홀을 채우는 봉지재가 인쇄회로기판(100D)과 반도체 칩의 접착면에서 발생하는 스트레스를 더욱 효과적으로 흡수할 수 있다.
도 7은 도 2의 실시예에서 수지 고정홀(118A)에 외에, 추가 수지 고정홀(122)을 수지 관통홀(116)과 수지 고정홀(118A) 사이에 배치시킨 경우이다. 따라서 인쇄회로기판(100E)을 클립형으로 고정하는 부분이 수지 관통홀(116), 추가 수지 고정홀(122) 및 수지 고정홀(118A)로 3군데가 된다. 도면에서 점선 부분은 인쇄회로기판(100E) 하부에서 하부 봉지재 돌출부가 형성되는 부분을 가리킨다. 이에 따라 수지 관통홀(116), 추가 수지 고정홀(122) 및 수지 고정홀(118A)을 고정시키는 봉지재, 예컨대 EMC 수지가 기판(112)과 맞닿는 면적을 최대한 넓게 설계할 수 있다. 따라서 관통홀(116), 추가 수지 고정홀(122) 및 수지 고정홀(118A)을 채우는 봉지재가 인쇄회로기판(100C)과 반도체 칩의 접착면에서 발생하는 스트레스를 더욱 효과적으로 흡수할 수 있다.
도 8은 도 2에 나타난 반도체 패키지용 인쇄회로기판의 또 다른 변형예를 보여주는 사시도이다.
도 8을 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지용 인쇄회로기판(100F)은, 반도체 칩이 기판(112)의 내부(113)로 실장되는 임베디드형(embedded type) 인쇄회로기판에도 적용할 수 있다. 첫번째 반도체 칩은 기판(112)에서 파여진 면(113)에 마련된 범프 패드(115)에 전기적으로 연결되고, 두 번째 다른 반도체 칩은 기판(112) 위에 형성된 다른 범프 패드(114)에 탑재되어 전기적으로 연결된다. 이때, 첫 번째 반도체 칩을 위한 추가 수지 고정홀(122)이 기판(112)에서 파여진 경계면에 형성되고, 기판(112)의 최외곽 가장자리에도 두 번째 반도체 칩을 위한 수지 고정홀(118A)이 형성될 수 있다. 따라서 두 개의 반도체 칩과 인쇄회로기판(100F)의 접합면에서 발생하는 스트레스를 추가 수지 고정홀(122)과 수지 고정홀(118A)을 통해 흡수하는 것이 가능하다. 이에 대한 상세한 구조에 대해서는 후속되는 도 14 내지 도 16을 통해 상세히 설명하기로 한다.
한편, 앞서 설명된 본 발명의 일 실시예들에 의한 반도체 패키지용 인쇄회로기판(100A~100F)은 수지 고정홀(118)이 형성되는 폭은 수지 관통홀(116)이 형성되는 폭보다 크기가 같거나 더 큰 것이 적합하다.
도 9a 및 도 9b는 도 2의 I-I' 절단면을 따라 반도체 칩을 탑재하고 몰딩을 진행한 단면도들이다.
도 9a 및 도 9b를 참조하면, 반도체 칩(210)은, 앞서 설명된 본 발명에 의한 반도체 패키지용 인쇄회로기판(100A)의 제1면 위에 범프(212)를 통하여 탑재한다. 범프(212)는 반도체 칩의 본딩 패드 위에 UBM(Under Bump Metallurgy)층을 먼저 형성한 후, 상기 UBM층위에 형성될 수 있다. 범프(212)는 인쇄회로기판(100A) 위에 있는 범프 패드(도2의 114)에 1: 1로 연결될 수 있다. 반도체 칩(210)을 인쇄회로기판(100A) 위에 탑재하는 것은 웨이브(wave) 솔더링 또는 리플로우 솔더링 공정과 같은 고온의 열처리를 통하여 달성될 수 있다.
이어서, 반도체 칩(210)이 탑재된 인쇄회로기판(100A)에 몰딩 공정을 진행한다. 상기 몰딩 공정에 사용되는 반도체 패키지용 봉지재는, MUF용 봉지재로 반도체 칩(210)과 인쇄회로기판(100A)의 접합면에서 보이드(Void) 결함이 발생하지 않는 재질인 것이 적합하다. 또한 상기 MUF용 봉지재는, 이온의 함량이 적으며, 흡습율(hygroscopic property)이 낮으며, 반도체 칩(210)과 인쇄회로기판(100A)과의 접착력이 우수하며, 흐름성(flowability)이 우수한 재질인 것이 적합하다.
상기 몰딩 공정에 의하여 인쇄회로기판(100A)의 상부면에는 반도체 칩(210)과, 인쇄회로기판(100A)의 상부면을 각각 밀봉하는 상부 봉지재(240)가 형성된다. 또한 인쇄회로기판(100A)의 하부면에는 인쇄회로기판(100A) 내의 수지 관통홀(도2의 116) 및 수지 고정홀(도2의 118A)을 통해 인쇄회로기판(100A) 하부면으로 흘러나온 하부 봉지재 돌출부(230)가 형성된다.
하부 봉지재 돌출부(230)는 몰드 장비에서 진공을 사용하여 봉지재를 몰드 금형을 채우는 과정에서 형성된다. 즉 봉지재는 인쇄회로기판(100A) 상부의 반도체 칩(210)과 인쇄회로기판(100A) 사이의 틈을 먼저 채우고, 수지 관통홀(도2의 116) 및 수지 고정홀(도2의 118A)을 통해 인쇄회로기판(100A) 하부면으로 흘러나와 형성된다. 따라서, 별도의 언더필 전용 수지를 사용하여 반도체 칩(210)과 인쇄회로기판(100A) 사이의 공간을 채우는 언더필(underfill) 공정을 수행하지 않는 장점이 있다. 이와 함께 수지 관통홀(도2의 116) 및 수지 고정홀(도2의 118A)을 통해 봉지재의 흐름을 제어하기 때문에 반도체 칩(210)과 인쇄회로기판(100A) 사이에서 보이드 결함(void defect)이 발생하는 문제를 개선할 수 있다.
도 9c는 도 2에 반도체 칩을 탑재하고 몰딩을 진행한 밑면도이다.
도 9c를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(200A)에서 인쇄회로기판(100A)의 제2면에는 제2 연결패드(120), 예컨대 솔더볼 패드가 매트릭스 형태로 배열되어 있다. 제2 연결패드(120)에는 솔더볼과 같은 반도체 패키지의 기능을 외부로 연장시킬 수 있는 도전수단이 부착된다. 만약 반도체 패키지의 기능을 외부로 연장시킬 수 있는 도전수단이 핀(pin)일 경우, 솔더볼 대신에 핀이 부착될 수도 있다.
그리고, 하부 봉지재 돌출부(230)가 인쇄회로기판(100A) 제2면에 직선형으로 형성된다. 수지 고정홀(118A)을 채우는 수지 고정부(242)는 인쇄회로기판(100A)을 클립과 같이 감싸는 형태로 형성된다. 수지 고정부(242)와 수지 관통홀(16)을 채우는 봉지재는, 인쇄회로기판(100A)과 반도체 칩에 열적 스트레스가 발생하여 수축과 팽창을 반복할 때, 인쇄회로기판(100A)을 가로 방향으로 고정시켜 락킹(locking)하는 역할을 수행한다. 따라서 반도체 패키지(200A) 내부에서 발생하는 열적 스트레스는 하부 봉지재 돌출부(230)와 상부 봉지재(도9b의 240)에서 흡수될 수 있다.
도 10은 도 9c의 I-I' 방향의 절단면도이고, 도 11은 도 9c의 II-II' 방향의 절단면도이고, 도 12는 도 9c의 III-III' 방향의 절단면도이다.
도 10 내지 도 12를 참조하면, 먼저 도 10 내지 도 12의 도면은 도 9c에서 인쇄회로기판(100A)의 제2면(B)에 마련된 제2 연결패드에 솔더볼(250)을 부착한 도면이다. 상기 솔더볼 부착은 리플로우 솔더링 공정을 통하여 달성될 수 있다.
여기서, 리플로우 솔더링 공정은 미리 형성한 솔더 페이스트(paste) 또는 솔더 크림(cream)을 용융시킴으로써 납땜하는 공정을 의미하는데, 구체적으로는, 접합부의 베이스 금속(base metal)보다 용융점이 낮은 솔더(Sn/Pb, Sn/Pb/Au 등)를 용해시켜 표면에 접촉한 액체가 흘러서 퍼져 나감(wetting)과 동시에 솔더를 구성하는 금속 원소가 베이스 금속 원소 사이에 확산되어 합금층을 형성시킴으로써 금속끼리 견고히 접합시키는 것을 의미한다.
예를 들어, 리플로우 솔더링 공정은 온도에 따라, 약 25 ℃ 정도의 상온에서 약 100 ℃까지의 힛업(heat-up) 구간, 약 100 ℃에서 약 200 ℃까지의 소킹(soaking) 구간, 약 200 ℃에서 피크 값(약 245 ℃)까지의 리플로우 솔더링 구간, 그리고, 약 200 ℃에서 상온까지의 냉각 구간으로 구분될 수 있다. 여기서, 리플로우 솔더링 구간은 솔더의 용융점 부근의 온도 구간이다. 솔더의 용융점은 그 구성 성분에 따라 달라지는데, 예를 들어, 96.5%의 주석(Sn)과 3.5%의 은(Ag)을 포함하는 솔더의 용융점은 약 221 ℃이고, 99.3%의 주석(Sn)과 0.7%의 구리(Cu)를 포함하는 솔더의 용융점은 약 227 ℃이다. 따라서, 솔더의 구성에 따라 리플로우 솔더링 구간은 다르게 설정될 수 있다. 상기 리플로우 솔더링 공정을 설명하기 위해 기재된 온도 범위는 일 예에 불과하고, 본 발명은 이러한 온도 범위에 한정되지 않는다.
한편, 하부 봉지재 돌출부(230)의 높이(H1)는, 솔더볼(250)의 높이(H2)보다 낮은 것이 적합하다. 그 이유는 반도체 패키지(200A)가 전자 장치의 사용되는 모기판(mother board)에 탑재될 때, 하부 봉지재 돌출부(230)의 높이(H1)가 솔더볼(250)의 연결을 방해할 수 있기 때문이다.
도 10의 I-I' 절단면에서, 수지 관통홀(116)을 통과하여 형성된 하부 봉지재 돌출부(230)는, 인쇄회로기판(100A)을 좌우 방향으로 이등분하는 형태이다. 따라서 반도체 패키지(200A) 내부에서 스트레스가 발생할 때, 수지 관통홀(116)을 통해 인쇄회로기판(100A)을 이등분하는 구조의 하부 봉지재 돌출부(230)는 스트레스를 인쇄회로기판(100A)의 가운데 영역에서 흡수하는 역할을 수행할 수 있다. 상기 스트레스는, 외부의 온도 변화에 따라 반도체 칩(210)과 인쇄회로기판(100A) 접합면에서 수축과 팽창이 발생하여 만들어진다.
도 11의 II-II' 방향의 절단면에서, 하부 봉지재 돌출부(230)는 스트레스를 수지 관통홀(116)이 있는 가운데 부분과, 수지 고정홀(118A)이 있는 가장자리 부분(E)에서 동시에 흡수할 수 있다. 따라서 반도체 칩(210)과 인쇄회로기판(100A)의 접합면, 예컨대 반도체 칩(210)에 형성된 범프(212)에 가해지는 스트레스를 완화시킬 수 있다. 이러한 스트레스 완화의 결과로, 온도 사이클 검사에서 범프(212)에서 미세한 크랙이 발생하는 문제점을 개선할 수 있다.
본 실시예에서는 인쇄회로기판(100A)이 도 2에 나타난 것을 일 예로 설명하였으나, 상기 인쇄회로기판(100A)은 도 4 내지 도 7에 나타나 인쇄회로기판(100B~100E)으로 대치될 때, 앞서 설명된 부가적인 효과를 달성할 수 있다.
도 13은 본 발명의 제2 실시예에 의한 반도체 패키지를 보여주는 단면도로서, 도 12의 변형예이다.
도 13을 참조하면, 상술한 제1 실시예에서 설명된 반도체 패키지(200A)는 반도체 칩(210)을 한 개만 사용하는 것이었다. 하지만, 반도체 칩(210)은 복수개의 반도체 칩(210A, 210B 및 210C)이 적층된 구조로 변형될 수도 있다. 이때, 반도체 칩에 형성된 범프는, 복수개의 반도체 칩에 있는 본딩 패드를 관통하도록 만들어진 쓰루 실리콘 비아(Through Silicon Via; TSV, 202)로 대체될 수 있다. 따라서 TSV 기술이 적용된 멀티 칩 패키지(MCP: Multi Chip Package, 200C)에서 본 발명에 의한 수지 관통홀, 수지 고정홀 및 하부 봉지재 돌출부(230)는 반도체 칩(210A,210B 및 210C)과 인쇄회로기판(100A)의 접합면에서 발생하는 스트레스를 완화시켜 멀티칩 패키지(200C)의 신뢰성을 개선할 수 있다.
도 14a 내지 도 14c는 도 8에 반도체 칩을 탑재하고 몰딩을 진행한 단면도들이다.
도 14a 내지 도 14c를 참조하면, 도 14a는 도 8의 I-I' 절단면을 따라 반도체 칩을 탑재하고, 몰딩을 진행한 단면도로서, 먼저 복수개의 제1 반도체 칩들(210A, 210B)들이 적층된다. 구체적으로는 쓰루 실리콘 비아(TSV, 202)를 갖는 반도체 칩(210A, 210B)들을 인쇄회로기판(100F)의 파여진 면(도8의 113)에 삽입하여 탑재한다. 이때 쓰루 실리콘 비아(202)의 하단부(212A)는 인쇄회로기판(100F)의 파여진 면에 마련된 제1 연결패드(115), 예컨대 범프 패드와 접속된다. 한편, 제1 반도체 칩(210A, 210B)들은 제1 실시예와 같이 하나의 반도체 칩일 수도 있다.
이어서 제1 반도체 칩(210A, 210B)이 탑재된 인쇄회로기판(100F) 위에 제2 반도체 칩(210C)을 탑재한다. 이때 제2 반도체 칩(210C)에 형성된 범프(212B)는 인쇄회로기판(100F) 상에 형성된 제1 연결패드(도 8의 114), 예컨대 범프 패드에 연결된다. 이때, 제1 반도체 칩(210A, 210B)의 쓰루 실리콘 비아(TSV, 202)의 상단부는 제2 반도체 칩(210C)과 전기적으로 연결되지 않을 수 있다.
계속해서 제2 반도체 칩(210C)이 탑재된 인쇄회로기판(100F)에 몰딩 공정을 진행하여 인쇄회로기판(100F) 제1면에는 반도체 칩들(210A, 210B, 210C)을 밀봉하는 상부 봉지재(240)를 형성한다. 이와 동시에 인쇄회로기판(100F)의 제2면에는 직선형의 하부 봉지재 돌출부(230)를 형성한다. 도면에는 모두 도시되지 않았으나, 하부 봉지재 돌출부(230)는 인쇄회로기판(100F)에 마련된 수지 관통홀(116), 추가 수지 고정홀(도8의 122) 및 수지 고정홀(도8의 118A)을 통해 인쇄회로기판(100F)의 하부면인 제2면에 도 14d와 같은 모양으로 형성된다.
도 14d는 본 발명의 제3 실시예에 의한 반도체 패키지를 보여주는 밑면도로서, 도 8에 반도체 칩을 탑재하고 몰딩을 진행한 도면이다.
도 14d를 참조하면, 본 발명의 제3 실시예에 의한 반도체 패키지(200D)는, 인쇄회로기판(100F)의 제2면(B)에 하부 봉지부 돌출부(230)가 형성된다. 상기 인쇄회로기판(100F)의 제2면(B)에는 하부 봉지부 돌출부(230)의 양쪽 측면으로 제2 연결패드(120), 예컨대 솔더볼 패드가 형성되어 있다. 이때, 하부 봉지부 돌출부(230)는, 수지 관통홀(116), 추가 수지 고정홀(122) 및 수지 고정홀(118A)을 채우는 형태로, 전체적인 모양이 직선 형태로 형성된다. 여기서 수지 고정부(242)는, 수지 관통홀(118A)을 채우는 봉지재를 가리킨다.
이러한 상기 수지 관통홀(116), 추가 수지 고정홀(122) 및 수지 고정홀(118A)을 채우는 형태의 하부 봉지부 돌출부(230)는, 인쇄회로기판(100F)의 상부면에 별도의 언더필 수지를 사용하지 않은 상태에서, 인쇄회로기판(100F)의 하부면에 나타나는 본 발명만의 독특한 구조라 할 수 있다.
도 15는 도 14d의 I-I' 방향 절단면도이고, 도 16은 도 14d의 II-II' 방향 절단면도이다.
도 15 및 도 16을 참조하면, 도 15 및 도 16은 도 14c의 도면에서 인쇄회로기판(100F)의 하부면에 마련된 제2 연결패드에 솔더볼(250)과 같은 도전체가 부착된 도면들이다. 여기서, 하부 봉지재 돌출부(230)의 높이는, 솔더볼(250)의 높이보다 낮은 것이 적합하다. 그 이유는 반도체 패키지(200D)가 전자 장치의 모기판(mother board)에 탑재될 때, 하부 봉지재 돌출부(230)의 높이가 솔더볼(250)의 연결을 방해할 수 있기 때문이다.
도 15에서, 수지 관통홀을 통과하여 형성된 하부 봉지재 돌출부(230)는, 인쇄회로기판(100F)을 이등분하는 형태로 형성된다. 따라서 반도체 칩(210A, 210B, 210C)과 인쇄회로기판(100F) 접합면에서 스트레스가 발생할 때, 수지 관통홀을 통해 인쇄회로기판(100F)을 이등분하는 형태의 하부 봉지재 돌출부(230)는 스트레스를 인쇄회로기판(100F)의 가운데 영역에서 흡수하는 역할을 수행할 수 있다.
도 16에서는, 하부 봉지재 돌출부(230)가 반도체 칩(210A, 210B, 210C)과 인쇄회로기판(100F)의 접합면에서 발생된 스트레스를 흡수할 수 있다. 구체적으로 수지 관통홀(116)이 있는 가운데 부분과, 추가 수지 고정홀(122)이 있는 중간 부분 및 수지 고정홀(118A)이 있는 가장자리 부분에서 동시에 스트레스를 흡수할 수 있다.
특히 상기 추가 수지 고정홀(122)을 채우는 봉지재는, 제1 반도체 칩들(210A, 210B)이 탑재된 영역에서 발생하는 스트레스를 흡수할 수 있는 구조이고, 상기 수지 고정홀(118A)을 채우는 수지 고정부(242)는 제2 반도체 칩(210C)이 탑재된 영역에서 발생하는 스트레스를 흡수하는데 유리한 구조이다. 따라서 반도체 칩(210A~210C)과 인쇄회로기판(100F)의 접합면에 존재하는 구조물인 범프(212A, 212B)에 가해지는 스트레스를 완화시킬 수 있다. 이러한 스트레스 완화의 결과로, 온도 사이클 검사에서 범프(212A, 212B)에서 미세한 크랙이 발생하는 문제점을 개선할 수 있다.
도 17은 본 발명의 제4 실시예에 의한 반도체 패키지를 보여주는 밑면도로서, 도 9c의 변형예이다.
도 17을 참조하면, 도 9c에서는 하부 봉지재 돌출부(230)가 수지 관통홀(116)과 수지 고정홀(118A)을 연결하는 직선 형태였다. 하지만, 수지 고정홀의 구조를 인쇄회로기판(100G)에서 수지 관통홀(116)을 중심으로 십자형으로 배치할 수 있다. 즉, 인쇄회로기판(100G)의 가로축 가장자리에 추가 수지 고정홀(119)을 도면과 같이 별도로 배치할 수 있다. 이에 따라 인쇄회로기판(100G)에 형성된 제2 연결패드(120)의 배치는 하부 봉지부 돌출부(230A, 230B)를 기준으로 솔더볼 패드들이 4등분 된 형태로 만들어질 수 있다.
그리고, 하부 봉지재 돌출부(230A, 230B)는 도면과 같이 서로 교차하는 형태로 인쇄회로기판(100G)의 제2면에 형성된다. 이때, 상기 수지 관통홀(116)과 수지 고정홀(118A, 119) 사이에 추가 수지 고정홀이 만들어질 수도 있다.
따라서, 본 발명의 제4 실시예에 의한 반도체 패키지(200E)에서, 반도체 칩이 탑재된 영역을 중심으로 하부 봉지재 돌출부(230A, 230B)는 X축 및 Y축 방향으로 동시에 스트레스를 흡수하여, 이를 완화할 수 있는 장점이 있다.
도 18은 본 발명의 제5 실시예에 의한 반도체 패키지를 보여주는 밑면도로서, 도 9c의 변형예이다.
도 18을 참조하면, 도 9c에서는 하부 봉지재 돌출부(230)가 수지 관통홀(116)과 수지 고정홀(118A)을 연결하는 한 개의 직선 형태였다. 하지만, 몰딩 공정에서 에폭시 몰드 컴파운드(EMC)와 같은 봉지재의 흐름을 조정하여 하부 봉지재 돌출부(230C, 230D))의 모양을 인쇄회로기판(100H) 위에 두 개의 레인(lane) 형태로 만들 수 있다. 이때, 수지 고정홀(118D, 118E) 역시 기존의 한 개에서 두 개가 인접하여 형성된 모양이 된다.
따라서 하부 봉지재 돌출부(230C, 230D)는 반도체 칩이 탑재된 영역을 중심으로 반도체 패키지(200F) 내부에서 발생된 스트레스를 한 줄이 아닌 두 줄에서 동시에 흡수하여 이를 완화시킬 수 있는 구조이다.
도 19는 본 발명의 또 다른 실시예에 의한 인쇄회로기판을 보여주는 상면도로서, 도 2의 변형예이다.
도 19를 참조하면, 지금까지 도2 내지 도 8에서 설명된 본 발명의 실시예들에 의한 인쇄회로기판(100A-100H)은 모두 반도체 칩이 범프를 통하여 인쇄회로기판에 탑재되는 형태였다. 그러나, 본 발명에 의한 수지 관통홀, 수지 고정홀 및 하부 봉지재 돌출부는 와이어를 통해 반도체 칩이 인쇄회로기판에 탑재되는 형태의 반도체 패키지에도 적용이 가능하다.
도면은 FBGA(Fine pitch Ball Grid Array)용 인쇄회로기판의 제1면을 보여주는 상면도이다. 중앙에는 반도체 칩이 탑재될 수 있는 칩 탑재부(101)가 있으며, 상기 칩 탑재부의 주변을 따라서 제1 연결패드, 예컨대 와이어가 접속될 수 있는 복수개의 본드 핑거(bond finger, 114A)들이 형성되어 있다. 한편, 수지 통과홀(116A)은 중앙부가 아닌 상기 칩 탑재부(101)의 외곽 영역에 형성되어 있으며, 수지 고정홀(118A)은 최외곽 가장자리에 2개를 형성할 수 있다.
도 20a 및 도 20b는 도 19의 I-I' 절단면에 반도체 칩을 탑재하고 몰딩을 진행한 단면도들이다.
도 20a 및 도 20b를 참조하면, 먼저 반도체 칩(210)이 접착 테이프(204)와 같은 탑재 수단을 통하여 상기 인쇄회로기판(100I) 위에 형성된 칩 탑재부(도19의 101) 위에 탑재된다. 상기 반도체 칩(210)의 활성영역은 위쪽으로 향하도록 탑재되는 것이 적합하다. 이어서 와이어 본딩 공정을 진행하여 상기 반도체 칩(210)에 마련된 본딩 패드와 상기 인쇄회로기판(100I)에 마련된 본드 핑거(도 19의 114A)를 와이어(214)로 서로 연결한다.
계속해서, 반도체 칩(210)이 탑재된 인쇄회로기판(100I)에 몰딩 공정을 진행한다. 상기 몰딩 공정에 사용되는 반도체 패키지용 봉지재는, MUF용 봉지재로서, 반도체 칩(210)과 인쇄회로기판(100A)의 접합면에서 보이드(Void) 결함이 발생하지 않는 재질인 것이 적합하다. 또한 상기 MUF용 봉지재는, 이온의 함량이 적으며, 흡습율(hygroscopic property)이 낮으며, 반도체 칩(210)과 인쇄회로기판(100A)과의 접착력이 우수하며, 흐름성(flowability)이 우수한 재질인 것이 적합하다.
상기 몰딩 공정에 의하여 인쇄회로기판(100I)의 상부면에는 반도체 칩(210)과, 와이어(214) 및 인쇄회로기판(100A)의 상부면을 각각 밀봉하는 상부 봉지재(240)가 형성된다. 또한 인쇄회로기판(100I)의 하부면에는 인쇄회로기판(100I) 내의 수지 관통홀(도19의 116A) 및 수지 고정홀(도 19의 118A)을 통해 인쇄회로기판(100I) 하부면으로 흘러나온 하부 봉지재 돌출부(230)가 형성된다.
도 20c는 본 발명의 제6 실시예에 의한 반도체 패키지를 보여주는 밑면도이다.
도 20c를 참조하면, 본 발명의 제6 실시예에 의한 반도체 패키지(200G)는, 인쇄회로기판(100I)의 하부면에 하부 봉지재 돌출부(230)가 형성된다. 또한 하부 봉지재 돌출부(230)의 양쪽 측면으로 제2 연결패드(120), 예컨대 솔더볼 패드가 매트릭스 형태로 형성될 수 있다. 하부 봉지재 돌출부(230)는 인쇄회로기판(100I) 제2면에 직선형으로 형성되며, 수지 고정홀(도 19의 118A)을 채우는 수지 고정부(242)와, 수지 관통홀(도 19의 116A)을 채우는 봉지재는 인쇄회로기판(100I)을 클립(clip)과 같이 감싸는 형태로 형성된다. 상기 수지 고정홀(도 19의 118A)을 채우는 수지 고정부(242)와, 수지 관통홀(도 19의 116A)을 채우는 봉지재를 포함하는 하부 봉지재 돌출부(230)는 반도체 패키지(200G) 내부에서 스트레스가 발생할 때, 이를 흡수하여 완화시킬 수 있는 역할을 수행할 수 있다.
도 21은 도 20c의 I-I' 방향 절단면도이고, 도 22는 도 20c의 II-II' 방향 절단면도이고, 도 23은 도 20c의 III-III' 방향 절단면도이다.
도 21 내지 도 23을 참조하면, 먼저 인쇄회로기판(100I)의 제2면의 제2 연결패드에 솔더볼(250)이 부착된다. 상기 솔더볼 부착은 리플로우 솔더링 공정을 통하여 달성될 수 있다. 한편, 하부 봉지재 돌출부(230)의 높이는, 솔더볼(250)의 높이보다 낮은 것이 적합하다. 그 이유는 반도체 패키지(200G)가 전자 장치의 사용되는 모기판(mother board)에 탑재될 때, 하부 봉지재 돌출부(230)의 높이가 솔더볼(250)의 연결을 방해할 수 있기 때문이다.
도 21의 I-I' 절단면에서, 수지 관통홀(116A)을 통과하여 형성된 하부 봉지재 돌출부(230)는, 인쇄회로기판(100I)을 좌우 방향으로 이등분하는 형태이다. 따라서 반도체 패키지(200G) 내부에서 스트레스가 발생할 때, 수지 관통홀(116)을 통해 인쇄회로기판(100I)을 이등분하는 구조의 하부 봉지재 돌출부(230)는, 스트레스를 인쇄회로기판(100I)의 가운데 영역에서 흡수하는 역할을 수행할 수 있다. 상기 스트레스는, 외부의 온도 변화에 따라 반도체 칩(210)과 인쇄회로기판(100I) 접합면에서 수축과 팽창이 발생하여 만들어진다.
도 23의 III-III' 방향의 절단면에서, 하부 봉지재 돌출부(230)는 스트레스를 수지 관통홀(116A)이 있는 부분과, 수지 고정홀(118A)이 있는 가장자리 부분에서 동시에 흡수할 수 있다. 따라서 반도체 칩(210)과 인쇄회로기판(100I)의 접합면에 가해지는 스트레스를 완화시킬 수 있다.
도 24는 본 발명의 일 실시예에 따른 패키지 모듈(700)을 보여주는 상면도이다.
도 24를 참조하면, 패키지 모듈(700)은 외부 연결 단자(708)가 구비된 모듈 기판(702)과, 모듈 기판(702)에 실장된 반도체 패키지(704) 및 QFP(Quad Flat Package, 706)를 포함할 수 있다. 반도체 패키지(704)는 상술한 본 발명의 실시예에 따른 반도체 패키지를 포함할 수 있다. 패키지 모듈(700)은 외부 연결 단자(708)를 통해 외부 전자 장치와 연결될 수 있다.
도 25는 본 발명의 실시예에 따른 메모리 카드(800)를 보여주는 개략도이다.
도 25를 참조하면, 카드(800)는 하우징(810) 내에 제어기(820)와 메모리(830)를 포함할 수 있다. 제어기(820)와 메모리(830)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(820)의 명령에 따라서, 메모리(830)와 제어기(820)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(800)는 메모리(830)에 데이터를 저장하거나 또는 메모리(830)로부터 데이터를 외부로 출력할 수 있다.
제어기(820) 및/또는 메모리(830)는 본 발명의 실시예들에 따른 반도체 소자 또는 반도체 패키지 중 적어도 하나를 포함할 수 있다. 이러한 메모리 카드(800)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 카드(800)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
도 26은 본 발명의 실시예에 따른 전자 시스템(900)을 보여주는 블록도이다. 도 26을 참조하면, 전자 시스템(900)은 본 발명의 실시예들에 따른 반도체 소자 또는 반도체 패키지를 적어도 하나 포함할 수 있다. 전자 시스템(900)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 전자 시스템(900)은 메모리 시스템(912), 프로세서(917), 램(916), 및 유저 인터페이스(918)를 포함할 수 있고, 이들은 버스(Bus, 920)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(917)는 프로그램을 실행하고 전자 시스템(900)을 제어하는 역할을 할 수 있다. 램(916)은 프로세서(917)의 동작 메모리로서 사용될 수 있다. 예를 들어, 프로세서(917) 및 램(916)은 각각 본 발명의 실시예들에 따른 반도체 소자 또는 반도체 패키지를 포함할 수 있다. 또는 프로세서(917)와 램(916)이 하나의 패키지에 포함될 수 있다. 유저 인터페이스(918)는 전자 시스템(900)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(912)은 프로세서(917)의 동작을 위한 코드, 프로세서(917)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(912)은 제어기 및 메모리를 포함할 수 있으며, 도 25의 메모리 카드(800)와 실질적으로 동일하게 구성될 수 있다.
전자 시스템(도 26의 900)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 27은 전자 시스템(도 26의 900)이 모바일 폰(1000)에 적용되는 예를 도시한다. 그밖에, 전자 시스템(도 26의 900)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
본 발명의 실시예들에 의한 반도체 패키지용 인쇄회로기판과 이를 포함하는 반도체 패키지는, 기본 프레임으로 인쇄회로기판을 사용하는 모든 반도체 패키지에 사용 가능하다. 특히 반도체 칩과 반도체 패키지용 인쇄회로기판 사이에 별도의 언더필(underfil)을 사용하지 않는 MUF(Molded Under Fill)형 반도체 패키지에 적용될 경우, 반도체 패키지의 솔더 접합 신뢰도(SJR)를 향상시킬 수 있다.
또한 본 발명의 실시예들에 의한 반도체 패키지용 인쇄회로기판과 이를 포함하는 반도체 패키지는, 본 발명에 기재된 일부 실시예들을 변형하여 반도체 모듈, SIP(System In Package) 등에도 적용이 가능하다고 할 수 있다.
100: 인쇄회로기판, 112: 기판,
114: 제1 연결패드, 116: 수지 관통홀,
118: 수지 고정홀, 120: 제2 연결패드,
200: 반도체 패키지, 210: 반도체 칩,
240: 상부 봉지재, 230: 하부 봉지재 돌출부,
250: 솔더볼.

Claims (20)

  1. 내부에 금속배선을 포함하고, 제1면과 이에 대향하는 제2면을 구비하는 반도체 패키지용 기판;
    상기 기판의 제1면 상에 형성되고 반도체 칩과 연결되는 제1 연결 패드;
    상기 기판의 제2면 상에 형성되고 반도체 칩의 기능을 외부로 확장하는 제2 연결패드;
    상기 기판의 중앙부에 형성되고 상기 기판을 관통하는 수지 관통홀; 및
    상기 중앙부 외곽에 형성되고 상기 기판을 관통하는 하나 이상의 수지 고정홀을 구비하는 것을 특징으로 하는 솔더 접합 신뢰도를 높이는 반도체 패키지용 인쇄회로기판.
  2. 제1항에 있어서,
    상기 수지 관통홀은,
    상기 기판의 제1면에서 반도체 칩이 탑재되는 영역에 형성된 것을 특징으로 하는 솔더 접합 신뢰도를 높이는 반도체 패키지용 인쇄회로기판.
  3. 제1항에 있어서,
    상기 수지 관통홀은,
    상기 기판의 제1면에서 반도체 칩이 탑재되는 영역의 외곽에 형성된 것을 특징으로 솔더 접합 신뢰도를 높이는 반도체 패키지용 인쇄회로기판.
  4. 제1항에 있어서,
    상기 제1 연결패드는,
    와이어 및 범프로 이루어진 연결수단 중에서 선택된 어느 하나와 연결될 수 있는 구조인 것을 특징으로 하는 솔더 접합 신뢰도를 높이는 반도체 패키지용 인쇄회로기판.
  5. 제1항에 있어서,
    상기 제2 연결패드는,
    솔더볼과 연결될 수 있는 구조인 것을 특징으로 하는 솔더 접합 신뢰도를 높이는 반도체 패키지용 인쇄회로기판.
  6. 제2항에 있어서,
    상기 반도체 패키지용 기판은,
    반도체 칩이 내부에 삽입될 수 있는 임베디드형(embedded type) 기판인 것을 특징으로 하는 솔더 접합 신뢰도를 높이는 반도체 패키지용 인쇄회로기판.
  7. 제1항에 있어서,
    상기 반도체 패키지용 인쇄회로기판은,
    상기 수지 관통홀과 상기 수지 고정홀 사이에 마련된 추가 수지 고정홀을 더 구비하는 것을 특징으로 하는 솔더 접합 신뢰도를 높이는 반도체 패키지용 인쇄회로기판.
  8. 제1항에 있어서,
    상기 수지 고정홀은, 상기 수지 관통홀보다 크기가 같거나 더 큰 것을 특징으로 하는 솔더 접합 신뢰도를 높이는 반도체 패키지용 인쇄회로기판.
  9. 중앙부에 형성된 수지 관통홀과 최외곽 가장자리에 형성된 적어도 하나 이상의 수지 고정홀을 포함하는 반도체 패키지용 인쇄회로기판;
    상기 인쇄회로기판의 제1면의 제1 연결패드에 범프를 통해 연결되는 반도체 칩;
    상기 인쇄회로기판 제1면과 상기 반도체 칩을 밀봉하는 상부 봉지재; 및
    상기 인쇄회로기판 제1면의 수지 관통홀 및 수지 고정홀을 통해 상기 인쇄회로기판의 제2면으로 연장된 하부 봉지재 돌출부를 구비하는 것을 특징으로 하는 솔더 접합 신뢰도를 높이는 반도체 패키지.
  10. 제9항에 있어서,
    상기 수지 고정홀은,
    원, 직사각형, 타원을 반으로 자른 형태 중에 선택된 하나인 것을 특징으로 하는 솔더 접합 신뢰도를 높이는 반도체 패키지.
  11. 제9항에 있어서,
    상기 반도체 패키지는,
    상기 인쇄회로기판 제2면의 도전성 패드에 연결된 솔더볼을 더 구비하고, 상기 솔더볼은, 하부 봉지재 돌출부의 높이보다 더 높은 것을 특징으로 하는 솔더 접합 신뢰도를 높이는 반도체 패키지.
  12. 제9항에 있어서,
    상기 반도체 칩은 하나 이상의 반도체 칩이 적층된 구조인 것을 특징으로 하는 솔더 접합 신뢰도를 높이는 반도체 패키지.
  13. 제12항에 있어서,
    상기 범프는,
    복수개의 반도체 칩의 연결단자를 서로 연결하는 쓰루 실리콘 비아(TSV)인 것을 특징으로 하는 솔더 접합 신뢰도를 높이는 반도체 패키지.
  14. 제9항에 있어서,
    상기 인쇄회로기판은,
    상기 수지 관통홀과 상기 수지 고정홀 사이에 형성된 추가 수지 고정홀을 더 구비하는 것을 특징으로 하는 솔더 접합 신뢰도를 높이는 반도체 패키지.
  15. 제9항에 있어서,
    상기 하부 봉지재 돌출부는,
    상기 인쇄회로기판의 수지 관통홀을 중심으로 상기 수지 고정홀과 연결되는 직선형태인 것을 특징으로 하는 솔더 접합 신뢰도를 높이는 반도체 패키지.
  16. 제9항에 있어서,
    상기 하부 봉지재 돌출부는,
    상기 인쇄회로기판의 수지 통과홀을 중심으로 교차하는 형태인 것을 특징으로 하는 솔더 접합 신뢰도를 높이는 반도체 패키지.
  17. 중앙부에 형성된 수지 관통홀과 최외곽에 형성된 적어도 하나 이상의 수지 고정홀을 포함하는 반도체 패키지용 인쇄회로기판;
    상기 인쇄회로기판의 제1면의 탑재된 반도체 칩;
    상기 인쇄회로기판 제1면의 제1 연결패드와 상기 반도체 칩을 전기적으로 연결하는 와이어;
    상기 인쇄회로기판의 제1면, 상기 반도체 칩 및 상기 와이어를 밀봉하는 상부 봉지재; 및
    상기 인쇄회로기판 제1면의 수지 관통홀 및 수지 고정홀을 통해 상기 인쇄회로기판의 제2면으로 연장된 하부 봉지재 돌출부를 구비하는 것을 특징으로 하는 솔더 접합 신뢰도를 높이는 반도체 패키지.
  18. 제17항에 있어서,
    상기 수지 관통홀은 상기 반도체 칩이 탑재되는 영역 외곽에 형성된 것을 특징으로 하는 솔더 접합 신뢰도를 높이는 반도체 패키지.
  19. 제17항에 있어서,
    상기 반도체 패키지는,
    상기 인쇄회로기판 제2면에 형성된 도전성 패드에 연결된 솔더볼을 더 구비하는 것을 특징으로 하는 솔더 접합 신뢰도를 높이는 반도체 패키지.
  20. 제19항에 있어서,
    상기 하부 봉지재 돌출부는,
    상기 솔더볼보다 높이가 더 낮은 것을 특징으로 하는 솔더 접합 신뢰도를 높이는 반도체 패키지.
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US13/310,925 US20120139109A1 (en) 2010-12-06 2011-12-05 Printed circuit board for semiconductor package configured to improve solder joint reliability and semiconductor package having the same
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140011580A (ko) * 2012-07-17 2014-01-29 삼성전자주식회사 반도체 몰딩 하부 금형, 반도체 패키지 및 반도체 패키지 제조 방법
KR20140054716A (ko) * 2012-10-29 2014-05-09 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US9397020B2 (en) 2013-08-14 2016-07-19 Samsung Electronics Co., Ltd. Semiconductor package
US10714401B2 (en) 2018-08-13 2020-07-14 Samsung Electronics Co., Ltd. Printed circuit board and semiconductor package including the same

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101970667B1 (ko) * 2012-07-31 2019-04-19 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR101697603B1 (ko) 2014-12-08 2017-01-19 삼성전자주식회사 반도체 패키지
JP6657001B2 (ja) * 2016-04-19 2020-03-04 株式会社デンソーテン プリント配線板
US10833024B2 (en) * 2016-10-18 2020-11-10 Advanced Semiconductor Engineering, Inc. Substrate structure, packaging method and semiconductor package structure
WO2019229828A1 (ja) * 2018-05-29 2019-12-05 新電元工業株式会社 半導体モジュール
EP3618586A1 (de) * 2018-08-31 2020-03-04 Siemens Aktiengesellschaft Schaltungsträger mit einem einbauplatz für elektronische bauelemente, elektronische schaltung und herstellungsverfahren
CN112992836B (zh) * 2019-12-12 2023-01-17 珠海格力电器股份有限公司 一种铜桥双面散热的芯片及其制备方法
CN113276348B (zh) 2020-02-19 2023-01-24 长鑫存储技术有限公司 注塑模具及注塑方法
CN111952198B (zh) * 2020-08-25 2022-09-13 嘉兴启创科技咨询有限公司 一种半导体封装及其制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6324069B1 (en) * 1997-10-29 2001-11-27 Hestia Technologies, Inc. Chip package with molded underfill
US6963142B2 (en) * 2001-10-26 2005-11-08 Micron Technology, Inc. Flip chip integrated package mount support
KR101409839B1 (ko) * 2007-05-23 2014-06-26 삼성전자주식회사 반도체 패키지
US8895014B2 (en) 2008-02-20 2014-11-25 Glycovaxyn Ag Bioconjugates made from recombinant N-glycosylated proteins from procaryotic cells
US7687920B2 (en) * 2008-04-11 2010-03-30 Stats Chippac Ltd. Integrated circuit package-on-package system with central bond wires
KR101544508B1 (ko) * 2008-11-25 2015-08-17 삼성전자주식회사 본드 핑거를 갖는 인쇄회로기판 및 반도체 패키지

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140011580A (ko) * 2012-07-17 2014-01-29 삼성전자주식회사 반도체 몰딩 하부 금형, 반도체 패키지 및 반도체 패키지 제조 방법
KR20140054716A (ko) * 2012-10-29 2014-05-09 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US9397020B2 (en) 2013-08-14 2016-07-19 Samsung Electronics Co., Ltd. Semiconductor package
US10714401B2 (en) 2018-08-13 2020-07-14 Samsung Electronics Co., Ltd. Printed circuit board and semiconductor package including the same

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