KR20110108222A - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20110108222A
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이석원
김현철
이수창
이치영
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Abstract

본 발명은 반도체 장치에 관한 것으로, 제1 면 및 제2 면을 갖는 기판 몸체, 제1 면에 실장되는 반도체 칩 및 제2 면에 형성되는 복수의 제1 전극 패드들을 가지는 반도체 패키지, 복수의 전극 패드들 각각에 형성되는 복수의 외부 접속 전극들, 및 복수의 외부 접속 전극들에 각각 전기적으로 접속되는 복수의 제2 전극 패드들을 가지는 모 기판을 포함하고, 복수의 외부 접속 전극들 각각의 높이 및 복수의 제1 전극 패드들 간의 간격 중 적어도 하나는, 복수의 외부 접속 전극들을 형성하기 위한 열처리 과정에서 복수의 외부 접속 전극들의 용융점 부근의 솔더링 온도 구간에서 반도체 패키지의 휨 방향을 기초로 하여 서로 다르게 결정된다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor Package and Method of Manufacturing the same}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는, 반도체 패키지, 상기 반도체 패키지를 포함하는 반도체 장치, 상기 반도체 패키지를 포함하는 적층 반도체 패키지 및 상기 반도체 패키지의 제조 방법에 관한 것이다.
최근 전자 기기의 소형화로 인하여 반도체 패키지의 크기는 점점 소형화, 박형화 및 경량화를 추구하고 있는 반면, 반도체 패키지에 실장되는 반도체 칩의 용량은 증대되고 있다. 하지만 반도체 칩의 공간이 한정되어 있는 관계로, 반도체 칩을 3차원으로 적층한 적층 칩 패키지 또는 반도체 패키지를 3차원으로 적층한 적층 패키지에 대한 연구가 활발하게 진행되고 있다.
본 발명이 해결하고자 하는 과제는 외부 접속 전극들을 통해 반도체 패키지를 모 기판 또는 다른 반도체 패키지에 실장 또는 적층하기 위한 고온 열처리 과정에서 반도체 패키지의 휨을 보상함으로써, 보드 레벨 신뢰성(board level reliability)을 향상시킬 수 있는 반도체 패키지, 상기 반도체 패키지를 포함하는 반도체 장치, 상기 반도체 패키지를 포함하는 적층 반도체 패키지 및 상기 반도체 패키지의 제조 방법을 제공하는데 있다.
또한, 본 발명이 해결하고자 하는 다른 과제는 외부 접속 전극들을 통해 반도체 패키지를 모 기판 또는 다른 반도체 패키지에 실장 또는 적층하기 위한 고온 열처리 과정에서 외부 접속 전극들 간의 단락을 방지할 수 있는 반도체 패키지, 상기 반도체 패키지를 포함하는 반도체 장치, 상기 반도체 패키지를 포함하는 적층 반도체 패키지 및 상기 반도체 패키지의 제조 방법을 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명에 따른 반도체 패키지는, 제1 면 및 제2 면을 갖는 기판 몸체, 상기 제1 면에 실장되는 반도체 칩 및 상기 제2 면에 형성되는 복수의 제1 전극 패드들을 가지는 반도체 패키지; 상기 복수의 전극 패드들 각각에 형성되는 복수의 외부 접속 전극들; 및 상기 복수의 외부 접속 전극들에 각각 전기적으로 접속되는 복수의 제2 전극 패드들을 가지는 모 기판(mother board)을 포함하고, 상기 복수의 외부 접속 전극들 각각의 높이 및 상기 복수의 제1 전극 패드들 간의 간격 중 적어도 하나는, 상기 복수의 외부 접속 전극들을 형성하기 위한 열처리 과정에서 상기 복수의 외부 접속 전극들의 용융점 부근의 솔더링 온도 구간에서 상기 반도체 패키지의 휨 방향을 기초로 하여 서로 다르게 결정된다.
일부 실시예에서, 상기 복수의 제1 전극 패드들 각각의 사이즈 및 상기 복수의 외부 접속 전극들 각각의 부피 중 적어도 하나는, 상기 솔더링 온도 구간에서 상기 반도체 패키지의 휨 방향을 기초로 하여 서로 다르게 결정되고, 이에 따라 상기 복수의 외부 접속 전극들 각각의 높이는 서로 다르게 결정될 수 있다.
일부 실시예에서, 상기 복수의 제2 전극 패드들 각각의 사이즈는, 상기 복수의 외부 접속 전극들 중 대응되는 외부 접속 전극의 부피 및 상기 복수의 제1 전극 패드들 중 대응되는 제1 전극 패드의 사이즈 중 적어도 하나에 적응적으로 서로 다르게 결정될 수 있다.
일부 실시예에서, 상기 복수의 제2 전극 패드들 간의 간격은, 상기 복수의 제1 전극 패드들 중 대응되는 제1 전극 패드들 간의 간격에 적응적으로 서로 다르게 결정될 수 있다.
일부 실시예에서, 상기 반도체 패키지는 상기 솔더링 온도 구간에서 아래로 볼록한(concave) 휨 방향을 가질 수 있다. 상기 복수의 제1 전극 패드들 간의 간격은 상기 제2 면의 중심에서 외곽으로 갈수록 좁아질 수 있다. 상기 복수의 제1 전극 패드들 중 상기 제2 면의 중심 영역에 형성되는 제1 전극 패드들 간의 간격은, 상기 제2 면의 외곽 영역에 형성되는 제1 전극 패드들 간의 간격보다 넓을 수 있다. 이 경우, 상기 복수의 제1 전극 패드들 중 상기 제2 면의 중심 영역에 형성되는 제1 전극 패드들 간의 간격은 서로 동일하고, 상기 제2 면의 외곽 영역에 형성되는 제1 전극 패드들 간의 간격도 서로 동일할 수 있다. 상기 복수의 제1 전극 패드들 중 상기 제2 면의 중심 영역에 형성되는 제1 전극 패드들 간의 간격은 중심에서 외곽으로 갈수록 좁아지고, 상기 제2 면의 외곽 영역에 형성되는 제1 전극 패드들 간의 간격은 서로 동일할 수 있다.
일부 실시예에서, 상기 복수의 외부 접속 전극들 중 상기 제2 면의 중심 영역에 형성되는 외부 접속 전극들의 높이는, 상기 제2 면의 외곽 영역에 형성되는 외부 접속 전극들의 높이보다 낮을 수 있다. 상기 복수의 제1 전극 패드들 중 상기 제2 면의 중심 영역에 형성되는 제1 전극 패드들의 사이즈는, 상기 제2 면의 외곽 영역에 형성되는 제1 전극 패드들의 사이즈보다 클 수 있다. 상기 복수의 제1 전극 패드들 중 상기 제2 면의 중심 영역에 형성되는 제1 전극 패드들 중 적어도 하나는 더미 패드일 수 있다. 상기 복수의 외부 접속 전극들 중 상기 제2 면의 중심 영역에 형성되는 외부 접속 전극들의 부피는, 상기 제2 면의 외곽 영역에 형성되는 외부 접속 전극들의 부피보다 작을 수 있다.
일부 실시예에서, 상기 반도체 패키지는, 상기 복수의 제1 전극 패드들 각각의 일부를 노출시키도록 상기 기판 몸체의 상기 제2 면의 상부에 형성되는 보호층을 더 포함하고, 상기 복수의 제1 전극 패드들의 사이즈는 상기 보호층에 의해 노출되는 영역의 사이즈일 수 있다.
일부 실시예에서, 상기 반도체 패키지는, 상기 복수의 전극 제1 패드들을 노출시키도록 상기 기판 몸체의 상기 제2 면의 상부에 형성되는 보호층을 더 포함하고, 상기 복수의 전극 패드들의 사이즈는 상기 복수의 전극 패드들의 실제 사이즈일 수 있다.
일부 실시예에서, 상기 솔더링 온도는 220 ℃ 내지 260 ℃ 일 수 있다.
일부 실시예에서, 상기 반도체 장치는 상기 반도체 패키지의 상부에 적층되는 상부 반도체 패키지를 더 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명에 따른 적층 반도체 패키지는, 기판 몸체, 상기 기판 몸체의 상부면에 실장되는 반도체 칩, 및 상기 기판 몸체의 상기 상부면에서 상기 반도체 칩의 외곽 영역에 형성되는 제1 전극 패드들을 포함하는 제1 반도체 패키지; 상기 제1 전극 패드들 상에 각각 형성되는 외부 접속 전극들; 및 상기 외부 접속 전극들에 각각 전기적으로 접속되는 제2 전극 패드들을 가지고, 상기 외부 접속 전극들을 통해 상기 제1 반도체 패키지 상에 적층되는 제2 반도체 패키지를 포함하고, 상기 외부 접속 전극들 각각의 높이는, 상기 외부 접속 전극들을 형성하기 위한 열처리 과정에서 상기 외부 접속 전극들의 용융점 부근의 솔더링 온도 구간에서 상기 제1 및 제2 반도체 패키지 중 적어도 하나의 휨 방향을 기초로 하여 서로 다르게 결정될 수 있다.
일부 실시예에서, 상기 제2 전극 패드들 각각의 사이즈 및 상기 외부 접속 전극들 각각의 부피 중 적어도 하나는, 상기 솔더링 온도 구간에서 상기 제1 및 제2 반도체 패키지 중 적어도 하나의 휨 방향을 기초로 하여 서로 다르게 결정될 수 있다. 상기 제1 전극 패드들 각각의 사이즈는, 상기 외부 접속 전극들 중 대응되는 외부 접속 전극의 부피 및 상기 제2 전극 패드들 중 대응되는 제2 전극 패드의 사이즈 중 적어도 하나를 기초로 하여 서로 다르게 결정될 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명에 따른 반도체 패키지는, 제1 면 및 제2 면을 갖는 기판 몸체; 상기 제1 면에 실장되는 반도체 칩; 및 상기 제2 면에 형성되는 복수의 전극 패드들을 포함하고, 상기 복수의 전극 패드들 각각의 사이즈 및 상기 복수의 전극 패드들 간의 간격 중 적어도 하나는, 상기 복수의 전극 패드들 상에 복수의 외부 접속 전극들을 형성하기 위한 열처리 과정에서 상기 복수의 외부 접속 전극들의 용융점 부근의 솔더링 온도 구간에서 상기 반도체 패키지의 휨 방향을 기초로 하여 서로 다르게 결정될 수 있다.
일부 실시예에서, 상기 반도체 패키지는 상기 솔더링 온도 구간에서 아래로 볼록한 휨 방향을 가지고, 상기 복수의 전극 패드들 중 상기 제2 면의 중심 영역에 형성되는 전극 패드들의 사이즈는, 상기 제2 면의 외곽 영역에 형성되는 전극 패드들의 사이즈보다 클 수 있다. 상기 반도체 패키지는 상기 솔더링 온도 구간에서 아래로 볼록한 휨 방향을 가지고, 상기 복수의 전극 패드들 중 상기 제2 면의 중심 영역에 형성되는 전극 패드들 간의 간격은, 중심에서 외곽으로 갈수록 좁아질 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명에 따른 반도체 패키지의 제조 방법은, 제1 면 및 제2 면을 갖는 기판 몸체를 제공하는 단계; 상기 제1 면에 전극 패드들을 형성하는 단계; 및 상기 제2 면에 반도체 칩을 실장하는 단계를 포함하고, 상기 전극 패드들을 형성하는 단계는, 상기 반도체 패키지의 리플로우 솔더링 프로파일을 기초로 하여 상기 전극 패드들의 사이즈 및 상기 전극 패드들 간의 간격 중 적어도 하나를 서로 다르게 결정하는 단계; 및 상기 결정된 사이즈 및 간격 중 적어도 하나에 따라 상기 전극 패드들을 상기 제1 면에 형성하는 단계를 포함한다.
일부 실시예에서, 상기 전극 패드들의 사이즈 및 상기 전극 패드들 간의 간격 중 적어도 하나를 서로 다르게 결정하는 단계는, 상기 반도체 패키지의 리플로우 솔더링 프로파일에서 솔더링 온도 구간에서 상기 반도체 패키지의 휨 방향을 기초로 하여 상기 전극 패드들의 사이즈 및 상기 전극 패드들 간의 간격 중 적어도 하나를 서로 다르게 결정할 수 있다.
일부 실시예에서, 상기 방법은 상기 전극 패드들 각각의 일부를 노출시키도록 상기 제1 면 및 상기 전극 패드들의 상부에 보호층을 형성하는 단계를 더 포함하고, 상기 전극 패드들의 사이즈는 상기 보호층에 의해 노출되는 영역의 사이즈일 수 있다.
일부 실시예에서, 상기 방법은 상기 전극 패드들을 노출시키도록 상기 제1 면의 상부에 보호층을 형성하는 단계를 더 포함하고, 상기 전극 패드들의 사이즈는 상기 전극 패드들의 실제 사이즈일 수 있다.
본 발명에 따르면, 복수의 외부 접속 전극들을 이용하여 반도체 패키지를 모 기판 또는 다른 반도체 패키지에 실장 또는 적층하는 고온 열처리 과정에서 반도체 패키지의 휨의 방향을 기초로 하여 복수의 외부 접속 전극들 각각의 높이를 서로 다르게 결정함으로써, 반도체 패키지의 휨을 보상하여 반도체 패키지의 복수의 외부 접속 단자들(예를 들어, 솔더 볼들) 사이의 평탄도(coplanarity)를 향상시킬 수 있고, 이로써, 반도체 패키지의 실장 또는 적층 수율을 향상시킬 수 있다.
또한, 본 발명에 따르면, 복수의 외부 접속 전극들을 이용하여 반도체 패키지를 모 기판 또는 다른 반도체 패키지에 실장 또는 적층하는 고온 열처리 과정에서 반도체 패키지의 휨의 방향을 기초로 하여, 외부 접속 전극들이 형성되는 전극 패드들 각각의 노출 사이즈 및 외부 접속 전극들 각각의 부피 중 적어도 하나를 서로 다르게 결정함으로써, 고온 열처리 과정에서 반도체 패키지의 휨에 의해 인접한 외부 접속 전극들 간에 단락이 발생하는 것을 방지할 수 있다.
또한, 본 발명에 따르면, 외부 접속 전극들을 이용하여 모 기판 상에 반도체 패키지를 실장하는 경우에 반도체 패키지의 휨의 방향을 기초로 하여 외부 접속 전극들의 높이를 적응적으로 조절함으로써, 반도체 장치의 두께를 최대한 줄일 수 있다.
또한, 본 발명에 따르면, 외부 접속 전극 들을 이용하여 하부 반도체 패키지 상에 상부 반도체 패키지를 적층하는 경우에 하부 반도체 패키지와 상부 반도체 패키지의 휨의 방향을 기초로 하여 외부 접속 전극들의 높이를 적응적으로 조절함으로써, 적층 반도체 패키지의 두께를 최대한 줄일 수 있다.
또한, 본 발명에 따르면, 복수의 외부 접속 전극들을 통해 반도체 패키지를 모 기판 또는 다른 반도체 패키지에 실장 또는 적층하기 위한 고온 열처리 과정에서 반도체 패키지의 휨의 방향을 기초로 하여, 외부 접속 전극들이 형성되는 전극 패드들 간의 간격을 서로 다르게 결정함으로써, 고온 열처리 과정에서 반도체 패키지의 휨에 의해 인접한 외부 접속 전극들 간의 단락이 발생하는 것을 방지할 수 있다.
도 1은 반도체 패키지들에 대하여 리플로우 솔더링 공정을 수행하는 경우 온도에 따른 반도체 패키지들의 휨의 방향과 크기의 변화의 일 예를 나타내는 그래프이다.
도 2는 도 1의 그래프에서 휨이 음의 값을 가지는 경우의 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 3은 도 1의 그래프에서 휨이 양의 값을 가지는 경우의 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 4는 반도체 패키지들에 대하여 리플로우 솔더링 공정을 수행하는 경우 온도에 따른 반도체 패키지들의 휨의 방향과 크기의 변화의 다른 예를 나타내는 그래프이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 하부면을 나타내는 평면도이다.
도 6은 도 5의 I-I' 선에 따른 반도체 패키지의 일 예를 나타내는 단면도이다.
도 7은 도 5의 I-I' 선에 따른 반도체 패키지의 다른 예를 나타내는 단면도이다.
도 8은 도 5의 I-I' 선에 따른 반도체 패키지의 또 다른 예를 타내는 단면도이다.
도 9는 모 기판에 도 6의 반도체 패키지가 실장된 반도체 장치를 나타내는 단면도이다.
도 10는 도 6의 반도체 패키지를 포함하는 적층 반도체 패키지를 나타내는 단면도이다.
도 11은 모 기판에 도 10의 적층 반도체 패키지가 실장된 반도체 장치를 나타내는 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지의 하부면을 나타내는 평면도이다.
도 13은 도 12의 II-II' 선에 따른 반도체 패키지의 일 예를 나타내는 단면도이다.
도 14는 도 12의 II-II' 선에 따른 반도체 패키지의 다른 예를 나타내는 단면도이다.
도 15는 도 12의 II-II' 선에 따른 반도체 패키지의 또 다른 예를 타내는 단면도이다.
도 16은 모 기판에 도 13의 반도체 패키지가 실장된 반도체 장치를 나타내는 단면도이다.
도 17은 도 13의 반도체 패키지를 포함하는 적층 반도체 패키지를 나타내는 단면도이다.
도 18은 모 기판에 도 17의 적층 반도체 패키지가 실장된 반도체 장치를 나타내는 단면도이다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 하부면을 나타내는 평면도이다.
도 20은 도 19의 III-III' 선에 따른 반도체 패키지의 일 예를 나타내는 단면도이다.
도 21은 도 10의 III-III' 선에 따른 반도체 패키지의 다른 예를 나타내는 단면도이다.
도 22는 도 10의 III-III' 선에 따른 반도체 패키지의 또 다른 예를 타내는 단면도이다.
도 23은 모 기판에 도 20의 반도체 패키지가 실장된 반도체 장치를 나타내는 단면도이다.
도 24는 도 20의 반도체 패키지를 포함하는 적층 반도체 패키지를 나타내는 단면도이다.
도 25는 모 기판에 도 24의 적층 반도체 패키지가 실장된 반도체 장치를 나타내는 단면도이다.
도 26는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도이다.
도 27은 본 발명의 일 실시예에 따른 반도체 패키지를 이용한 메모리 카드를 나타내는 개략도이다.
도 28는 본 발명의 일 실시예에 따른 반도체 패키지를 이용한 패키지 모듈의 구성을 도시한 개략도이다.
도 29는 본 발명의 일 실시예에 따른 반도체 패키지를 이용한 전자 시스템의 구성을 도시한 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 또한, 첨부된 도면들에서, 동일한 참조 부호는 동일한 구성 부재를 지칭한다.
본 명세서에서 사용되는 금속 배선층은, 본 기술분야에서 사용되는 바와 같이, 도전성 트레이스(conductive trace), 리드(lead), 랜드(land) 또는 패드(pad) 등으로 지칭될 수 있으며, 이들 용어에 의해 본 발명의 범위가 제한되는 것은 아니다.
도 1은 반도체 패키지들에 대해 리플로우 솔더링 공정을 수행하는 경우의 온도에 따른 반도체 패키지들의 휨의 변화의 일 예를 나타내는 그래프이다. 도 2는 도 1의 그래프에서 음의 방향의 휨을 가지는 반도체 패키지를 개략적으로 나타내는 단면도이다. 도 3은 도 1의 그래프에서 양의 방향의 휨을 가지는 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 1 내지 도 3을 참조하면, 그래프의 X축은 ℃ 단위의 온도를 나타내고, Y축은 μm 단위의 휨을 나타내며, 도 1의 그래프는 리플로우 솔더링 프로파일(reflow soldering profile)이라고 할 수 있다. 이때, 제1 반도체 패키지(PKG1)는 하부 반도체 패키지이고, 제2 반도체 패키지(PKG2)는 상부 반도체 패키지이며, 제3 반도체 패키지(PKG3)는 하부 반도체 패키지 상에 상부 반도체 패키지가 적층된 POP(package on package) 타입의 적층 반도체 패키지일 수 있다.
제1 내지 제3 반도체 패키지(PKG1, PKG2, PKG3)는 기판(PCB)과 몰딩부(EMC) 사이의 열팽창 계수(coefficients of thermal expansion, CTE)의 차이에 의해 초래되는 열 응력으로 인하여 휨(warpage)과 같은 결함이 발생할 수 있다. 특히, 제1 내지 제3 반도체 패키지(PKG1, PKG2, PKG3)에 대해 리플로우 솔더링 공정을 수행하는 경우에, 온도 변화에 따라 제1 내지 제3 반도체 패키지(PKG1, PKG2, PKG3)의 휨의 방향 및 크기가 달라질 수 있다.
여기서, 리플로우 솔더링 공정은 미리 형성한 솔더 페이스트(paste) 또는 솔더 크림(cream)을 용융시킴으로써 납땜하는 공정을 의미하는데, 구체적으로는, 접합부의 베이스 금속(base metal)보다 용융점이 낮은 솔더(Sn/Pb, Sn/Pb/Au 등)를 용해시켜 표면에 접촉한 액체가 흘러서 퍼져 나감(wetting)과 동시에 솔더를 구성하는 금속 원소가 베이스 금속 원소 사이에 확산되어 합금층을 형성시킴으로써 금속끼리 견고히 접합시키는 것을 의미한다.
예를 들어, 리플로우 솔더링 공정은 온도에 따라, 약 25 ℃ 정도의 상온에서 약 100 ℃까지의 힛업(heat-up) 구간, 약 100 ℃에서 약 200 ℃까지의 소킹(soaking) 구간, 약 200 ℃에서 피크 값(약 245 ℃)까지의 리플로우 솔더링 구간, 및 약 200 ℃에서 상온까지의 냉각 구간으로 구분될 수 있다. 여기서, 리플로우 솔더링 구간은 솔더의 용융점 부근의 온도 구간이다. 솔더의 용융점은 그 구성 성분에 따라 달라지는데, 예를 들어, 96.5%의 주석(Sn)과 3.5%의 은(Ag)를 포함하는 솔더의 용융점은 약 221 ℃이고, 99.3%의 주석(Sn)과 0.7%의 구리(Cu)를 포함하는 솔더의 용융점은 약 227 ℃이다. 따라서, 솔더의 구성에 따라 리플로우 솔더링 구간은 다르게 설정될 수 있다. 그러므로, 도 1에 도시된 온도 범위는 일 예에 불과하고, 본 발명은 이러한 온도 범위에 한정되지 않는다.
반도체 패키지를 모 기판(mother board) 또는 다른 반도체 패키지에 실장 또는 적층하기 위한 리플로우 솔더링 공정을 수행하는 경우에, 솔더 볼은 리플로우 솔더링 구간에서 용융되어 모 기판에 접속된 후 응고(solidification)된다. 따라서, 리플로우 솔더링 구간에서 반도체 패키지의 휨의 방향은 반도체 패키지의 실장 또는 적층이 완료된 후에도 유지된다. 다시 말해, 반도체 패키지의 실장 또는 적층이 완료된 후의 반도체 패키지의 휨의 방향은, 리플로우 솔더링 구간에서 반도체 패키지의 휨의 방향에 구속된다. 따라서, 이와 같은 반도체 패키지의 휨을 보상하기 위해서는, 리플로우 솔더링 구간에서 반도체 패키지의 휨의 방향을 기초로 하여 반도체 패키지와 모 기판 또는 다른 반도체 패키지 사이의 솔더 볼의 높이를 서로 다르게 결정하는 것이 요구된다.
또한, 리플로우 솔더링 공정 중에 리플로우 솔더링 구간에서 솔더 페이스트 또는 솔더 크림이 용융되므로, 이때 인접한 솔더 볼들 사이에서 단락이 발생할 수 있다. 특히, 반도체 패키지의 휨에 의해, 반도체 패키지와 모 기판 또는 다른 반도체 패키지와의 간격이 상대적으로 작은 영역에서는 용융에 의해 인접한 솔더 볼들 사이에 단락이 발생할 가능성이 크다. 따라서, 이와 같은 반도체 패키지의 휨을 보상하기 위해서는, 리플로우 솔더링 구간에서 반도체 패키지의 휨의 방향을 기초로 하여 반도체 패키지와 모 기판 또는 다른 반도체 패키지 사이의 솔더 볼의 높이를 서로 다르게 결정하는 것이 요구된다.
도 1의 그래프에서, 휨의 방향 및 크기는, 각 반도체 패키지(PKG1, PKG2, PKG3)의 하부면에서 측정되었다. 다시 말해, 각 반도체 패키지(PKG1, PKG2, PKG3)는 기판(PCB) 및 기판(PCB)의 상부면의 몰딩부(EMC)를 포함하는데, 이때, 기판(PCB)의 하부면에서 휨의 방향 및 크기가 측정되었다. 여기서, 휨의 방향을 판단하는 기준이 되는 영역, 즉, 휨이 0 μm인 영역은, 리플로우 솔더링 공정 중 솔더 볼이 응고되는 온도에서 각 반도체 패키지의 하부면 전체에 형성된 외부 접속 전극들 중 접합(joint) 간격의 높이가 전체 접합 간격의 중간 값에 해당하는 영역일 수 있다.
제1 반도체 패키지(PKG1)는 상온에서는 음의 방향의 휨을 가지므로, 도 2에 도시된 바와 같이 위로 볼록한 형태가 된다. 반면, 제1 반도체 패키지(PKG1)는 리플로우 솔더링 구간인 고온에서는 양의 방향의 휨을 가지므로, 도 3에 도시된 바와 같이 아래로 볼록한 형태가 된다. 그러므로, 제1 반도체 패키지(PKG1)를 모 기판에 실장하는 경우에, 리플로우 솔더링 구간에서 제1 반도체 패키지(PKG1)의 중심 영역과 모 기판 사이의 간격은, 제1 반도체 패키지(PKG1)의 외곽 영역과 모 기판 사이의 간격보다 작다. 따라서, 제1 반도체 패키지(PKG1)에 형성될 솔더 볼들 사이의 평탄도를 향상시키기 위해서는, 제1 반도체 패키지(PKG1)의 중심 영역에 형성될 솔더 볼의 높이는 제1 반도체 패키지(PKG1)의 외곽 영역에 형성될 솔더 볼의 높이보다 작게 형성되어야 한다.
제2 반도체 패키지(PKG2)는 상온에서 음의 방향의 휨을 가지므로, 도 2에 도시된 바와 같이 위로 볼록한 형태가 된다. 반면, 제2 반도체 패키지(PKG2)는 온도가 상승함에 따라 양의 방향의 휨을 가지다가, 온도의 최고점인 약 240 ℃를 지나 온도가 하강함에 따라 음의 방향의 휨을 가지므로 다시 도 2에 도시된 바와 같이 위로 볼록한 형태가 된다. 여기서, 온도의 최고점인 약 240 ℃는 일 예에 불과하고, 다른 예에서 온도의 최고점은 약 260 ℃일 수 있다. 그러므로, 제2 반도체 패키지(PKG2)를 제1 반도체 패키지(PKG1)에 적층하는 경우에, 리플로우 솔더링 구간에서 제2 반도체 패키지(PKG2)의 중심 영역과 제1 반도체 패키지(PKG1)의 중심 영역 사이의 간격은, 제2 반도체 패키지(PKG2)의 외곽 영역과 제1 반도체 패키지(PKG1)의 외곽 영역 사이의 간격보다 크다. 따라서, 제1 반도체 패키지(PKG1)와 제2 반도체 패키지(PKG2) 사이의 평탄도를 향상시키기 위해서는, 제2 반도체 패키지(PKG2)의 외곽 영역에 형성될 솔더 볼의 높이는 상기 외곽 영역보다 안쪽 영역에 형성될 솔더 볼의 높이보다 작게 형성되어야 한다.
제3 반도체 패키지(PKG3)는 제1 반도체 패키지(PKG1)와 유사한 거동을 보이는데, 구체적으로, 상온에서 음의 방향의 휨을 가지므로, 도 2에 도시된 바와 같이 위로 볼록한 형태가 되고, 리플로우 솔더링 구간인 고온에서는 양의 방향의 휨을 가지므로, 도 3에 도시된 바와 같이 아래로 볼록한 형태가 된다. 그러므로, 제3 반도체 패키지(PKG3)를 모 기판에 실장하는 경우에, 리플로우 솔더링 구간에서 제3 반도체 패키지(PKG3)의 중심 영역과 모 기판 사이의 간격은, 제3 반도체 패키지(PKG3)의 외곽 영역과 모 기판 사이의 간격보다 작다. 따라서, 제3 반도체 패키지(PKG3)에 형성될 솔더 볼들 사이의 평탄도를 향상시키기 위해서는, 제3 반도체 패키지(PKG3)의 중심 영역에 형성될 솔더 볼의 높이는 외곽 영역에 형성될 솔더 볼의 높이보다 작게 형성되어야 한다.
도 4는 반도체 패키지들에 대한 리플로우 솔더링 공정을 수행하는 경우의 온도에 따른 반도체 패키지들의 휨의 변화의 다른 예를 나타내는 그래프이다.
도 4를 참조하면, 그래프의 X축은 ℃ 단위의 온도를 나타내고, Y축은 μm 단위의 휨을 나타낸다. 이때, 제4 반도체 패키지(PKG4)는 하부 반도체 패키지이고, 제5 반도체 패키지(PKG5)는 상부 반도체 패키지이며, 제6 반도체 패키지(PKG6)는 하부 반도체 패키지 상에 상부 반도체 패키지가 적층된 POP 타입의 적층 반도체 패키지일 수 있다.
도 4의 그래프에서, 휨의 방향 및 크기는, 도 1의 그래프와 마찬가지로 각 반도체 패키지(PKG4, PKG5, PKG6)의 하부면에서 측정되었다. 이때, 제4 반도체 패키지(PKG4)는 도 1의 제1 반도체 패키지(PKG1)와 유사한 거동을 보이고, 제6 반도체 패키지(PKG6)는 도 1의 제3 반도체 패키지(PKG3)와 유사한 거동을 보이는바, 제4 및 제6 반도체 패키지(PKG4, PKG6)에 대한 분석은 생략하기로 한다.
제5 반도체 패키지(PKG5)는 상온에서 음의 방향의 휨을 가지므로, 도 2에 도시된 바와 같이 위로 볼록한 형태가 된다. 반면, 제5 반도체 패키지(PKG5)는 온도가 상승함에 따라 양의 방향의 휨을 가지다가, 온도가 약 220 ℃ 내지 약 240 ℃ 인 구간에서는 음의 방향의 휨을 가지고, 온도가 약 220 ℃ 에서 약 150 ℃로 하강함에 따라 다시 양의 방향의 휨을 가지므로, 도 3에 도시된 바와 같이 위로 볼록한 형태가 된다. 여기서, 온도는 예시적이며, 본 발명은 이에 한정되지 않는다. 예를 들어, 제5 반도체 패키지(PKG5)는 약 220 ℃ 내지 260 ℃ 인 구간에서 음의 방향의 휨을 가질 수 있다.
그러므로, 제5 반도체 패키지(PKG5)를 제4 반도체 패키지(PKG4)에 적층하는 경우에, 솔더가 응고될 때에 제4 및 제5 반도체 패키지(PKG4, PKG5)는 모두 아래로 볼록한 형태이다. 다만, 제4 반도체 패키지(PKG4)의 휨의 크기가 제5 반도체 패키지(PKG5)의 휨의 크기보다 크다. 예를 들어, 약 200 ℃에서 제4 반도체 패키지(PKG4)의 휨의 크기는 약 50 μm이고, 제5 반도체 패키지(PKG5)의 휨의 크기는 약 25 μm이다. 따라서, 제4 반도체 패키지(PKG4)의 중심 영역과 제5 반도체 패키지(PKG5)의 중심 영역 사이의 간격은, 제4 반도체 패키지(PKG4)의 외곽 영역과 제5 반도체 패키지(PKG5)의 외곽 영역 사이의 간격보다 크다. 따라서, 제4 반도체 패키지(PKG4)와 제5 반도체 패키지(PKG5) 사이의 평탄도를 향상시키기 위해서는, 제5 반도체 패키지(PKG5)의 외곽 영역에 형성될 솔더 볼의 높이는 상기 외곽 영역보다 안쪽 영역에 형성될 솔더 볼의 높이보다 작게 형성되어야 한다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 하부면을 나타내는 평면도이다. 도 6은 도 5의 I-I' 선에 따른 반도체 패키지의 일 예를 나타내는 단면도이다.
도 5 및 6을 참조하면, 반도체 패키지(100)는 기판 몸체(110), 금속 배선층(120), 보호층(130), 반도체 칩(140), 몰딩 부재(150), 및 외부 접속 전극들(160)을 포함할 수 있다. 본 실시예에서, 반도체 패키지(100)는 도 1에 도시된 제1 반도체 패키지(PKG1)일 수 있다. 그러므로, 반도체 패키지(100)는 상온에서 도 2에 도시된 바와 같이 위로 볼록한 휨의 방향을 가지고, 고온에서는 도 3에 도시된 바와 같이 아래로 볼록한 휨의 방향을 가질 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서 반도체 패키지(100)는 상온에서 아래로 볼록한 휨의 방향을 가지고, 고온에서는 반대 방향, 즉, 위로 볼록한 휨의 방향을 가질 수 있다.
기판 몸체(110)는 일정한 두께를 갖는 사각판 형태의 절연판으로 상부면(111)과 하부면(112)을 가진다. 예를 들면, 기판 몸체(110)는 종래의 수지 또는 감광성 액상 유전체(Photosensitive liquid dielectrics), 감광성 건식 필름 유전체(Photosensitive dry-film dielectrics), 폴리이미드 가요성 열경화성 건식 필름(Polyimide flexible film Thermally cured dry films), 열경화성 액상 유전체(Thermally cured liquid dielectrics), 수지 코팅된 구리 호일(Resin coated copper foil; RCC), 열전플라스틱(Thermoplastic), 가요성 수지(flexible resin)일 수 있다. 또한, 기판 몸체(110)는 세라믹으로 형성될 수도 있다. 열거된 기판 몸체(110)의 재료들은 예시적일 뿐, 본 발명의 실시예가 이에 제한되는 것은 아니다.
금속 배선층(120)은 기판 몸체(110)의 상부면(111)에 형성되는 제1 전극 패드들(121) 및 기판 몸체(110)의 하부면(112)에 형성되는 제2 전극 패드들(122)을 포함한다. 도시되지는 않았으나, 제1 전극 패드들(121)과 제2 전극 패드들(122)은 기판 몸체(110)를 관통하는 비아(via)에 의해 전기적으로 연결되며, 기판 몸체(110)의 내부에는 적어도 하나 이상의 내부 배선층이 더 형성될 수 있다. 구체적으로, 금속 배선층(120)은 예를 들면 알루미늄 또는 구리 호일(foil)로 형성될 수 있고, 일부 실시예에서, 금속 배선층(120)의 표면은 주석(Sb), 금(Au), 니켈(Ni) 또는 납(Pb)으로 도금될 수도 있다. 금속 배선층(120)을 형성하기 위해, 먼저, 당해 기술 분야에서 잘 알려진 바와 같이, 캐스팅(casting), 라미네이팅(laminating) 또는 전기 도금(electroplating) 방법에 의해 기판 몸체(110)의 상부면(111) 및 하부면(112) 상에 금속층을 형성할 수 있다. 이후, 상기 금속층을 패터닝함으로써 금속 배선층(120)을 형성될 수 있다.
보호층(130)은 금속 배선층(120)을 보호하는 절연성 물질로서, 기판 몸체(110)의 상부면(111) 및 하부면(112)을 덮도록 형성된다. 이때, 보호층(130)은 사진 공정을 통해 패터닝이 가능한 포토 솔더 레지스트(photo solder resist)일 수 있다. 구체적으로, 보호층(130)은 각각의 제1 전극 패드(121) 및 각각의 제2 전극 패드(122)의 중심 영역의 일부가 노출되도록, 기판 몸체(110) 및 금속 배선층(120)의 상부에 형성된다. 이를, SMD(solder mask defined) 형태의 배선 기판이라고 한다. 따라서, 반도체 패키지(100)의 양면으로 노출되는 제1 및 제2 전극 패드들(121, 122) 각각의 노출 사이즈는 보호층(130)에 의해 정의된 개방부의 크기에 따라서 결정될 수 있다.
도 5에 도시된 바와 같이, 반도체 패키지(100)의 하부면(112)은 반도체 칩(140)의 실장 영역에 대응하는 중심 영역인 제1 영역(A), 상기 제1 영역(A) 외부의 중간 영역, 및 상기 중간 영역 외부의 외곽 영역으로 구분될 수 있다. 여기서, 중간 영역은 각 변에 대응되는 제2 영역(B) 및 모서리에 대응되는 제3 영역(C)으로 구분될 수 있고, 외곽 영역도 각 변에 대응되는 제4 영역(D) 및 모서리에 대응되는 제5 영역(E)으로 구분될 수 있다. 이때, 반도체 패키지(100)의 하부면(112)에 형성되는 제2 전극 패드들(122) 각각의 노출 사이즈는, 그 위치에 따라 서로 다를 수 있다.
구체적으로, 반도체 패키지(100)는 리플로우 솔더링 구간에서 아래로 볼록한 휨을 가지므로, 반도체 패키지(100)의 중심 영역에 형성될 외부 접속 전극들(160)의 높이는, 반도체 패키지(100)의 외곽 영역에 형성될 외부 접속 전극들(160)의 높이보다 상대적으로 낮아야 한다. 이를 위해, 제1 영역(A)에 형성되는 제2 전극 패드들(122)의 노출 사이즈(예를 들어, 0.31 mm)가 가장 크고, 다음으로, 제2 영역(B)에 형성되는 제2 전극 패드들(122)의 노출 사이즈(예를 들어, 0.30 mm)가 크고, 다음으로, 제3 영역(C)에 형성되는 제2 전극 패드들(122)의 노출 사이즈(예를 들어, 0.29 mm)가 크고, 다음으로, 제4 영역(D)에 형성되는 제2 전극 패드들(122)의 노출 사이즈(예를 들어, 0.28 mm)가 크고, 마지막으로, 제5 영역(E)에 형성되는 제2 전극 패드들(122)의 노출 사이즈(예를 들어, 0.24 mm)가 가장 작을 수 있다.
이와 같이, 반도체 패키지(100)의 하부면(112)의 중심 영역인 제1 영역(A)에 형성되는 제2 전극 패드들(122)의 노출 사이즈를 가장 크게 설정함으로써, 동일한 부피의 외부 접속 전극들(160)을 형성하더라도 제1 영역(A)에 형성되는 외부 접속 전극들(160)의 높이를 낮게 설정할 수 있다. 또한, 리플로우 솔더링 구간에서 외부 접속 전극(160)이 용융되는 동안 외부 접속 전극(160)이 측면 방향으로 퍼지는 현상을 줄일 수 있으므로, 인접한 외부 접속 전극들(160) 사이의 단락을 방지할 수 있다.
반도체 칩(140)은 기판 몸체(110)의 상부면(111)의 중심 영역에 실장된다. 반도체 칩(140)은 디램(dynamic random access memory; DRAM) 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 소자, 플래시 메모리와 같은 비휘발성 메모리 소자, 광전자 소자, 로직 소자, 통신 소자 또는 디지털 시그널 프로세서(digital signal processor), 시스템-온-칩(system-on-chip) 등일 수 있다. 이때, 반도체 칩(140)은 플립 칩(flip chip) 방식으로 실장될 수 있다. 다시 말해, 반도체 칩(140) 상에 형성된 접속 패드들(141)이 기판 몸체(110)를 향하게 한 후, 솔더 볼들(145)과 같은 도전성 범프들을 이용하여 반도체 칩(140)의 접속 패드들(141)을 기판 몸체(110)에 형성된 본딩 패드(123)에 전기적으로 연결할 수 있다.
몰딩 부재(150)는 반도체 칩(140)과 솔더 볼(145) 사이의 전기적 접속을 보호하기 위하여, 반도체 칩(140)과 기판 몸체(110)의 상부면(111) 사이에 충전된다. 구체적으로, 몰딩 부재(150)는 본 기술분야에서 잘 알려진 바와 같이 모세관 현상을 이용한 언더필(underfill) 공정에 의해 형성될 수 있다. 또는, 반도체 칩(140)과 기판 몸체(110)의 상부면(111) 사이에 수지계 재료로 이루어진 액상 필름(liquid film)을 미리 삽입하고, 반도체 칩(140)과 기판 몸체(110)에 열압착 공정을 수행하거나 리플로우 공정을 수행할 수 있다. 이러한 열압착 또는 리플로우 공정을 수행하는 동안에, 상기 액상 필름은 완전히 경화되어 반도체 칩(140)과 솔더 볼(145)에 인가되는 열적 또는 기계적 스트레스를 완화시킬 수 있다. 일부 실시예에서는, 에폭시 몰드 컴파운드(EMC) 등의 열경화성 수지 재료를 사용하여, 기판 몸체(110)의 상부면(111)과 반도체 칩(140) 사이의 영역을 완전히 충전할 수도 있다.
외부 접속 전극들(160)은 반도체 패키지(100)를 모 기판 또는 다른 반도체 패키지에 실장 또는 적층하기 위하여, 제2 전극 패드들(122) 상에 각각 형성된다. 여기서, 외부 접속 전극들(160)은 솔더 볼, 솔더 범프, 솔더 페이스트 등과 같은 도전성 범프일 수 있고, BGA(ball grid array) 패키지를 구현하기 위한 그리드 타입으로 배열될 수 있다. 이때, 외부 접속 전극들(160)을 통해 제2 전극 패드들(122)과 모 기판 또는 다른 반도체 패키지를 본딩하기 위해서는 웨이브(wave) 솔더링 또는 리플로우 솔더링 공정과 같은 고온의 열처리를 수행하여야 한다. 이하에서는, 본딩을 위하여 리플로우 솔더링 공정을 수행하는 경우에 대하여 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 웨이브 솔더링 공정을 적용하는 경우에도 동일하게 적용될 수 있다.
본 실시예에서, 반도체 패키지(100)는 리플로우 솔더링 구간에서 아래로 볼록한 휨을 가지므로, 반도체 패키지(100)의 중심 영역에 형성될 외부 접속 전극들(160)의 높이가 낮아야 한다. 이를 위해, 반도체 패키지(100)의 하부면(112)의 중심 영역에 형성되는 외부 접속 전극(160)의 부피는 작게 설정하고, 하부면(112)의 외곽 영역에 형성되는 외부 접속 전극(160)의 부피는 크게 설정할 수 있다.
예를 들어, 외부 접속 전극(160)으로 솔더 볼을 이용하는 경우에는, 하부면(112)의 중심 영역에 형성되는 솔더 볼은 작은 부피의 솔더 볼을 이용하고, 하부면(112)의 외곽 영역에 형성되는 솔더 볼은 상대적으로 큰 부피의 솔더 볼을 이용할 수 있다. 또한, 예를 들어, 외부 접속 전극(160)으로 솔더 페이스트를 이용하는 경우에는, 스크린/스텐실(stencil) 프린팅에 이용되는 마스크에서 중심 영역의 오픈 사이즈는 작게 하고, 외곽 영역의 오픈 사이즈는 상대적으로 크게 할 수 있다.
이로써, 제2 전극 패드들(122)의 노출 사이즈들이 모두 동일한 경우에도 하부면(112)의 중심 영역에 형성되는 외부 접속 전극(160)의 높이를 낮게 설정할 수 있다. 또한, 리플로우 솔더링 구간에서 외부 접속 전극(160)이 용융되는 동안 외부 접속 전극(160)이 측면 방향으로 퍼지는 현상을 줄일 수 있으므로, 인접한 외부 접속 전극들(160)의 단락을 방지할 수 있다.
상술한 바와 같이, 제2 전극 패드들(122) 각각의 노출 사이즈 및 외부 접속 전극들(160) 각각의 부피를 서로 다르게 결정함으로써, 외부 접속 전극들(160) 각각의 높이는 서로 다를 수 있고, 이로써, 반도체 패키지(100)에 형성되는 외부 접속 전극들(160) 사이의 평탄도가 향상될 수 있다. 예를 들어, 제1 영역(A)에 형성되는 외부 접속 전극들(160)의 높이는 0.2164 mm이고, 제2 영역(B)에 형성되는 외부 접속 전극들(160)의 높이는 0.2238 mm이고, 제3 영역(C)에 형성되는 외부 접속 전극들(160)의 높이는 0.2298 mm이고, 제4 영역(D)에 형성되는 외부 접속 전극들(160)의 높이는 0.2328 mm이고, 제5 영역(E)에 형성되는 외부 접속 전극들(160)의 높이는 0.2492 mm일 수 있다.
다른 실시예에서, 하부면(112)의 중심 영역에 형성되는 제2 전극 패드들(122) 중 적어도 하나에는 외부 접속 전극(160)을 형성하지 않을 수 있다. 다시 말해, 하부면(112)의 중심 영역에 형성되는 제2 전극 패드들(122) 중 적어도 하나는 더미 패드일 수 있다. 예를 들어, 반도체 패키지(100)의 하부면(112)과 모 기판 사이의 간격이 가장 좁은 영역에 배치된 제2 전극 패드(122) 상에는 외부 접속 전극(160)을 형성하지 않을 수 있다. 이로써, 반도체 패키지(100)에 형성되는 외부 접속 전극들(160) 사이의 평탄도를 향상시킬 수 있고, 인접한 외부 접속 전극들(160)의 사이의 단락을 확실히 방지할 수 있다. 이와 같이, 반도체 패키지(100)는 BGA와 LGA(land grid array)가 혼합된 패키지로 구현될 수 있다.
한편, 반도체 패키지(100)가 리플로우 솔더링 구간에서 위로 볼록한 휨을 가지는 경우에는, 반도체 패키지(100)의 중심 영역에 형성될 외부 접속 전극들(160)의 높이가 높아야 한다. 이 경우, 외부 접속 전극들(160)의 부피는 동일하게 하되, 반도체 패키지(100)의 중심 영역에 형성되는 제2 전극 패드들(122)의 노출 사이즈를 외곽 영역에 형성되는 제2 전극 패드들(122)의 노출 사이즈보다 작게 할 수 있다. 또한, 제2 전극 패드들(122) 각각의 노출 사이즈는 동일하게 하되, 반도체 패키지(100)의 중심 영역에 형성될 외부 접속 전극들(160)의 부피를 외곽 영역에 형성될 외부 접속 전극들(160)의 부피보다 크게 할 수 있다.
이와 같이, 본 발명의 일 실시예에 따르면, 외부 접속 전극들(160)의 부피는 동일하게 하되, 제2 전극 패드들(122) 각각의 노출 사이즈를 리플로우 솔더링 구간에서 반도체 패키지(100)의 휨 방향을 기초로 하여 서로 다르게 결정할 수 있다. 또한, 본 발명의 다른 실시예에 따르면, 제2 전극 패드들(122) 각각의 노출 사이즈는 동일하게 하되, 외부 접속 전극들(160) 각각의 부피를 리플로우 솔더링 구간에서 반도체 패키지(100)의 휨 방향을 기초로 하여 서로 다르게 결정할 수 있다. 또한, 본 발명의 또 다른 실시예에 따르면, 외부 접속 전극들(160) 각각의 부피 및 제2 전극 패드들(122) 각각의 노출 사이즈를 리플로우 솔더링 구간에서 반도체 패키지(100)의 휨 방향을 기초로 하여 서로 다르게 결정할 수 있다.
도 7은 도 5의 I-I' 선에 따른 반도체 패키지의 다른 예를 나타내는 단면도이다.
도 7을 참조하면, 반도체 패키지(100')는 기판 몸체(110), 금속 배선층(120), 보호층(130), 반도체 칩(140), 몰딩 부재(150'), 및 외부 접속 전극들(160)을 포함할 수 있다. 본 실시예에 따른 반도체 패키지(100')는 도 6에 도시된 반도체 패키지(100)의 일부 구성 요소가 변형된 실시예이다. 따라서, 이하에서는 본 실시예에 따른 반도체 패키지(100')와 도 5에 도시된 반도체 패키지(100)와의 차이점에 대해서 상술하고, 동일한 도면부호에 대응되는 부재에 대한 설명은 생략하기로 한다.
반도체 칩(140)은 접착층(142)을 이용하여 기판 몸체(110)의 상부면(111)의 중심 영역 상에 형성되는데, 이때, 반도체 칩(140)은 와이어 본딩(wire bonding) 방식으로 실장될 수 있다. 다시 말해, 반도체 칩(140) 상에 접속 패드들(143)이 형성된 면이 상부를 향하게 한 후, 본딩 와이어(144)를 이용하여 반도체 칩(140)의 접속 패드들(143)을 기판 몸체(110)에 형성된 본딩 패드(123')에 전기적으로 연결할 수 있다.
몰딩 부재(150')는 반도체 칩(140), 접착층(142) 및 본딩 와이어(144)를 보호하기 위해 기판 몸체(110)의 상부에 형성될 수 있다. 예를 들어, 몰딩 부재(150')는 반도체 칩(140), 접착층(142) 및 본딩 와이어(144)의 노출 부분들을 덮도록 배치될 수 있다. 몰딩 부재(150')는 절연 수지, 예컨대 에폭시 몰딩 컴파운드(epoxy molding compound; EMC)를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 외부 접속 전극들(160)의 부피는 동일하게 하되, 제2 전극 패드들(122) 각각의 노출 사이즈를 리플로우 솔더링 구간에서 반도체 패키지(100')의 휨 방향을 기초로 하여 서로 다르게 결정할 수 있다. 또한, 본 발명의 다른 실시예에 따르면, 제2 전극 패드들(122) 각각의 노출 사이즈는 동일하게 하되, 외부 접속 전극들(160) 각각의 부피를 리플로우 솔더링 구간에서 반도체 패키지(100')의 휨 방향을 기초로 하여 서로 다르게 결정할 수 있다. 또한, 본 발명의 또 다른 실시예에 따르면, 외부 접속 전극들(160) 각각의 부피 및 제2 전극 패드들(122) 각각의 노출 사이즈를 리플로우 솔더링 구간에서 반도체 패키지(100')의 휨 방향을 기초로 하여 서로 다르게 결정할 수 있다.
도 8은 도 5의 I-I' 선에 따른 반도체 패키지의 또 다른 예를 타내는 단면도이다.
도 8을 참조하면, 반도체 패키지(100")는 기판 몸체(110), 금속 배선층(120'), 보호층(130'), 반도체 칩(140), 몰딩 부재(150), 및 외부 접속 전극들(160)을 포함할 수 있다. 본 실시예에 따른 반도체 패키지(100")는 도 6에 도시된 반도체 패키지(100)의 일부 구성 요소가 변형된 실시예이다. 따라서, 이하에서는 본 실시예에 따른 반도체 패키지(100")와 도 6에 도시된 반도체 패키지(100)와의 차이점에 대해서 상술하고, 동일한 도면부호에 대응되는 부재에 대한 설명은 생략하기로 한다.
금속 배선층(120')은 기판 몸체(110)의 상부면(111)에 형성되는 제1 전극 패드들(121') 및 기판 몸체(110)의 하부면(112)에 형성되는 제2 전극 패드들(122')을 포함한다. 도시되지는 않았으나, 제1 전극 패드들(121')과 제2 전극 패드들(122')은 기판 몸체(110)를 관통하는 비아에 의해 전기적으로 연결되며, 기판 몸체(110)의 내부에는 적어도 하나 이상의 내부 배선층이 더 형성될 수 있다.
보호층(130')은 금속 배선층(120')을 보호하는 절연성 물질로서, 기판 몸체(110)의 상부면(111) 및 하부면(112)을 덮도록 형성된다. 구체적으로, 보호층(130')은 각각의 제1 전극 패드(121') 및 각각의 제2 전극 패드(122')의 전체가 노출되도록, 기판 몸체(110) 및 금속 배선층(120')의 상부에 형성된다. 이를 NSMD(Non solder mask defined) 형태의 배선 기판이라고 한다. 따라서, 반도체 패키지(100")의 양면으로 노출되는 제1 및 제2 전극 패드들(121', 122') 각각의 사이즈는 제1 및 제2 전극 패드들(121', 122') 각각의 실제 사이즈일 수 있다.
따라서, 제2 전극 패드들(122') 각각의 사이즈는 리플로우 솔더링 구간에서 반도체 패키지(100")의 휨의 방향을 기초로 하여 서로 다르게 결정될 수 있다. 본 실시예에서, 반도체 패키지(100")는 리플로우 솔더링 구간에서 아래로 볼록한 휨을 가지므로, 제2 전극 패드들(122') 중 기판 몸체(110)의 하부면(112)의 중심 영역에 형성되는 제2 전극 패드(122')의 사이즈를, 기판 몸체(110)의 하부면(112)의 외곽 영역에 형성되는 제2 전극 패드(122')의 사이즈보다 크게 결정할 수 있다.
도 9는 모 기판에 도 6의 반도체 패키지가 실장된 반도체 장치를 나타내는 단면도이다.
도 9를 참조하면, 반도체 장치(300)는 모 기판(200)과 모 기판(200) 상에 실장된 반도체 패키지(100)를 포함한다. 본 실시예에서, 반도체 패키지(100)는 도 6의 반도체 패키지(100)이므로, 도 6에서 상술된 내용은 이하에서 생략하기로 한다.
상술한 바와 같이, 도 6의 반도체 패키지(100)는 도 1의 제1 반도체 패키지(PKG1)일 수 있으므로, 반도체 패키지(100)는 상온에서는 위로 볼록한 형태를 가지지만, 고온에서는 아래로 볼록한 형태를 가진다. 특히, 리플로우 솔더링 공정에서 외부 접속 전극들(160)이 응고되는 온도 구간(약 220 ℃ 내지 약 200 ℃)에서 반도체 패키지(100)는 여전히 양의 방향의 휨을 가지므로, 아래로 볼록한 형태를 가진다. 모 기판(200)에 실장되는 반도체 패키지(100)의 휨의 방향은, 외부 접속 전극들(160)이 응고되는 온도 구간에서의 반도체 패키지(100)의 휨의 방향에 구속되므로, 반도체 장치(300)에서 반도체 패키지(100)는 아래로 볼록한 형태로 모 기판(200)에 실장된다.
본 실시예에서, 모 기판(200) 상에 형성된 외부 접속 단자들(210)의 사이즈는, 반도체 패키지(100)의 제2 전극 패드들(122) 중 대응되는 제2 전극 패드(122)의 사이즈 및 외부 접속 전극들(160) 중 대응되는 외부 접속 전극(160)의 부피 중 적어도 하나를 기초로 하여 적응적으로 결정된다. 이에 따라, 반도체 패키지(100)가 아래로 볼록한 휨을 가지더라도, 외부 접속 전극들 사이(160)의 향상된 평탄도를 가지고 모 기판(200) 상에 실장될 수 있다.
구체적으로, 반도체 패키지(100)의 하부면(112)의 중심 영역에 형성되는 제2 전극 패드(122)의 노출 사이즈는, 반도체 패키지(100)의 하부면(112)의 외곽 영역에 형성되는 제2 전극 패드(122)의 노출 사이즈보다 크다. 따라서, 하부면(112)의 중심 영역에 형성되는 제2 전극 패드(122)에 대응되는 위치에 형성된 외부 접속 단자(210)의 사이즈는, 하부면(112)의 외곽 영역에 형성되는 제2 전극 패드(122)에 대응되는 위치에 형성된 외부 접속 단자(210)의 사이즈보다 크다.
또한, 반도체 패키지(100)의 하부면(112)의 중심 영역에 형성되는 외부 접속 전극(160)의 부피는, 반도체 패키지(100)의 하부면(112)의 외곽 영역에 형성되는 외부 접속 전극(160)의 부피보다 크다. 따라서, 하부면(112)의 중심 영역에 형성되는 외부 접속 전극(160)에 대응되는 위치에 형성된 외부 접속 단자(210)의 사이즈는, 하부면(112)의 외곽 영역에 형성되는 외부 접속 전극(160)에 대응되는 위치에 형성된 외부 접속 단자(210)의 사이즈보다 크다.
이때, 모 기판(200)의 상부에는 외부 접속 단자들(210)의 일부 또는 전부를 노출시키는 보호층(미도시)이 형성될 수 있다. 외부 접속 단자들(210)의 일부를 노출시키는 보호층이 형성된 경우, 외부 접속 단자들(210)의 사이즈는 보호층에 의해 정의된 개방부에 의해 결정된다. 한편, 외부 접속 단자들(210)의 전부를 노출시키는 보호층이 형성된 경우, 외부 접속 단자들(210)의 사이즈는 실제 외부 접속 단자들(210)의 사이즈가 된다.
도 10은 도 6의 반도체 패키지를 포함하는 적층 반도체 패키지를 나타내는 단면도이다.
도 10을 참조하면, 적층 패키지(500)는 하부 반도체 패키지(100)와 하부 반도체 패키지(100) 상에 적층된 상부 반도체 패키지(400)를 포함한다. 본 실시예에서, 하부 반도체 패키지(100)는 도 6의 반도체 패키지(100)이므로, 도 6에서 상술된 내용은 이하에서 생략하기로 한다.
상부 반도체 패키지(400)는 기판 몸체(410), 금속 배선층(420), 보호층(430), 반도체 칩(440), 몰딩 부재(450), 및 외부 접속 전극들(460)을 포함할 수 있다. 이러한 상부 반도체 패키지(400)의 구성은 하부 반도체 패키지(100)의 구성과 유사하므로, 하부 반도체 패키지(100)에 대해 상술된 내용은 상부 반도체 패키지(400)에도 적용된다.
기판 몸체(410)는 일정한 두께를 갖는 사각판 형태의 절연판으로 상부면(411)과 하부면(412)을 가진다. 기판 몸체(410)는 하부 반도체 패키지(100)에 포함된 기판 몸체(110)와 동일하게 구현될 수 있다.
금속 배선층(420)은 기판 몸체(410)의 상부면(411)에 형성되는 제1 전극 패드들(421) 및 기판 몸체(410)의 하부면(412)에 형성되는 제2 전극 패드들(422)을 포함한다. 도시되지는 않았으나, 제1 전극 패드들(421)과 제2 전극 패드들(422)은 기판 몸체(410)를 관통하는 비아에 의해 전기적으로 연결되며, 기판 몸체(410)의 내부에는 적어도 하나 이상의 내부 배선층이 더 형성될 수 있다.
보호층(430)은 금속 배선층(420)을 보호하는 절연성 물질로서, 기판 몸체(410)의 상부면(411) 및 하부면(412)을 덮도록 형성된다. 이때, 보호층(430)은 각각의 제1 전극 패드(421) 및 각각의 제2 전극 패드(422)의 중심 영역의 일부가 노출되도록, 기판 몸체(410) 및 금속 배선층(420)의 상부에 형성된다. 그러나, 다른 실시예에서, 보호층(430)은 각각의 제1 전극 패드(421) 및 각각의 제2 전극 패드(422)의 전부가 노출되도록, 기판 몸체(410)의 상부에 형성될 수도 있다.
반도체 칩(440)은 접착층(441)을 이용하여 기판 몸체(410)의 상부면(411)의 중심 영역 상에 형성되는데, 이때, 반도체 칩(440)은 와이어 본딩 방식으로 실장될 수 있다. 그러나, 다른 실시예에서, 반도체 칩(440)은 플립 칩 본딩 방식으로 실장될 수도 있다. 몰딩 부재(450)는 반도체 칩(440), 접착층(441) 및 본딩 와이어(443)를 보호하기 위해 기판 몸체(410)의 상부 전면에 형성될 수 있다.
외부 접속 전극들(460)은 상부 반도체 패키지(400)를 하부 반도체 패키지(100)에 적층하기 위하여, 제2 전극 패드들(422) 상에 각각 형성된다. 이때, 외부 접속 전극들(460)을 통해 제2 전극 패드들(422)과 하부 반도체 패키지(100)를 본딩하기 위해서는 웨이브 솔더링 또는 리플로우 솔더링 공정과 같은 고온의 열처리를 수행하여야 한다. 이하에서는, 본딩을 위하여 리플로우 솔더링 공정을 수행하는 경우에 대하여 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 웨이브 솔더링 공정을 적용하는 경우에도 동일하게 적용될 수 있다.
본 실시예에서, 하부 반도체 패키지(100)는 도 1의 그래프에서 제1 반도체 패키지(PKG1)이고, 상부 반도체 패키지(400)는 도 1의 그래프에서 제2 반도체 패키지(PKG2)일 수 있다. 따라서, 외부 접속 전극들(460)이 응고되는 온도 구간에서 하부 반도체 패키지(100)는 아래로 볼록한 형태의 휨을 가지고, 상부 반도체 패키지(400)는 위로 볼록한 형태의 휨을 가진다. 하부 반도체 패키지(100)에 적층되는 상부 반도체 패키지(400)의 휨의 방향은, 외부 접속 전극들(460)이 응고되는 온도 구간에서의 하부 반도체 패키지(100) 및 상부 반도체 패키지(400)의 휨의 방향에 구속되므로, 적층 반도체 패키지(500)에서 상부 반도체 패키지(400)는 위로 볼록한 형태로 하부 반도체 패키지(100)에 적층된다.
이때, 상부 반도체 패키지(400)와 하부 반도체 패키지(100) 사이의 간격은 외곽 영역에서 중심 영역으로 갈수록 커진다. 따라서, 적층 반도체 패키지(500)를 최대한 얇게 형성하기 위해서는, 상부 반도체 패키지(400)의 하부면(412)의 외곽 영역에서 형성되는 외부 접속 전극(460)의 높이를 가장 낮게 설정하고, 상기 외곽 영역보다 안쪽에 위치하는 내부 영역에 형성되는 외부 접속 전극(460)의 높이는 상대적으로 높게 설정해야 한다.
그러므로, 외부 접속 전극들(460)의 부피가 동일한 경우, 상부 반도체 패키지(400)의 하부면(412)의 외곽 영역에 배치되는 제2 전극 패드(422)의 노출 사이즈를 하부면(412)의 내부 영역에 배치되는 제2 전극 패드(422)의 노출 사이즈보다 크게 설정할 수 있다. 또한, 제2 전극 패드들(422)의 노출 사이즈가 동일한 경우, 상부 반도체 패키지(400)의 하부면(412)의 외곽 영역에 형성되는 외부 접속 전극(460)의 부피를 하부면(412)의 내부 영역에 배치되는 외부 접속 전극(460)의 부피보다 적게 설정할 수 있다.
도 11은 도 10의 적층 반도체 패키지를 포함하는 반도체 장치를 나타내는 단면도이다.
도 11을 참조하면, 반도체 장치(600)는 모 기판(200)과 모 기판(200) 상에 실장된 적층 반도체 패키지(500)를 포함한다. 본 실시예에서, 적층 반도체 패키지(500)는 도 10의 반도체 패키지(500)이므로, 도 10에서 상술된 내용은 이하에서 생략하기로 한다.
이때, 적층 반도체 패키지(500)는 도 1의 그래프에서 제3 반도체 패키지(PKG3)일 수 있다. 따라서, 적층 반도체 패키지(500)는 상온에서 위로 볼록한 형태를 가지지만, 고온에서는 아래로 볼록한 형태를 가진다. 특히, 리플로우 솔더링 공정에서 외부 접속 전극들(160)이 응고되는 온도 구간(약 220 ℃ 내지 약 200 ℃)에서 적층 반도체 패키지(500)는 여전히 양의 방향의 휨을 가지므로, 아래로 볼록한 형태를 가진다. 모 기판(200)에 실장되는 적층 반도체 패키지(500)의 휨의 방향은, 외부 접속 전극들(160)이 응고되는 온도 구간에서의 반도체 패키지(500)의 휨의 방향에 구속되므로, 반도체 장치(600)에서 반도체 패키지(500)는 아래로 볼록한 형태로 모 기판(200)에 실장된다.
본 실시예에서, 모 기판(200) 상에 형성된 외부 접속 단자들(210)의 사이즈는, 반도체 패키지(100)의 제2 전극 패드들(122) 중 대응되는 제2 전극 패드(122)의 사이즈 및 외부 접속 전극들(160) 중 대응되는 외부 접속 전극(160)의 부피 중 적어도 하나를 기초로 하여 적응적으로 결정된다. 이에 따라, 반도체 패키지(100)가 아래로 볼록한 휨을 가지더라도, 외부 접속 전극들(160) 사이의 향상된 평탄도를 가지고 모 기판(200) 상에 실장될 수 있다.
구체적으로, 반도체 패키지(100)의 하부면(112)의 중심 영역에 형성되는 제2 전극 패드(122)의 노출 사이즈는, 반도체 패키지(100)의 하부면(112)의 외곽 영역에 형성되는 제2 전극 패드(122)의 노출 사이즈보다 크다. 따라서, 하부면(112)의 중심 영역에 형성되는 제2 전극 패드(122)에 대응되는 위치에 형성된 외부 접속 단자(210)의 사이즈는, 하부면(112)의 외곽 영역에 형성되는 제2 전극 패드(122)에 대응되는 위치에 형성된 외부 접속 단자(210)의 사이즈보다 크다.
또한, 반도체 패키지(100)의 하부면(112)의 중심 영역에 형성되는 외부 접속 전극(160)의 부피는, 반도체 패키지(100)의 하부면(112)의 외곽 영역에 형성되는 외부 접속 전극(160)의 부피보다 크다. 따라서, 하부면(112)의 중심 영역에 형성되는 외부 접속 전극(160)에 대응되는 위치에 형성된 외부 접속 단자(210)의 사이즈는, 하부면(112)의 외곽 영역에 형성되는 외부 접속 전극(160)에 대응되는 위치에 형성된 외부 접속 단자(210)의 사이즈보다 크다.
이때, 모 기판(200)의 상부에는 외부 접속 단자들(210)의 일부 또는 전부를 노출시키는 보호층(미도시)이 형성될 수 있다. 외부 접속 단자들(210)의 일부를 노출시키는 보호층이 형성된 경우, 외부 접속 단자들(210)의 사이즈는 보호층에 의해 정의된 개방부에 의해 결정된다. 한편, 외부 접속 단자들(210)의 전부를 노출시키는 보호층이 형성된 경우, 외부 접속 단자들(210)의 사이즈는 실제 외부 접속 단자들(210)의 사이즈가 된다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지의 하부면을 나타내는 평면도이다. 도 13은 도 12의 II-II' 선에 따른 반도체 패키지의 일 예를 나타내는 단면도이다.
도 12 및 13을 참조하면, 반도체 패키지(700)는 기판 몸체(710), 금속 배선층(720), 보호층(730), 반도체 칩(140), 몰딩 부재(750), 및 외부 접속 전극들(760)을 포함할 수 있다. 본 실시예에서, 반도체 패키지(700)는 도 1에 도시된 제1 반도체 패키지(PKG1)일 수 있다. 그러므로, 반도체 패키지(700)는 상온에서 도 2에 도시된 바와 같이 위로 볼록한 휨의 방향을 가지고, 고온에서는 도 3에 도시된 바와 같이 아래로 볼록한 휨의 방향을 가질 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서 반도체 패키지(700)는 상온에서 아래로 볼록한 휨의 방향을 가지고, 고온에서는 반대 방향, 즉, 위로 볼록한 휨의 방향을 가질 수 있다.
기판 몸체(710)는 일정한 두께를 갖는 사각판 형태의 절연판으로 상부면(711)과 하부면(712)을 가진다. 여기서, 기판 몸체(710)는 도 6에 도시된 기판 몸체(110)와 실질적으로 유사하게 구현될 수 있다.
금속 배선층(720)은 기판 몸체(710)의 상부면(711)에 형성되는 제1 전극 패드들(721) 및 기판 몸체(710)의 하부면(712)에 형성되는 제2 전극 패드들(722)을 포함한다. 도시되지는 않았으나, 제1 전극 패드들(721)과 제2 전극 패드들(722)은 기판 몸체(710)를 관통하는 비아에 의해 전기적으로 연결되며, 기판 몸체(710)의 내부에는 적어도 하나 이상의 내부 배선층이 더 형성될 수 있다. 여기서, 금속 배선층(720)은 도 6에 도시된 금속 배선층(120)와 실질적으로 유사하게 구현될 수 있다.
보호층(730)은 금속 배선층(720)을 보호하는 절연성 물질로서, 기판 몸체(710)의 상부면(711) 및 하부면(712)을 덮도록 형성된다. 여기서, 보호층(730)은 도 6에 도시된 보호층(130)과 실질적으로 유사하게 구현될 수 있다.
반도체 칩(740)은 기판 몸체(710)의 상부면(711)의 중심 영역에 실장된다. 여기서, 반도체 칩(740)은 도 6에 도시된 반도체 칩(140)과 실질적으로 유사하게 구현될 수 있다. 이때, 반도체 칩(740)은 플립 칩 방식으로 실장될 수 있다. 다시 말해, 반도체 칩(740) 상에 형성된 접속 패드들(741)이 기판 몸체(710)를 향하게 한 후, 솔더 볼들(745)과 같은 도전성 범프들을 이용하여 반도체 칩(740)의 접속 패드들(741)을 기판 몸체(710)에 형성된 본딩 패드(723)에 전기적으로 연결할 수 있다.
몰딩 부재(750)는 반도체 칩(740)과 솔더 볼(745) 사이의 전기적 접속을 보호하기 위하여, 반도체 칩(740)과 기판 몸체(710)의 상부면(711) 사이에 충전된다. 여기서, 몰딩 부재(750)는 도 6에 도시된 몰딩 부재(150)과 실질적으로 유사하게 구현될 수 있다.
외부 접속 전극들(760)은 반도체 패키지(700)를 모 기판 또는 다른 반도체 패키지에 실장 또는 적층하기 위하여, 제2 전극 패드들(722) 상에 각각 형성된다. 여기서, 외부 접속 전극들(760)은 도 6에 도시된 외부 접속 전극들(160)과 실질적으로 유사하게 구현될 수 있다.
도 12에 도시된 바와 같이, 반도체 패키지(700)의 하부면(712)은 반도체 칩(740)의 실장 영역에 대응하는 중심 영역(F) 및 상기 중심 영역(F) 외부의 외곽 영역(G)으로 구분될 수 있다. 이때, 반도체 패키지(700)의 하부면(712)에 형성되는 제2 전극 패드들(722) 간의 간격(pitch)은 그 위치에 따라 서로 다를 수 있다. 구체적으로, 반도체 패키지(700)의 하부면(712)에 형성되는 제2 전극 패드들(722) 간의 간격은 리플로우 솔더링 구간에서 반도체 패키지(700)의 휨 방향을 기초로 하여 서로 다르게 결정할 수 있다. 여기서, 반도체 패키지(700)의 하부면(712)을 중심 영역(F)과 외곽 영역(G)으로만 구분하였지만, 이는 본 발명의 일 실시예에 불과하고, 다른 실시예에서, 반도체 패키지(700)는 중심 영역, 중심 영역 외부의 중간 영역, 및 중간 영역 외부의 외곽 영역으로 구분될 수 있다.
반도체 패키지(700)는 리플로우 솔더링 구간에서 아래로 볼록한 휨을 가지는 경우 리플로우 솔더링 과정에서 반도체 패키지(700)의 중심 영역(F)에 형성될 외부 접속 전극들(760) 간에 단락이 발생할 가능할 가능성이 있다. 그러나, 본 실시예에서, 반도체 패키지(700)의 중심 영역(F)에 형성되는 제2 전극 패드들(722) 간의 간격(D1)은, 외곽 영역(G)에 형성되는 제2 전극 패드들(722) 간의 간격(D2)보다 상대적으로 넓게 설정되고, 이로써, 리플로우 솔더링 과정에서 반도체 패키지(700)가 아래로 볼록하게 휘어지더라도 중심 영역(F)에 형성될 외부 접속 전극들(760) 간에 단락이 발생하는 것을 방지할 수 있다.
보다 상세하게는, 일 실시예에서, 중심 영역(F)에 형성되는 제2 전극 패드들(722) 간의 간격(D1)은 서로 동일하고, 외곽 영역(G)에 형성되는 제2 전극 패드들(722) 간의 간격(D2)도 서로 동일하며, 중심 영역(F)에 형성되는 제2 전극 패드들(722) 간의 간격(D1)은, 외곽 영역(G)에 형성되는 제2 전극 패드들(722) 간의 간격(D2)보다 상대적으로 넓을 수 있다.
다른 실시예에서, 중심 영역(G)에 형성되는 제2 전극 패드들(722) 간의 간격(D1)은 서로 다르고, 외곽 영역(F)에 형성되는 제2 전극 패드들(722) 간의 간격(D2)은 서로 동일하며, 중심 영역(G) 내에서 중심에서 외곽으로 갈수록 제2 전극 패드들(722) 간의 간격(D1)은 점진적으로 감소할 수 있다.
또 다른 실시예에서, 중심 영역(F)에 형성되는 제2 전극 패드들(722) 간의 간격(D2)은 서로 다르고, 외곽 영역(G)에 형성되는 제2 전극 패드들(722) 간의 간격(D1)도 서로 다르며, 반도체 패키지(700)의 중심에서 외곽으로 갈수록 제2 전극 패드들(722) 간의 간격은 점진적으로 감소할 수 있다.
이에 따라, 제2 전극 패드들(722)의 사이즈가 서로 동일하거나 외부 접속 전극들(760)의 부피가 서로 동일하더라도, 중심 영역(F)에 형성되는 제2 전극 패드들(722) 간의 간격(D1)이 외곽 영역(G)에 형성되는 제2 전극 패드들(722) 간의 간격(D2)보다 넓으므로, 리플로우 솔더링 구간에서 외부 접속 전극들(760) 간의 단락을 방지할 수 있다.
한편, 반도체 패키지(700)가 리플로우 솔더링 구간에서 위로 볼록한 휨을 가지는 경우에는, 반도체 패키지(700)의 외곽 영역(G)에 형성되는 제2 전극 패드들(722) 간의 간격(D2)은 중심 영역(F)에 형성되는 제2 전극 패드들(722) 간의 간격(D1)보다 넓을 수 있다. 이 경우, 제2 전극 패드들(722)의 사이즈가 서로 동일하거나 외부 접속 전극들(760)의 부피가 동일하더라도 리플로우 솔더링 구간에서 외곽 영역(G)에 형성될 외부 접속 전극들(760) 간의 단락을 방지할 수 있다.
도 14는 도 12의 II-II' 선에 따른 반도체 패키지의 다른 예를 나타내는 단면도이다.
도 14를 참조하면, 반도체 패키지(700')는 기판 몸체(710), 금속 배선층(720), 보호층(730), 반도체 칩(740), 몰딩 부재(750'), 및 외부 접속 전극들(760)을 포함할 수 있다. 본 실시예에 따른 반도체 패키지(700')는 도 13에 도시된 반도체 패키지(700)의 일부 구성 요소가 변형된 실시예이다. 따라서, 이하에서는 본 실시예에 따른 반도체 패키지(700')와 도 13에 도시된 반도체 패키지(700)와의 차이점에 대해서 상술하고, 동일한 도면부호에 대응되는 부재에 대한 설명은 생략하기로 한다.
반도체 칩(740)은 접착층(742)을 이용하여 기판 몸체(710)의 상부면(711)의 중심 영역 상에 형성되는데, 이때, 반도체 칩(740)은 와이어 본딩 방식으로 실장될 수 있다. 다시 말해, 반도체 칩(740) 상에 접속 패드들(743)이 형성된 면이 상부를 향하게 한 후, 본딩 와이어(744)를 이용하여 반도체 칩(740)의 접속 패드들(743)을 기판 몸체(710)에 형성된 본딩 패드(723')에 전기적으로 연결할 수 있다.
몰딩 부재(750')는 반도체 칩(740), 접착층(742) 및 본딩 와이어(744)를 보호하기 위해 기판 몸체(710)의 상부에 형성될 수 있다. 여기서, 몰딩 부재(750')는 도 7에 도시된 몰딩 부재(150')와 실질적으로 유사하게 구현될 수 있다.
도 15는 도 12의 II-II' 선에 따른 반도체 패키지의 또 다른 예를 타내는 단면도이다.
도 15를 참조하면, 반도체 패키지(700")는 기판 몸체(710), 금속 배선층(720'), 보호층(730'), 반도체 칩(740), 몰딩 부재(750), 및 외부 접속 전극들(760)을 포함할 수 있다. 본 실시예에 따른 반도체 패키지(700")는 도 13에 도시된 반도체 패키지(700)의 일부 구성 요소가 변형된 실시예이다. 따라서, 이하에서는 본 실시예에 따른 반도체 패키지(700")와 도 13에 도시된 반도체 패키지(700)와의 차이점에 대해서 상술하고, 동일한 도면부호에 대응되는 부재에 대한 설명은 생략하기로 한다.
금속 배선층(720')은 기판 몸체(710)의 상부면(711)에 형성되는 제1 전극 패드들(721') 및 기판 몸체(710)의 하부면(712)에 형성되는 제2 전극 패드들(722')을 포함한다. 여기서, 금속 배선층(720')은 도 8에 도시된 금속 배선층(120')과 실질적으로 유사하게 구현될 수 있다.
보호층(730')은 금속 배선층(720')을 보호하는 절연성 물질로서, 기판 몸체(710)의 상부면(711) 및 하부면(712)을 덮도록 형성된다. 여기서, 보호층(730')은 도 8에 도시된 보호층(130')과 실질적으로 유사하게 구현될 수 있다.
도 16은 모 기판에 도 13의 반도체 패키지가 실장된 반도체 장치를 나타내는 단면도이다.
도 16을 참조하면, 반도체 장치(900)는 모 기판(800)과 모 기판(800) 상에 실장된 반도체 패키지(700)를 포함한다. 본 실시예에서, 반도체 패키지(700)는 도 13의 반도체 패키지(700)이므로, 도 13에서 상술된 내용은 이하에서 생략하기로 한다.
상술한 바와 같이, 도 13의 반도체 패키지(700)는 도 1의 제1 반도체 패키지(PKG1)일 수 있으므로, 반도체 패키지(700)는 상온에서는 위로 볼록한 형태를 가지지만, 고온에서는 아래로 볼록한 형태를 가진다. 특히, 리플로우 솔더링 공정에서 외부 접속 전극들(760)이 응고되는 온도 구간(약 220 ℃ 내지 약 200 ℃)에서 반도체 패키지(700)는 여전히 양의 방향의 휨을 가지므로, 아래로 볼록한 형태를 가진다. 모 기판(800)에 실장되는 반도체 패키지(700)의 휨의 방향은, 외부 접속 전극들(760)이 응고되는 온도 구간에서의 반도체 패키지(700)의 휨의 방향에 구속되므로, 반도체 장치(900)에서 반도체 패키지(700)는 아래로 볼록한 형태로 모 기판(800)에 실장된다.
본 실시예에서, 모 기판(800) 상에 형성된 외부 접속 단자들(810) 간의 간격은, 반도체 패키지(700)의 제2 전극 패드들(722) 중 대응되는 제2 전극 패드(722) 간의 간격에 적응적으로 결정된다. 구체적으로, 반도체 패키지(700)의 하부면(712)의 중심 영역(F)에 형성되는 제2 전극 패드들(722) 간의 간격은, 반도체 패키지(700)의 하부면(712)의 외곽 영역(G)에 형성되는 제2 전극 패드들(722) 간의 간격보다 크다. 이에 따라, 하부면(712)의 중심 영역(F)에 형성되는 제2 전극 패드들(722)에 대응되는 위치에 형성된 외부 접속 단자들(710) 간의 간격은, 하부면(712)의 외곽 영역(G)에 형성되는 제2 전극 패드들(722)에 대응되는 위치에 형성된 외부 접속 단자들(710) 간의 간격보다 크다.
도 17은 도 13의 반도체 패키지를 포함하는 적층 반도체 패키지를 나타내는 단면도이다.
도 17을 참조하면, 적층 패키지(1100)는 하부 반도체 패키지(700)와 하부 반도체 패키지(700) 상에 적층된 상부 반도체 패키지(1000)를 포함한다. 본 실시예에서, 하부 반도체 패키지(700)는 도 13의 반도체 패키지(700)이므로, 도 13에서 상술된 내용은 이하에서 생략하기로 한다.
상부 반도체 패키지(1000)는 기판 몸체(1010), 금속 배선층(1020), 보호층(1030), 반도체 칩(1040), 몰딩 부재(1050), 및 외부 접속 전극들(1060)을 포함할 수 있다. 이러한 상부 반도체 패키지(1000)의 구성은 하부 반도체 패키지(700)의 구성과 유사하므로, 하부 반도체 패키지(700)에 대해 상술된 내용은 상부 반도체 패키지(1000)에도 적용된다.
기판 몸체(1010)는 일정한 두께를 갖는 사각판 형태의 절연판으로 상부면(1011)과 하부면(1012)을 가진다. 기판 몸체(1010)는 하부 반도체 패키지(700)에 포함된 기판 몸체(710)와 동일하게 구현될 수 있다.
금속 배선층(1020)은 기판 몸체(1010)의 상부면(1011)에 형성되는 제1 전극 패드들(1021) 및 기판 몸체(1010)의 하부면(1012)에 형성되는 제2 전극 패드들(1022)을 포함한다. 도시되지는 않았으나, 제1 전극 패드들(1021)과 제2 전극 패드들(1022)은 기판 몸체(1010)를 관통하는 비아에 의해 전기적으로 연결되며, 기판 몸체(1010)의 내부에는 적어도 하나 이상의 내부 배선층이 더 형성될 수 있다.
보호층(1030)은 금속 배선층(1020)을 보호하는 절연성 물질로서, 기판 몸체(1010)의 상부면(1011) 및 하부면(1012)을 덮도록 형성된다. 이때, 보호층(1030)은 각각의 제1 전극 패드(1021) 및 각각의 제2 전극 패드(1022)의 중심 영역의 일부가 노출되도록, 기판 몸체(1010) 및 금속 배선층(1020)의 상부에 형성된다. 그러나, 다른 실시예에서, 보호층(1030)은 각각의 제1 전극 패드(1021) 및 각각의 제2 전극 패드(1022)의 전부가 노출되도록, 기판 몸체(1010)의 상부에 형성될 수도 있다.
반도체 칩(1040)은 접착층(1041)을 이용하여 기판 몸체(1010)의 상부면(1011)의 중심 영역 상에 형성되는데, 이때, 반도체 칩(1040)은 와이어 본딩 방식으로 실장될 수 있다. 그러나, 다른 실시예에서, 반도체 칩(1040)은 플립 칩 본딩 방식으로 실장될 수도 있다. 몰딩 부재(1050)는 반도체 칩(1040), 접착층(1041) 및 본딩 와이어(1043)를 보호하기 위해 기판 몸체(1010)의 상부 전면에 형성될 수 있다.
외부 접속 전극들(1060)은 상부 반도체 패키지(1000)를 하부 반도체 패키지(700)에 적층하기 위하여, 제2 전극 패드들(1022) 상에 각각 형성된다. 이때, 외부 접속 전극들(1060)을 통해 제2 전극 패드들(1022)과 하부 반도체 패키지(700)를 본딩하기 위해서는 웨이브 솔더링 또는 리플로우 솔더링 공정과 같은 고온의 열처리를 수행하여야 한다. 이하에서는, 본딩을 위하여 리플로우 솔더링 공정을 수행하는 경우에 대하여 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 웨이브 솔더링 공정을 적용하는 경우에도 동일하게 적용될 수 있다.
본 실시예에서, 하부 반도체 패키지(700)는 도 1의 그래프에서 제1 반도체 패키지(PKG1)이고, 상부 반도체 패키지(1000)는 도 1의 그래프에서 제2 반도체 패키지(PKG2)일 수 있다. 따라서, 외부 접속 전극들(1060)이 응고되는 온도 구간에서 하부 반도체 패키지(700)는 아래로 볼록한 형태의 휨을 가지고, 상부 반도체 패키지(1000)는 위로 볼록한 형태의 휨을 가진다. 하부 반도체 패키지(700)에 적층되는 상부 반도체 패키지(1000)의 휨의 방향은, 외부 접속 전극들(1060)이 응고되는 온도 구간에서의 하부 반도체 패키지(700) 및 상부 반도체 패키지(1000)의 휨의 방향에 구속되므로, 적층 반도체 패키지(1100)에서 상부 반도체 패키지(1000)는 위로 볼록한 형태로 하부 반도체 패키지(700)에 적층된다.
도 18은 도 17의 적층 반도체 패키지를 포함하는 반도체 장치를 나타내는 단면도이다.
도 18을 참조하면, 반도체 장치(1200)는 모 기판(800)과 모 기판(800) 상에 실장된 적층 반도체 패키지(1100)를 포함한다. 본 실시예에서, 적층 반도체 패키지(1100)는 도 17의 반도체 패키지(1100)이므로, 도 17에서 상술된 내용은 이하에서 생략하기로 한다.
이때, 적층 반도체 패키지(1100)는 도 1의 그래프에서 제3 반도체 패키지(PKG3)일 수 있다. 따라서, 적층 반도체 패키지(1100)는 상온에서 위로 볼록한 형태를 가지지만, 고온에서는 아래로 볼록한 형태를 가진다. 특히, 리플로우 솔더링 공정에서 외부 접속 전극들(760)이 응고되는 온도 구간(약 220 ℃ 내지 약 200 ℃)에서 적층 반도체 패키지(1100)는 여전히 양의 방향의 휨을 가지므로, 아래로 볼록한 형태를 가진다. 모 기판(800)에 실장되는 적층 반도체 패키지(1100)의 휨의 방향은, 외부 접속 전극들(760)이 응고되는 온도 구간에서의 적층 반도체 패키지(1100)의 휨의 방향에 구속되므로, 반도체 장치(1200)에서 적층 반도체 패키지(1100)는 아래로 볼록한 형태로 모 기판(800)에 실장된다.
본 실시예에서, 모 기판(800) 상에 형성된 외부 접속 단자들(810)의 사이즈는, 반도체 패키지(700)의 제2 전극 패드들(722) 중 대응되는 제2 전극 패드들(722) 간의 간격에 따라 적응적으로 결정된다. 구체적으로, 반도체 패키지(700)의 하부면(712)의 중심 영역(F)에 형성되는 제2 전극 패드들(722) 간의 간격은, 반도체 패키지(700)의 하부면(712)의 외곽 영역(G)에 형성되는 제2 전극 패드들(722) 간의 간격보다 크다. 이에 따라, 하부면(712)의 중심 영역(F)에 형성되는 제2 전극 패드들(722)에 대응되는 위치에 형성된 외부 접속 단자들(810) 간의 간격은, 하부면(712)의 외곽 영역(G)에 형성되는 제2 전극 패드들(722)에 대응되는 위치에 형성된 외부 접속 단자들(810) 간의 간격보다 크다.
예를 들어, 모 기판(800)은 PCB 기판일 수 있고, 하부 반도체 패키지(700)는 CPU일 수 있으며, 상부 반도체 패키지(1000)는 메모리일 수 있다. 이때, 하부 반도체 패키지(700)의 제2 면(712)의 중심 영역(F)에 형성되는 제2 전극 패드들(722)에는 전원 전압(VDD) 또는 접지 전압(VSS)이 인가될 수 있고, 외곽 영역(G)에 형성되는 제2 전극 패드들(722)에는 그 밖의 신호 전압이 인가될 수 있다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 하부면을 나타내는 평면도이다. 도 20은 도 19의 III-III' 선에 따른 반도체 패키지의 일 예를 나타내는 단면도이다.
도 19 및 20을 참조하면, 반도체 패키지(1300)는 기판 몸체(1310), 금속 배선층(1320), 보호층(1330), 반도체 칩(1340), 몰딩 부재(1350), 및 외부 접속 전극들(1360)을 포함할 수 있다. 본 실시예에서, 반도체 패키지(1300)는 도 1에 도시된 제1 반도체 패키지(PKG1)일 수 있다. 그러므로, 반도체 패키지(1300)는 상온에서 도 2에 도시된 바와 같이 위로 볼록한 휨의 방향을 가지고, 고온에서는 도 3에 도시된 바와 같이 아래로 볼록한 휨의 방향을 가질 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서 반도체 패키지(1300)는 상온에서 아래로 볼록한 휨의 방향을 가지고, 고온에서는 반대 방향, 즉, 위로 볼록한 휨의 방향을 가질 수 있다.
기판 몸체(1310)는 일정한 두께를 갖는 사각판 형태의 절연판으로 상부면(1311)과 하부면(1312)을 가진다. 여기서, 기판 몸체(1310)는 도 6에 도시된 기판 몸체(110)와 실질적으로 유사하게 구현될 수 있다.
금속 배선층(1320)은 기판 몸체(1310)의 상부면(1311)에 형성되는 제1 전극 패드들(1321) 및 기판 몸체(1310)의 하부면(1312)에 형성되는 제2 전극 패드들(1322)을 포함한다. 도시되지는 않았으나, 제1 전극 패드들(1321)과 제2 전극 패드들(1322)은 기판 몸체(1310)를 관통하는 비아에 의해 전기적으로 연결되며, 기판 몸체(1310)의 내부에는 적어도 하나 이상의 내부 배선층이 더 형성될 수 있다. 여기서, 금속 배선층(1320)은 도 6에 도시된 금속 배선층(120)와 실질적으로 유사하게 구현될 수 있다.
보호층(1330)은 금속 배선층(1320)을 보호하는 절연성 물질로서, 기판 몸체(1310)의 상부면(1311) 및 하부면(1312)을 덮도록 형성된다. 여기서, 보호층(1330)은 도 6에 도시된 보호층(130)과 실질적으로 유사하게 구현될 수 있다.
반도체 칩(1340)은 기판 몸체(1310)의 상부면(1311)의 중심 영역에 실장된다. 여기서, 반도체 칩(1340)은 도 6에 도시된 반도체 칩(140)과 실질적으로 유사하게 구현될 수 있다. 이때, 반도체 칩(1340)은 플립 칩 방식으로 실장될 수 있다. 다시 말해, 반도체 칩(1340) 상에 형성된 접속 패드들(1341)이 기판 몸체(1310)를 향하게 한 후, 솔더 볼들(1345)과 같은 도전성 범프들을 이용하여 반도체 칩(1340)의 접속 패드들(1341)을 기판 몸체(1310)에 형성된 본딩 패드(1323)에 전기적으로 연결할 수 있다.
몰딩 부재(1350)는 반도체 칩(1340)과 솔더 볼(1345) 사이의 전기적 접속을 보호하기 위하여, 반도체 칩(1340)과 기판 몸체(1310)의 상부면(1311) 사이에 충전된다. 여기서, 몰딩 부재(1350)는 도 6에 도시된 몰딩 부재(150)과 실질적으로 유사하게 구현될 수 있다.
외부 접속 전극들(1360)은 반도체 패키지(1300)를 모 기판 또는 다른 반도체 패키지에 실장 또는 적층하기 위하여, 제2 전극 패드들(1322) 상에 각각 형성된다. 여기서, 외부 접속 전극들(1360)은 도 6에 도시된 외부 접속 전극들(160)과 실질적으로 유사하게 구현될 수 있다.
도 19에 도시된 바와 같이, 반도체 패키지(1300)의 하부면(1312)은 반도체 칩(1340)의 실장 영역에 대응하는 중심 영역(H) 및 상기 중심 영역(H) 외부의 외곽 영역(I)으로 구분될 수 있다. 이때, 반도체 패키지(1300)의 하부면(1312)에 형성되는 제2 전극 패드들(1322) 간의 간격 및 제2 전극 패드들(1322)의 노출 사이즈 중 적어도 하나는 그 위치에 따라 서로 다를 수 있다. 여기서, 반도체 패키지(1300)의 하부면(1312)을 중심 영역(H)과 외곽 영역(I)으로만 구분하였지만, 이는 본 발명의 일 실시예에 불과하고, 다른 실시예에서, 반도체 패키지(1300)는 중심 영역, 중심 영역 외부의 중간 영역, 및 중간 영역 외부의 외곽 영역으로 구분될 수 있다.
반도체 패키지(1300)가 리플로우 솔더링 구간에서 아래로 볼록한 휨을 가지는 경우 리플로우 솔더링 과정에서 반도체 패키지(1300)의 중심 영역(H)에 형성될 외부 접속 전극들(1360) 간에 단락이 발생할 가능할 가능성이 있다. 그러나, 본 실시예에서, 반도체 패키지(1300)의 중심 영역(H)에 형성되는 제2 전극 패드들(1322) 간의 간격(D1)은, 외곽 영역(I)에 형성되는 제2 전극 패드들(1322) 간의 간격(D2)보다 상대적으로 넓게 설정될 수 있다. 이로써, 리플로우 솔더링 과정에서 반도체 패키지(1300)가 아래로 볼록하게 휘어지더라도, 중심 영역(H)에 형성될 외부 접속 전극들(1360) 간에 단락이 발생할 가능성을 줄일 수 있다.
보다 상세하게는, 일 실시예에서, 중심 영역(H)에 형성되는 제2 전극 패드들(1322) 간의 간격은 서로 동일하고, 외곽 영역(I)에 형성되는 제2 전극 패드들(1322) 간의 간격도 서로 동일하며, 중심 영역(H)에 형성되는 제2 전극 패드들(1322) 간의 간격은, 외곽 영역(I)에 형성되는 제2 전극 패드들(1322) 간의 간격보다 상대적으로 넓을 수 있다.
다른 실시예에서, 중심 영역(H)에 형성되는 제2 전극 패드들(1322) 간의 간격은 서로 다르고, 외곽 영역(I)에 형성되는 제2 전극 패드들(1322) 간의 간격은 서로 동일하며, 중심 영역(H) 내에서 중심에서 외곽으로 갈수록 제2 전극 패드들(1322) 간의 간격은 점진적으로 감소할 수 있다.
또 다른 실시예에서, 중심 영역(H)에 형성되는 제2 전극 패드들(1322) 간의 간격은 서로 다르고, 외곽 영역(I)에 형성되는 제2 전극 패드들(1322) 간의 간격도 서로 다르며, 반도체 패키지(1300)의 중심에서 외곽으로 갈수록 제2 전극 패드들(1322) 간의 간격은 점진적으로 감소할 수 있다.
이에 따라, 제2 전극 패드들(1322)의 사이즈가 서로 동일하거나 외부 접속 전극들(1360)의 부피가 서로 동일하더라도, 중심 영역(H)에 형성되는 제2 전극 패드들(1322) 간의 간격(D1)이 외곽 영역(I)에 형성되는 제2 전극 패드들(1322) 간의 간격(D2)보다 넓으므로, 리플로우 솔더링 구간에서 외부 접속 전극들(1360) 간의 단락을 방지할 수 있다.
또한, 반도체 패키지(1300)가 리플로우 솔더링 구간에서 아래로 볼록한 휨을 가지는 경우 반도체 패키지(1300)의 중심 영역(H)에 형성될 외부 접속 전극들(1360)의 높이는, 반도체 패키지(1300)의 외곽 영역(I)에 형성될 외부 접속 전극들(1360)의 높이보다 상대적으로 낮아야 한다. 이를 위해, 반도체 패키지(1300)의 중심 영역(H)에 형성되는 제2 전극 패드들(1322)의 노출 사이즈는 외곽 영역(I)에 형성되는 제2 전극 패드들(1322)의 노출 사이즈보다 상대적으로 크게 설정될 수 있다. 나아가, 반도체 패키지(1300)의 하부면(1312)의 중심 영역(H)에 형성되는 외부 접속 전극(1360)의 부피는 작게 설정하고, 하부면(1312)의 외곽 영역(I)에 형성되는 외부 접속 전극(1360)의 부피는 크게 설정될 수 있다. 이에 따라, 리플로우 솔더링 구간에서 외부 접속 전극(1360)이 용융되는 동안 외부 접속 전극(1360)이 측면 방향으로 퍼지는 현상을 줄일 수 있으므로, 인접한 외부 접속 전극들(1360) 사이의 단락을 방지할 수 있다.
상술한 바와 같이, 본 실시예에 따르면, 제2 전극 패드들(1322) 각각의 노출 사이즈 및 외부 접속 전극들(1360) 각각의 부피 중 적어도 하나, 그리고, 제2 전극 패드들(1322) 간의 간격을 서로 다르게 결정함으로써, 외부 접속 전극들(1360) 각각의 높이는 서로 다를 수 있고, 이로써, 반도체 패키지(1300)에 형성되는 외부 접속 전극들(1360) 사이의 평탄도가 향상될 수 있고, 외부 접속 전극들(1360) 사이에 단락을 방지할 수 있다.
한편, 반도체 패키지(1300)가 리플로우 솔더링 구간에서 위로 볼록한 휨을 가지는 경우에는, 반도체 패키지(1300)의 외곽 영역(I)에 형성되는 제2 전극 패드들(1322) 간의 간격은 중심 영역(H)에 형성되는 제2 전극 패드들(1322) 간의 간격보다 넓을 수 있다. 또한, 반도체 패키지(1300)의 중심 영역(H)에 형성되는 제2 전극 패드들(1322)의 노출 사이즈는 외곽 영역(I)에 형성되는 제2 전극 패드들(1322)의 노출 사이즈보다 작을 수 있다. 나아가, 반도체 패키지(1300)의 중심 영역(H)에 형성될 외부 접속 전극들(1360)의 부피는 외곽 영역(I)에 형성될 외부 접속 전극들(1360)의 부피보다 클 수 있다.
도 21은 도 19의 III-III' 선에 따른 반도체 패키지의 다른 예를 나타내는 단면도이다.
도 21을 참조하면, 반도체 패키지(1300')는 기판 몸체(1310), 금속 배선층(1320), 보호층(1330), 반도체 칩(1340), 몰딩 부재(1350'), 및 외부 접속 전극들(1360)을 포함할 수 있다. 본 실시예에 따른 반도체 패키지(1300')는 도 19에 도시된 반도체 패키지(1300)의 일부 구성 요소가 변형된 실시예이다. 따라서, 이하에서는 본 실시예에 따른 반도체 패키지(1300')와 도 19에 도시된 반도체 패키지(1300)와의 차이점에 대해서 상술하고, 동일한 도면부호에 대응되는 부재에 대한 설명은 생략하기로 한다.
반도체 칩(1340)은 접착층(1342)을 이용하여 기판 몸체(1310)의 상부면(1311)의 중심 영역 상에 형성되는데, 이때, 반도체 칩(1340)은 와이어 본딩 방식으로 실장될 수 있다. 다시 말해, 반도체 칩(1340) 상에 접속 패드들(1343)이 형성된 면이 상부를 향하게 한 후, 본딩 와이어(1344)를 이용하여 반도체 칩(1340)의 접속 패드들(1343)을 기판 몸체(1310)에 형성된 본딩 패드(1323')에 전기적으로 연결할 수 있다.
몰딩 부재(1350')는 반도체 칩(1340), 접착층(1342) 및 본딩 와이어(1344)를 보호하기 위해 기판 몸체(1310)의 상부에 형성될 수 있다. 여기서, 몰딩 부재(1350')는 도 7에 도시된 몰딩 부재(150')와 실질적으로 유사하게 구현될 수 있다.
도 22는 도 19의 III-III' 선에 따른 반도체 패키지의 또 다른 예를 타내는 단면도이다.
도 22를 참조하면, 반도체 패키지(1300")는 기판 몸체(1310), 금속 배선층(1320'), 보호층(1330'), 반도체 칩(1340), 몰딩 부재(1350), 및 외부 접속 전극들(1360)을 포함할 수 있다. 본 실시예에 따른 반도체 패키지(1300")는 도 19에 도시된 반도체 패키지(1300)의 일부 구성 요소가 변형된 실시예이다. 따라서, 이하에서는 본 실시예에 따른 반도체 패키지(1300")와 도 20에 도시된 반도체 패키지(1300)와의 차이점에 대해서 상술하고, 동일한 도면부호에 대응되는 부재에 대한 설명은 생략하기로 한다.
금속 배선층(1320')은 기판 몸체(1310)의 상부면(1311)에 형성되는 제1 전극 패드들(1321') 및 기판 몸체(1310)의 하부면(1312)에 형성되는 제2 전극 패드들(1322')을 포함한다. 여기서, 금속 배선층(1320')은 도 8에 도시된 금속 배선층(120')과 실질적으로 유사하게 구현될 수 있다.
보호층(1330')은 금속 배선층(1320')을 보호하는 절연성 물질로서, 기판 몸체(1310)의 상부면(1311) 및 하부면(1312)을 덮도록 형성된다. 여기서, 보호층(1330')은 도 8에 도시된 보호층(130')과 실질적으로 유사하게 구현될 수 있다.
도 23은 모 기판에 도 20의 반도체 패키지가 실장된 반도체 장치를 나타내는 단면도이다.
도 23을 참조하면, 반도체 장치(1500)는 모 기판(1400)과 모 기판(1400) 상에 실장된 반도체 패키지(1300)를 포함한다. 본 실시예에서, 반도체 패키지(1300)는 도 20의 반도체 패키지(1300)이므로, 도 20에서 상술된 내용은 이하에서 생략하기로 한다.
상술한 바와 같이, 도 20의 반도체 패키지(1300)는 도 1의 제1 반도체 패키지(PKG1)일 수 있으므로, 반도체 패키지(1300)는 상온에서는 위로 볼록한 형태를 가지지만, 고온에서는 아래로 볼록한 형태를 가진다. 특히, 리플로우 솔더링 공정에서 외부 접속 전극들(1360)이 응고되는 온도 구간(약 220 ℃ 내지 약 200 ℃)에서 반도체 패키지(1300)는 여전히 양의 방향의 휨을 가지므로, 아래로 볼록한 형태를 가진다. 모 기판(1400)에 실장되는 반도체 패키지(1300)의 휨의 방향은, 외부 접속 전극들(1360)이 응고되는 온도 구간에서의 반도체 패키지(1300)의 휨의 방향에 구속되므로, 반도체 장치(1500)에서 반도체 패키지(1300)는 아래로 볼록한 형태로 모 기판(1400)에 실장된다.
본 실시예에서, 모 기판(1400) 상에 형성된 외부 접속 단자들(1410) 간의 간격은, 반도체 패키지(1300)의 제2 전극 패드들(1322) 중 대응되는 제2 전극 패드들(1322) 간의 간격에 적응적으로 결정된다. 구체적으로, 반도체 패키지(1300)의 하부면(1312)의 중심 영역(H)에 형성되는 제2 전극 패드들(1322) 간의 간격은, 반도체 패키지(1300)의 하부면(1312)의 외곽 영역(I)에 형성되는 제2 전극 패드들(1322) 간의 간격보다 크다. 이에 따라, 하부면(1312)의 중심 영역(H)에 형성되는 제2 전극 패드들(1322)에 대응되는 위치에 형성된 외부 접속 단자들(1310) 간의 간격은, 하부면(1312)의 외곽 영역(I)에 형성되는 제2 전극 패드들(1322)에 대응되는 위치에 형성된 외부 접속 단자들(1310) 간의 간격보다 크다.
또한, 본 실시예에서, 모 기판(1400) 상에 형성된 외부 접속 단자들(1410)의 사이즈는, 반도체 패키지(1300)의 제2 전극 패드들(1322) 중 대응되는 제2 전극 패드들(1322)의 사이즈에 적응적으로 결정된다. 구체적으로, 반도체 패키지(1300)의 하부면(1312)의 중심 영역(H)에 형성되는 제2 전극 패드들(1322)의 사이즈는, 반도체 패키지(1300)의 하부면(1312)의 외곽 영역(I)에 형성되는 제2 전극 패드들(1322)의 사이즈보다 크다. 이에 따라, 하부면(1312)의 중심 영역(H)에 형성되는 제2 전극 패드들(1322)에 대응되는 위치에 형성된 외부 접속 단자들(1310)의 사이즈는, 하부면(1312)의 외곽 영역(I)에 형성되는 제2 전극 패드들(1322)에 대응되는 위치에 형성된 외부 접속 단자들(1310)의 사이즈보다 크다.
도 24는 도 20의 반도체 패키지를 포함하는 적층 반도체 패키지를 나타내는 단면도이다.
도 24를 참조하면, 적층 패키지(1700)는 하부 반도체 패키지(1300)와 하부 반도체 패키지(1300) 상에 적층된 상부 반도체 패키지(1600)를 포함한다. 본 실시예에서, 하부 반도체 패키지(1300)는 도 20의 반도체 패키지(1300)이므로, 도 20에서 상술된 내용은 이하에서 생략하기로 한다. 또한, 상부 반도체 패키지(1600)은 도 17에 도시된 상부 반도체 패키지(1100)와 실질적으로 유사하게 구현될 수 있는바, 도 17에서 상술된 내용은 이하에서 생략하기로 한다.
도 25는 도 24의 적층 반도체 패키지를 포함하는 반도체 장치를 나타내는 단면도이다.
도 25를 참조하면, 반도체 장치(1800)는 모 기판(1400)과 모 기판(1400) 상에 실장된 적층 반도체 패키지(1700)를 포함한다. 본 실시예에서, 적층 반도체 패키지(1700)는 도 24의 반도체 패키지(1700)이므로, 도 24에서 상술된 내용은 이하에서 생략하기로 한다.
예를 들어, 모 기판(1400)은 PCB 기판일 수 있고, 하부 반도체 패키지(1300)는 CPU일 수 있으며, 상부 반도체 패키지(1600)는 메모리일 수 있다. 이때, 하부 반도체 패키지(1300)의 제2 면(1312)의 중심 영역(H)에 형성되는 제2 전극 패드들(1322)에는 전원 전압(VDD) 또는 접지 전압(VSS)이 인가될 수 있고, 외곽 영역(I)에 형성되는 제2 전극 패드들(1322)에는 그 밖의 신호 전압이 인가될 수 있다.
도 26은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도이다.
도 26을 참조하면, 반도체 패키지의 제조 방법은 도 5 내지 25에 도시된 반도체 패키지를 제조하는 과정을 나타낸다. 따라서, 도 5 내지 25에서 상술된 내용은 본 실시예에도 적용될 수 있다.
2600 단계에서, 제1 면과 제2 면을 갖는 기판 몸체를 제공한다.
2610 단계에서, 반도체 패키지에 대한 리플로우 솔더링 프로파일을 기초로 하여, 리플로우 솔더링 구간에서 반도체 패키지의 휨 방향을 분석한다.
2620 단계에서, 리플로우 솔더링 구간에서 반도체 패키지의 휨 방향이 0 보다 큰지 판단한다. 반도체 패키지의 휨 방향이 0 보다 큰 경우에 반도체 패키지는 아래로 볼록한 형태를 가지고, 이때 2630 단계를 수행한다. 한편, 반도체 패키지의 휨 방향이 0 보다 작은 경우에 반도체 패키지는 위로 볼록한 형태를 가지고, 이때 2640 단계를 수행한다.
2630 단계에서, 기판 몸체의 제1 면의 중심 영역에 배치될 전극 패드의 사이즈를 제1 면의 외곽 영역에 배치될 전극 패드의 사이즈보다 큰 것으로 결정하거나 제1 면의 중심 영역에 배치될 전극 패드들 간의 간격을 제1 면의 외곽 영역에 배치될 전극 패드들 간의 간격보다 넓게 결정한다.
2640 단계에서, 기판 몸체의 제1 면의 중심 영역에 배치될 전극 패드의 사이즈를 제1 면의 외곽 영역에 배치될 전극 패드의 사이즈보다 작은 것으로 결정하거나 제1 면의 중심 영역에 배치될 전극 패드들 간의 간격을 제1 면의 외곽 영역에 배치될 전극 패드들 간의 간격보다 좁게 결정한다.
2650 단계에서, 2630 단계 또는 2640 단계에서 결정된 사이즈 및 간격 중 적어도 하나에 따라 기판 몸체의 제1 면 상에 전극 패드들을 형성한다.
2660 단계에서, 기판 몸체의 제2 면에 반도체 칩을 실장한다.
이하에서는, 본 발명에 의한 반도체 패키지를 이용한 다양한 응용예를 설명하기로 한다. 반도체 패키지를 이용한 응용예는 여러 가지가 있을 수 있지만 일부의 응용예에 대해서만 설명하기로 한다.
도 27은 본 발명의 일 실시예에 따른 반도체 패키지를 이용한 메모리 카드를 나타내는 개략도이다.
도 27을 참조하면, 메모리 카드(2700)는 하우징(2730) 내에 컨트롤러(2710)와 메모리(2720)를 포함할 수 있고, 컨트롤러(2710)와 메모리(2720)는 전기적인 신호를 교환할 수 있다.　 예를 들어, 컨트롤러(2710)의 명령에 따라서, 메모리(2720)와 컨트롤러(2710)는 데이터를 주고받을 수 있다.　 이에 따라, 메모리 카드(2700)는 메모리(2720)에 데이터를 저장하거나 또는 메모리(2720)로부터 데이터를 외부로 출력할 수 있다.
예를 들어, 메모리(2720)는 도 5 내지 도 25의 반도체 패키지, 반도체 장치, 또는 적층 반도체 패키지를 포함할 수 있다.　 이러한 메모리 카드(2700)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다.　 예를 들어, 메모리 카드(2700)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
도 28는 본 발명의 일 실시예에 따른 반도체 패키지를 이용한 패키지 모듈의 구성을 도시한 개략도이다.
도 28을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지는 패키지 모듈(2800)에 응용될 수 있다. 패키지 모듈(2800)의 모듈 기판(2810)에는 복수의 반도체 패키지들(2840)이 부착되어 있다. 패키지 모듈(2800)은 일측에 QFP 형태의 패키지(2820)가 부착되어 있고, 타측에는 외부 접속 단자(2830)가 위치한다. 본 발명의 일 실시예에 따른 반도체 패키지는 도 28에 한정되지 않고 다양한 패키지 모듈에 적용될 수 있다.
도 29는 본 발명의 일 실시예에 따른 반도체 패키지를 이용한 전자 시스템의 구성을 도시한 개략도이다.
도 29를 참조하면, 전자 시스템(2900)은 프로세서(2910), 메모리부(2920) 및 입/출력 장치(2930)를 포함할 수 있고, 이들은 버스(bus, 2940)를 이용하여 서로 데이터 통신을 할 수 있다.　 프로세서(1510)는 프로그램을 실행하고 시스템(2900)을 제어하는 역할을 할 수 있다.　 입/출력 장치(2930)는 시스템(2900)의 데이터를 입력 또는 출력하는데 이용될 수 있다.　 시스템(2900)은 입/출력 장치(2930)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.　 메모리부(2920)는 프로세서(2910)의 동작을 위한 코드 및 데이터를 저장할 수 있다.　 예를 들어, 메모리부(2910)는 도 5 내지 25의 반도체 패키지, 반도체 장치 및 적층 반도체 패키지를 포함할 수 있다.
예를 들어, 이러한 전자 시스템(2900)은 메모리(2920)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 드라이브(solid state drive; SSD) 또는 가전제품(household appliances)에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (17)

  1. 제1 면 및 제2 면을 갖는 기판 몸체, 상기 제1 면에 실장되는 반도체 칩 및 상기 제2 면에 형성되는 복수의 제1 전극 패드들을 가지는 반도체 패키지;
    상기 복수의 전극 패드들 각각에 형성되는 복수의 외부 접속 전극들; 및
    상기 복수의 외부 접속 전극들에 각각 전기적으로 접속되는 복수의 제2 전극 패드들을 가지는 모 기판(mother board)을 포함하고,
    상기 복수의 외부 접속 전극들 각각의 높이 및 상기 복수의 제1 전극 패드들 간의 간격 중 적어도 하나는, 상기 복수의 외부 접속 전극들을 형성하기 위한 열처리 과정에서 상기 복수의 외부 접속 전극들의 용융점 부근의 솔더링 온도 구간에서 상기 반도체 패키지의 휨 방향을 기초로 하여 서로 다르게 결정되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 제1 전극 패드들 각각의 사이즈 및 상기 복수의 외부 접속 전극들 각각의 부피 중 적어도 하나는, 상기 솔더링 온도 구간에서 상기 반도체 패키지의 휨 방향을 기초로 하여 서로 다르게 결정되고, 이에 따라 상기 복수의 외부 접속 전극들 각각의 높이는 서로 다르게 결정되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 복수의 제2 전극 패드들 각각의 사이즈는, 상기 복수의 외부 접속 전극들 중 대응되는 외부 접속 전극의 부피 및 상기 복수의 제1 전극 패드들 중 대응되는 제1 전극 패드의 사이즈 중 적어도 하나에 적응적으로 서로 다르게 결정되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 복수의 제2 전극 패드들 간의 간격은, 상기 복수의 제1 전극 패드들 중 대응되는 제1 전극 패드들 간의 간격에 적응적으로 서로 다르게 결정되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 반도체 패키지는 상기 솔더링 온도 구간에서 아래로 볼록한(concave) 휨 방향을 가지는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 복수의 제1 전극 패드들 간의 간격은 상기 제2 면의 중심에서 외곽으로 갈수록 좁아지는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서,
    상기 복수의 제1 전극 패드들 중 상기 제2 면의 중심 영역에 형성되는 제1 전극 패드들 간의 간격은, 상기 제2 면의 외곽 영역에 형성되는 제1 전극 패드들 간의 간격보다 넓은 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 복수의 제1 전극 패드들 중 상기 제2 면의 중심 영역에 형성되는 제1 전극 패드들 간의 간격은 서로 동일하고, 상기 제2 면의 외곽 영역에 형성되는 제1 전극 패드들 간의 간격도 서로 동일한 것을 특징으로 하는 반도체 장치.
  9. 제5항에 있어서,
    상기 복수의 제1 전극 패드들 중 상기 제2 면의 중심 영역에 형성되는 제1 전극 패드들 간의 간격은 중심에서 외곽으로 갈수록 좁아지고, 상기 제2 면의 외곽 영역에 형성되는 제1 전극 패드들 간의 간격은 서로 동일한 것을 특징으로 하는 반도체 장치.
  10. 제5항에 있어서,
    상기 복수의 외부 접속 전극들 중 상기 제2 면의 중심 영역에 형성되는 외부 접속 전극들의 높이는, 상기 제2 면의 외곽 영역에 형성되는 외부 접속 전극들의 높이보다 낮은 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 복수의 제1 전극 패드들 중 상기 제2 면의 중심 영역에 형성되는 제1 전극 패드들의 사이즈는, 상기 제2 면의 외곽 영역에 형성되는 제1 전극 패드들의 사이즈보다 큰 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서,
    상기 복수의 제1 전극 패드들 중 상기 제2 면의 중심 영역에 형성되는 제1 전극 패드들 중 적어도 하나는 더미 패드인 것을 특징으로 하는 반도체 장치.
  13. 제10항에 있어서,
    상기 복수의 외부 접속 전극들 중 상기 제2 면의 중심 영역에 형성되는 외부 접속 전극들의 부피는, 상기 제2 면의 외곽 영역에 형성되는 외부 접속 전극들의 부피보다 작은 것을 특징으로 하는 반도체 장치.
  14. 제2항에 있어서,
    상기 반도체 패키지는, 상기 복수의 제1 전극 패드들 각각의 일부를 노출시키도록 상기 기판 몸체의 상기 제2 면의 상부에 형성되는 보호층을 더 포함하고,
    상기 복수의 제1 전극 패드들의 사이즈는 상기 보호층에 의해 노출되는 영역의 사이즈인 것을 특징으로 하는 반도체 장치.
  15. 제2항에 있어서,
    상기 반도체 패키지는, 상기 복수의 전극 제1 패드들을 노출시키도록 상기 기판 몸체의 상기 제2 면의 상부에 형성되는 보호층을 더 포함하고,
    상기 복수의 전극 패드들의 사이즈는 상기 복수의 전극 패드들의 실제 사이즈인 것을 특징으로 하는 반도체 장치.
  16. 제1항에 있어서,
    상기 솔더링 온도는 220 ℃ 내지 260 ℃ 인 것을 특징으로 하는 반도체 장치.
  17. 제1항에 있어서,
    상기 반도체 패키지의 상부에 적층되는 상부 반도체 패키지를 더 포함하는 것을 특징으로 하는 반도체 장치.
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KR20190074183A (ko) * 2017-12-19 2019-06-27 파워테크 테크놀로지 인코포레이티드 전자 장치 및 그의 전자 회로 기판

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