KR102561718B1 - 인터포저 지지 구조 메커니즘을 갖는 집적 회로 패키징 시스템 및 그 제조 방법 - Google Patents

인터포저 지지 구조 메커니즘을 갖는 집적 회로 패키징 시스템 및 그 제조 방법 Download PDF

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희조 치
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Abstract

집적 회로 패키징 시스템을 제조하는 방법 및 집적 회로 패키징 시스템이 제공되며, 이러한 시스템은: 베이스 기판과, 여기서 베이스 기판은 베이스 단자를 포함하고; 베이스 기판 상의 집적 회로 디바이스와; 베이스 단자 상의 하부 전도성 조인트와; 하부 전도성 조인트 상의 전도성 볼과, 여기서 전도성 볼은 코어 바디를 포함하고; 그리고 전도성 볼 위의 인터포저를 포함한다.

Description

인터포저 지지 구조 메커니즘을 갖는 집적 회로 패키징 시스템 및 그 제조 방법{INTEGRATED CIRCUIT PACKAGING SYSTEM WITH INTERPOSER SUPPORT STRUCTURE MECHANISM AND METHOD OF MANUFACTURE THEREOF}
본 발명은 집적 회로 패키징 시스템(integrated circuit packaging system)에 관한 것이고, 더 구체적으로는, 인터포저 지지 구조 메커니즘(interposer support structure mechanism)을 갖는 시스템에 관한 것이다.
휴대용 전자 디바이스들(예를 들어, 셀룰러 전화기들, 랩탑 컴퓨터들, 및 개인용 디지털 보조기기(Personal Digital Assistant, PDA)들)에 대한 급속하게 성장하는 시장은 현대 생활의 필연적인 일 부분이다. 다수의 휴대용 디바이스들은 다음 세대 패키징을 위한 가장 큰 잠재적 시장 기회들 중 하나를 나타낸다. 이러한 디바이스들은, 이들이 일반적으로 소형이어야만 하고, 경량이어야만 하며, 그리고 기능이 풍부해야만 한다는 점, 그리고 이들이 상대적으로 낮은 비용으로 대량 생산돼야만 한다는 점에서, 제조 통합화에 큰 영향을 미치는 고유한 속성들을 가지고 있다.
반도체 산업의 확장에 따라, 전자기기 패키징 산업은, 소비자의 기대치 증가, 그리고 시장에서 의미있는 제품 차별화에 대한 기회 감소와 함께, 지속적으로 증가하는 상업적 경쟁 압력을 겪고 있다.
패키징, 재료 공학 및 개발은, 다음 세대 제품들의 개발을 위한 로드 맵(road maps)에서 아웃라인(outline)되는 이러한 다음 세대 전자기기 삽입 전략들의 바로 핵심에 있다. 미래의 전자 시스템들은 오늘날과 비교해, 더 지능적일 수 있고, 더 높은 밀도를 가질 수 있고, 더 적은 전력을 사용할 수 있고, 더 높은 속도로 동작할 수 있고, 그리고 더 낮은 비용을 갖는 복합 기술 디바이스들 및 조립체 구조들을 포함할 수 있다.
예를 들어, 현재의 패키징 공급자들은 가까운 장래에 일 테라헤르츠(TeraHertz, THz)를 초월하도록 계획된 고속 컴퓨터 디바이스들을 수용하기 위해 분투하고 있다. 현재의 기술들, 물질들, 장비, 및 구조들은 이러한 새로운 디바이스들의 기본적인 조립체에 도전하고 있지만 여전히 냉각 및 신뢰도 관련 문제들에 적절히 대체하지 못하고 있다.
다음 레벨의 상호연결 조립체들의 기술적 능력의 엔벨로프(envelope)는 아직 알려지지 않고 있으며, 명확한 비용 효율적 기술도 아직 확인되지 않고 있다. 다음 세대 디바이스들의 성능 요건을 넘어, 산업계는 지금 이윤 목표를 충족시키기 위해 비용이 가장 중요한 생산 차별화 요소가 되도록 요구하고 있다.
결과적으로, 로드 맵은 전자기기 패키징이 정밀 극소 폼 팩터(precision, ultra miniature form factors)를 갖도록 요구하고 있으며, 이것은 허용가능한 양품률(yield)을 달성하기 위해 자동화를 요구한다. 이러한 도전과제들은 제조의 자동화를 요구할 뿐만 아니라 생산 관리자 및 소비자에 대한 정보 및 데이터 흐름의 자동화도 요구한다.
반도체의 연속되는 세대에 있어 마이크로프로세서 및 휴대용 전자기기의 진보된 패키징 요건에 대처하기 위한 다수의 접근법들이 존재해 오고 있다. 다수의 산업 로드맵은 현재의 반도체 능력과 이용가능한 지원하는 전자기기 패키징 기술 간의 상당한 간극(gaps)을 확인하고 있다. 현재의 기술과 관련된 제한사항 및 문제는 클럭 속도(clock rates)의 증가, EMI 방사(EMI radiation), 열부하(thermal loads), 이차 레벨 조립체 신뢰도 압박(second level assembly reliability stresses), 및 비용(cost)을 포함한다.
이러한 패키징 시스템들이 다양한 환경적 필요에 따라 더 많은 컴포넌트들을 포함하도록 발전함에 따라, 기술적 엔벨로프를 밀어붙이는 압력은 점점더 도전적이게 된다. 더 중요한 것으로, 복잡함(complexity)이 지속적으로 증가함에 따라, 제조 과정 동안 오류 발생의 잠재적 위험도 크게 증가한다.
패키징 시스템을 작게 함에 있어 직면하게 되는 문제들 중에는, 볼 그리드(ball grid)들, 패키지 단자(package terminal)들, 그리고 이들이 부착될 필요가 있는 인쇄 회로 기판(Printed Circuit Board, PCB)들 간의 접촉 영역(contact area)에서의 감소가 있다. 접촉 영역에서의 이러한 감소는 패키징 시스템들이 더 불량한 전기적 접촉들을 갖도록 하는 것을 더 용이하게 하며, 혹은 PCB들로부터 떨어지게 하는 것을 더 용이하게 한다.
소비자의 기대치 증가, 그리고 시장에서 의미있는 제품 차별화에 대한 기회 감소와 함께, 지속적으로 증가하는 상업적 경쟁 압력을 고려하여 볼 때, 중요한 것은 이러한 문제들에 대한 해답을 찾아내야한다는 것이다. 추가적으로, 비용 감소의 필요성, 생산 시간 감소의 필요성, 효율 및 성능 향상의 필요성, 경쟁 압력에 대처할 필요성은 이러한 문제들에 대한 해답을 찾는 것에 대한 중대한 필요성에 훨씬 더 큰 절박함을 부가하고 있다.
따라서, 더 작은 풋프린트(footprints) 및 더 튼튼한 패키지 그리고 그 제조 방법에 대한 필요성이 여전히 존재하고 있다. 이러한 문제들에 대한 해법들을 오랫동안 찾아왔지만 종래에 개발된 것들은 그 어떤 해법도 가르쳐 주거나 시사하지 못했고, 따라서 본 발명의 기술분야에서 숙련된 자들은 이러한 문제들에 대한 해법들을 오랫동안 찾아 내지 못하고 있다.
본 발명은 집적 회로 패키징 시스템을 제조하는 방법을 제공하고, 이러한 방법은: 베이스 기판(base substrate)을 제공하는 것과, 여기서 베이스 기판은 베이스 단자(base terminal)를 포함하고; 베이스 기판 상에 집적 회로 디바이스(integrated circuit device)를 장착하는 것과; 베이스 단자 상에 하부 전도성 조인트(bottom conductive joint)를 형성하는 것과; 하부 전도성 조인트 상에 전도성 볼(conductive ball)을 장착하는 것과, 여기서 전도성 볼은 코어 바디(core body)를 포함하고; 그리고 전도성 볼 위에 인터포저(interposer)를 장착하는 것을 포함한다.
본 발명은 집적 회로 패키징 시스템을 제공하고, 이러한 시스템은: 베이스 기판과, 여기서 베이스 기판은 베이스 단자를 포함하고; 베이스 기판 상의 집적 회로 디바이스와; 베이스 단자 상의 하부 전도성 조인트와; 하부 전도성 조인트 상의 전도성 볼과, 여기서 전도성 볼은 코어 바디를 포함하고; 그리고 전도성 볼 위의 인터포저를 포함한다.
본 발명의 특정 실시예들은 앞서 언급된 것들에 추가하여 혹은 앞서 언급된 것들 대신에 다른 단계들 혹은 요소들을 갖는다. 이러한 단계들 혹은 요소는 첨부되는 도면들을 참조하여 연계되어 기술되는 다음의 상세한 설명을 판독함으로써 본 발명의 기술분야에서 숙련된 자들에게 명백하게 될 것이다.
도 1은, 본 발명의 제 1 실시예에서, 인터포저 지지 구조 메커니즘을 갖는 집적 회로 패키징 시스템의 단면도이다.
도 2는 도 1의 집적 회로 패키징 시스템의 상면도이다.
도 3은, 본 발명의 제 2 실시예에서, 인터포저 지지 구조 메커니즘을 갖는 집적 회로 패키징 시스템의 단면도이다.
도 4는, 본 발명의 제 3 실시예에서, 인터포저 지지 구조 메커니즘을 갖는 집적 회로 패키징 시스템의 단면도이다.
도 5는, 본 발명의 제 4 실시예에서, 인터포저 지지 구조 메커니즘을 갖는 집적 회로 패키징 시스템의 단면도이다.
도 6은 집적 회로 패키징 시스템의 예시적 치수를 나타낸 도면이다.
도 7은, 본 발명의 추가 실시예에서, 집적 회로 패키징 시스템을 제조하는 방법을 나타낸 흐름도이다.
다음의 실시예들은 본 발명의 기술분야에서 숙련된 자들이 본 발명을 만들고 사용할 수 있도록 충분히 상세하게 설명된다. 본 개시내용에 근거하여 다른 실시예들이 명백하게 된다는 것, 그리고 본 발명의 범위로부터 벗어남이 없이 시스템, 프로세스 혹은 기계적 변형물들이 만들어질 수 있다는 것을 이해해야 한다.
다음의 설명에서는, 본 발명의 완벽한 이해를 제공하기 위해 다수의 특정 세부사항들이 제공된다. 그러나, 본 발명이 이러한 특정 세부사항들 없이도 실시될 수 있음은 명백할 것이다. 본 발명을 모호하게 하지 않도록 하기 위해, 일부 잘 알려진 회로들, 시스템 구성들, 및 프로세스 단계들은 상세히 개시되지 않는다.
시스템의 실시예들을 보여주기 위한 도면들은 준-도식적이고, 일정 비율로 도시된 것이 아니며, 특히 치수들 중 일부는 설명의 명확화를 위한 것이고 도면에서 과장되어 제시된다. 유사하게, 설명의 용이함을 위해 도면에서의 바라본 관점이 전체적으로 유사한 배향을 보여주고 있지만, 도면에서의 이러한 것은 대부분의 경우 임의적인 것이다. 일반적으로, 본 발명은 어떠한 배향에서도 동작할 수 있다.
일부 특징들을 공통적으로 갖는 복수의 실시예들이 개시 및 설명되는 경우, 예시, 설명, 및 그 이해를 명확하고 쉽게 하기 위해, 서로 유사 및 동일한 특징들은 보통 유사한 참조 번호들과 함께 설명될 것이다. 제 1 실시예, 제 2 실시예 등과 같은 번호가 부여된 실시예들은 설명의 편의를 위한 것으로서, 이러한 것이 어떤 다른 중요성을 갖도록 의도된 것이 아니며, 혹은 본 발명에 대한 한정사항을 제공하도록 의도된 것이 아니다.
설명 목적으로, 본 명세서에서 사용되는 바와 같은 용어 "수평(horizontal)"은 집적 회로 칩의 배향에 상관없이, 집적 회로 칩의 표면 혹은 평면에 대해 평행한 평면으로서 정의된다. 용어 "수직(vertical)"은 수평에 대한 수직인 방향을 지칭하는 것으로 단지 정의된다. "위", "아래", "하부", "상부", ("측면벽"에서 같은) "측면", "상위", "하위", "위쪽", "위에", 그리고 "아래에"와 같은 용어들은 도면에서 제시된 바에 따라 수평 평면에 대해 정의된다.
용어 "상에"는 요소들 간의 직접적인 물리적 접촉이 존재함을 의미한다. 용어 "상에 직접적으로"는 중간에 개입되는 요소들 없이 요소들 간의 직접적인 물리적 접촉이 존재함을 의미한다. 본 명세서에서 사용되는 바와 같은 용어 "프로세싱"은 물질의 증착, 패터닝, 노출, 현상, 에칭, 세정, 몰딩, 및/또는 물질의 제거를 포함하고, 혹은 설명된 구조를 형성함에 있어 요구되는 바와 같은 것을 포함한다.
이제 도 1을 참조하면, 도 1에서는 본 발명의 제 1 실시예에서, 인터포저 지지 구조 메커니즘을 갖는 집적 회로 패키징 시스템(100)의 단면도가 제시된다. 이러한 단면도는 도 2의 라인 1--1을 따라 절단된 패키지를 보여줄 수 있다. 집적 회로 패키징 시스템(100)은 베이스 기판(102), 집적 회로 디바이스(106), 및 인터포저(118)를 포함할 수 있다.
베이스 기판(102)은 컴포넌트들 및 디바이스들에 대한 지지 및 연결을 제공할 수 있다. 예를 들어, 베이스 기판(102)은 인쇄 회로 기판(PCB), 캐리어 기판(carrier substrate), 전기적 상호연결들을 갖는 반도체 기판, 혹은 세라믹 기판(ceramic substrate)을 포함할 수 있고, 또는 예를 들어, 베이스 기판(102) 상에 혹은 위에 형성되는 집적 회로 시스템들을 전기적으로 상호연결하기에 적합한 다층 구조(예를 들어, 절연체에 의해 분리되는 하나 이상의 전도성 층들을 갖는 적층판(laminate))를 포함할 수 있다. 예시적 목적으로, 베이스 기판(102)은 적층판 형태의 기판(laminated substrate)으로서 제시된다.
베이스 기판(102)은 전도성 층들 및 그 안에 매립된 전도성 트레이스(conductive trace)들을 포함한다. 베이스 기판(102)은 컴포넌트들, 디바이스들, 및 패키지들을 장착하기 위한 컴포넌트 측면(component side)을 포함할 수 있다. 베이스 기판(102)은 또한 시스템 측면(system side)을 포함할 수 있고, 시스템 측면은 컴포넌트 측면 반대편에 있는 측면으로 다음 시스템 레벨(미도시)로의 연결을 위한 측면이다.
베이스 기판(102)은 예를 들어, 유전체 물질(dielectric materials), 수지(resins), 혹은 에폭시(epoxy)와 같은 유전체 코어(dielectric core)를 포함할 수 있다. 예를 들어, 베이스 기판(102)은 사전-함침형(pre-impregnated)(PPG), 폴리머(polymers), 강화 섬유(reinforcement fibers), 유리 직물(glass fabrics), 충전제(fillers) 혹은 다른 직물로 된 절연 층들을 포함할 수 있다.
베이스 기판(102)은 베이스 단자(103)를 포함할 수 있다. 베이스 단자(103)는 베이스 기판(102)의 유전체 코어 내에 혹은 바디 내에 형성되는 접촉 패드(contact pad)이다. 디바이스들, 칩들 및 상호연결들을 장착하기 위해 다수의 베이스 단자(103)가 베이스 기판(102)의 상부 표면을 따라 정렬될 수 있다.
집적 회로 패키징 시스템(100)은 인터포저(118)를 포함할 수 있다. 인터포저(118)는, 인터포저(118)가 집적 회로 디바이스(106) 위에 장착된다는 점을 제외하면, 베이스 기판(102)과 동일한 혹은 유사한 구조를 포함할 수 있다. 예를 들어, 인터포저(118)는 베이스 기판(102) 위에 장착되는 컴포넌트들 및 디바이스들에 대한 지지 및 연결을 제공할 수 있다. 예시적 목적으로, 인터포저(118)는 적층판 형태의 기판으로서 제시된다.
집적 회로 디바이스(106)는 능동 회로를 구현하기 위해 하나 이상의 집적된 트랜지스터들을 갖는 반도체 디바이스로서 정의된다. 예를 들어, 집적 회로 디바이스(106)는 상호연결들, 수동 디바이스들, 혹은 이들의 임의의 조합을 포함할 수 있다. 예를 들어, 플립-칩(flip-chip) 혹은 웨이퍼 스케일 칩(wafer scale chip)이 집적 회로 디바이스(106)를 대표할 수 있다. 집적 회로 디바이스(106)는 바람직하게는 플립-칩 구성으로 제시된다. 그러나, 집적 회로 디바이스(106)는 또한 와이어-본딩 구성(wire-bonded configuration)을 가질 수 있음을 이해해야 한다.
집적 회로 디바이스(106)는 칩 상호연결(chip interconnect)(108) 및 칩 필러(chip pillar)(109)를 부착하기 위한 상호연결 측면(interconnect side)을 포함할 수 있다. 집적 회로 디바이스(106)의 상호연결 측면은 그 위에 제조되는 접촉들을 포함할 수 있고, 칩 상호연결(108)에 직접적으로 부착될 수 있다. 집적 회로 디바이스(106)는 또한 디바이스 상부 측면(device top side)을 포함할 수 있고, 이러한 디바이스 상부 측면은 상호연결 측면 반대편에 있는 측면이다.
칩 상호연결(108) 및 칩 필러(109)는 집적 회로 디바이스(106)를 베이스 기판(102)에 연결하기 위한 전도성 구조들이다. 칩 상호연결(108)은 땜납 볼(solder ball)들 혹은 땜납 범프(solder bump)들을 포함할 수 있다. 칩 필러(109)는 집적 회로 디바이스(106)를 베이스 기판(102)의 베이스 단자(103)에 장착하는 것을 용이하게 하기 위해 스터드(stud)들 혹은 필러(pillar)들을 포함할 수 있다. 칩 상호연결(108) 및 칩 필러(109)의 사용은 상호연결들 간에 더 작은 피치(pitch)를 제공하고 아울러 칩 필러들은 칩 상호연결(108) 중 하나와 임의의 인접하는 상호연결 간의 땜납 브리징(solder bridging)을 방지한다는 것이 발견되었다.
집적 회로 디바이스(106)는 칩 상호연결(108) 및 칩 필러(109)에 의해 베이스 기판(102)의 컴포넌트 측면에 부착 혹은 장착될 수 있다. 칩 상호연결(108)은 베이스 기판(102)의 베이스 단자(103)에 직접적으로 부착될 수 있다. 시스템 상호연결들(104)은 베이스 기판(102)의 하부 측면에 부착될 수 있다. 시스템 상호연결들(104)은 예를 들어, 땜납 볼들 혹은 땜납 범프들을 포함할 수 있다.
집적 회로 패키징 시스템(100)은 전도성 조인트들을 포함할 수 있고, 이러한 전도성 조인트들은 접착성 금속 구조들이다. 예를 들어, 상부 전도성 조인트(115)는 인터포저(118)의 접촉 패드 상에 직접적으로 부착될 수 있고, 하부 전도성 조인트(116)는 베이스 기판(102)의 베이스 단자(103) 상에 직접적으로 부착될 수 있다. 상부 전도성 조인트(115) 및 하부 전도성 조인트(116)는, 땜납 페이스트 프린팅(solder paste printing), 혹은 마이크로-볼 드랍(micro-ball drop)을 포함할 수 있고, 또는 용융제 도포(fluxing)로 사전에 장착되는 땜납(pre-mounted solder)을 포함할 수 있다.
예를 들어, 전도성 조인트들은 인터포저(118), 상호연결들, 및 베이스 기판(102)을 부착하기 위한 땜납 페이스트를 포함할 수 있다. 전도성 조인트들은 집적 회로 디바이스에 대한 여유 공간 높이(clearance height)와 같은 그러한 패키지의 사양에 근거하여 선택적인 것일 수 있다. 전도성 조인트들은 칩 여유 공간(chip clearance)을 위해 패키지의 높이를 조정하는데 사용될 수 있음이 발견되었다.
집적 회로 패키징 시스템(100)은 전도성 볼(112)을 포함할 수 있다. 전도성 볼(112)은 인터포저에 대한 구조적 지지를 제공할 수 있고, 그리고 인터포저와 베이스 기판 간의 접착을 제공할 수 있고, 그리고 전기적 연결을 제공할 수 있다. 전도성 볼(112)은 베이스 기판(102)의 주변부 상에서 집적 회로 디바이스(106)를 둘러쌀 수 있다.
전도성 볼(112)은 코어 바디(113) 및 산화-방지 금속성 층(anti-oxide metallic layer)(114)을 포함할 수 있고, 산화-방지 금속성 층(114)은 코어 바디(113)를 둘러싼다. 전도성 볼(112)의 코어 바디(113)는 금속성 물질을 포함할 수 있고, 이것은 집적 회로 디바이스 위에 장착되는 인터포저들, 컴포넌트들, 디바이스들, 및 패키지들의 무게를 지지할 수 있다. 코어 바디(113)는 바람직하게는 땜납보다 더 큰 인장 강도 및 압축 강도를 갖는 균질의 금속성 물질(homogenous metallic material)로 만들어질 수 있다. 코어 바디(113)의 강도는 인터포저(118)를 지지하기 위해 땜납 볼 상호연결들보다 더 작은 치수의 사용을 가능하게 함이 발견되었다. 예를 들어, 전도성 볼(112)은 땜납 볼보다 직경에 있어 이십 퍼센트 더 작을 수 있고, 하지만 땜납 볼 보다 더 좋은 구조적 지지(structural support) 및 분쇄 보호(crush protection)를 제공할 수 있다.
예를 들어, 코어 바디(113)는 구리 혹은 구리 합금으로 된 바디를 포함할 수 있다. 코어 바디(113)는 자신의 형상을 변형 없이 보유하도록 설계되어 있는바, 이것은 장착 구조들을 지지하기 위해 사용되는 경우 신뢰도 및 전기적 연결 강도를 증가시킴이 발견되었다. 구리 볼과 같은 코어 바디(113)는 구리의 모듈러스(modulus)가 높기 때문에 인터포저(118)를 효과적으로 지지할 수 있음이 발견되었다.
코어 바디(113)는, 집적 회로 디바이스(106) 위의 인터포저(118)에 대한 여유 공간을 제공하도록 크기조정될 수 있고, 그리고 집적 회로 디바이스(106)에 대한 분쇄 손상(crush damage)을 방지하기 위해서 인터포저(118)를 지지하기에 적합한 규모(mass)를 제공하도록 크기조정될 수 있다. 예를 들어, 코어 바디(113)는 인터포저 지지를 위해 150 ㎛ 내지 200 ㎛의 직경을 포함할 수 있다.
코어 바디(113)는 산화-방지 금속성 층(114)에 의해 코팅되거나 혹은 둘러싸일 수 있다. 전도성 볼(112)에 의해 제공되는 구조적 지지는 전도성 볼들의 세트들 간에 더 작은 피치를 갖는 패키지들을 제공한다. 예를 들어, 전도성 볼들은 0.30 ㎛ 이하의 상부 볼 피치를 포함할 수 있다.
산화-방지 금속성 층(114)은, 코어 바디(113)의 산화를 방지하기 위한 층이며 아울러 패키지의 접착을 용이하게 하기 위한 층이다. 산화-방지 금속성 층(114)은, 땜납 볼들 및 구리 코어 땜납 볼들과 비교하여, 볼의 직경 크기를 감소시키기 위해 비-땜납 피니시(non-solder finish)를 포함할 수 있다. 예를 들어, 산화-방지 금속성 층(114)은 니켈(nickel)(Ni), 금(gold)(Au), 팔라듐(palladium)(Pd), 혹은 이들의 임의의 조합, 예컨대 NiAu, NiPd, 및 NiPdAu 화합물들과 같은 것을 포함할 수 있다. 산화-방지 금속성 층(114)은 0.01 ㎛ 내지 4 ㎛의 얇은 폭을 포함할 수 있다.
산화-방지 금속성 층(114)은 또한, 코어 바디(113)에 산화 방지를 제공할 수 있고, 그리고 베이스 기판 혹은 상부 및 하부 전도성 조인트들에 대한 전도성 볼(112)의 접착을 용이하게 할 수 있다. 산화-방지 금속성 층(114)은 코어 바디(113)를 완전히 둘러싼다는 것 그리고 리플로우(reflow) 이후에도 코어 바디(113)를 완전히 둘러싸도록 만들어지게 됨이 발견되었다. 더욱이, 산화-방지 금속성 층(114)의 구성(composition)은 코어 바디(113)가 변형되지 않도록 보장할 수 있다는 것, 그리고 이것은 코어 바디(113)의 구조적 형상 및 강도를 보존한다는 것이 발견되었다.
집적 회로 패키징 시스템(100)은 인터포저(118)와 베이스 기판(102) 사이에 밀봉체(encapsulation)(120)를 포함할 수 있다. 밀봉체(120)는 집적 회로 디바이스(106), 전도성 볼(112), 및 전도성 조인트들을 덮는 몰딩 화합물(molding compound)일 수 있다. 밀봉체(120)는 집적 회로 패키징 시스템(100)에 대해 기계적 보호, 환경적 보호, 그리고 허메틱 실(hermetic seal)을 제공할 수 있다. 밀봉체(120)는 예를 들어, 에폭시 몰딩 화합물(Epoxy Molding Compound, EMC), 필름 보조 몰딩(film assisted molding), 폴리마이드 화합물(polymide compound), 또는 와이어-인-필름(Wire-In-Film, WIF)으로부터 만들어질 수 있다.
전도성 볼(112)에 의해 제공되는 구조적 지지는 베이스 기판(102) 상의 집적 회로 디바이스(106)를 인터포저(118)로부터의 분쇄 손상으로부터 보호한다. 이에 따라, 100 ㎛ 이하의 극도로 얇은 다이(die)들이, 추가적인 패키지 밀봉체, 몰드들, 및 에폭시들에 대한 필요 없이, 장착 및 보호될 수 있음이 발견되었다. 집적 회로 패키징 시스템은 심지어 70 ㎛ 이하의 두께를 갖는 다이들도 지지할 수 있다.
베이스 기판(102) 위에 그리고 인터포저(118) 아래에 장착되는 집적 회로 디바이스(106)에 대한 여유 공간 높이를 조정하기 위해 전도성 조인트들 및 전도성 볼(112)이 사용될 수 있음이 발견되었다. 이러한 패키지 구성이 0.3 ㎜ 이하의 극도로 미세한 상부 볼 피치를 제공함이 또한 발견되었다. 예를 들어, 전도성 볼(112)은 200 ㎛보다 작은 직경을 포함할 수 있고, 아울러 인터포저(118)를 집적 회로 디바이스(106) 위로 올리기에 충분한 구조적 지지를 여전히 제공할 수 있다.
약 200 ㎛ 내지 150 ㎛의 직경을 갖는 전도성 볼(112)은 상부 볼 피치를 감소시킴이 발견되었는바, 이것은 본드 패드들이, 땜납 볼 상호연결들을 위해 더 크게 크기조정되는 대신에, 금속성 코어를 위해 크기조정될 수 있기 때문이다. 금속성 코어들은 패드들에게 더 강한 구조적 및 전기적 연결을 제공하고, 금속성 코어들의 더 작은 크기는 패키지 프로파일(package profile)이 낮아지게 한다. 예를 들어, 구리 코어 땜납 볼(Copper Core Solder Ball)(CCSP)들은 220 ㎛보다 큰 볼 크기를 포함하는데, 반면 전도성 볼(112)은 인터포저(118)에 대해 더 강한 구조적 지지를 제공할 수 있으며 190 ㎛보다 작은 그러한 더 작은 볼 크기를 포함할 수 있다.
더욱이, 전도성 볼(112)의 단단한 구리 바디(solid copper body)들은 땜납 볼들 및 CCSP들에 걸쳐 일어나는 볼들 간의 땜납 브리징 및 단락(shorting)을 방지한다. 가까운 피치의 볼들이 갖는 땜납 브리징은 전도성 볼(112)의 땜납 구리 물질로 제거된다.
인터포저(118)와 베이스 기판(102) 사이에 200 ㎛ 이하의 두께를 갖는 매우 낮은 패키지 프로파일을 제공하기 위해 전도성 볼(112)과 극도로 얇은 다이가 결합될 수 있음이 발견되었다.
산화-방지 금속성 층(114), 상부 전도성 조인트(115), 하부 전도성 조인트(116), 혹은 이들의 임의의 조합은 코어 바디(113)가 변형되는 것을 방지함이 또한 발견되었다. 전도성 볼(112)의 형상은 보존되고, 이것은 다이가 분쇄 손상으로부터 보호되는 것을 보장하며 아울러 신뢰가능한 전기적 연결을 보장한다. 코어 내의 금속성 물질, 산화-방지 금속성 층(114), 및 전도성 조인트들이 코어 바디(113)가 변형되는 것 및 형상을 잃어버리는 것을 방지하여 신뢰가능한 전기적 연결을 보장하게 됨이 발견되었다. 예를 들어, 코어 바디(113)는 구리 물질의 장점들 및 구조적 지지를 포함하고, 아울러 둘러싸는 층으로부터의 산화-방지 혜택들을 또한 포함한다.
이제 도 2를 참조하면, 도 2에서는 도 1의 집적 회로 패키징 시스템(100)의 상면도가 제시된다. 인터포저(118)의 상부 측면이 제시된다.
이제 도 3을 참조하면, 도 3에서는 본 발명의 제 2 실시예에서, 인터포저 지지 구조 메커니즘을 갖는 집적 회로 패키징 시스템(300)의 단면도가 제시된다. 집적 회로 패키징 시스템(300)은, 집적 회로 패키징 시스템(300)이 도 1의 산화-방지 금속성 층(114) 대신에 보존제 코팅막(preservative coating)(302)을 포함한다는 점을 제외하면, 집적 회로 패키징 시스템(100)과 동일하다.
집적 회로 패키징 시스템(300)은, 베이스 기판(102), 베이스 단자(103), 시스템 상호연결들(104), 집적 회로 디바이스(106), 칩 상호연결들, 상부 및 하부 전도성 조인트들, 전도성 볼(112), 인터포저(118), 그리고 밀봉체(120)를 포함할 수 있다.
전도성 볼(112)은 도 1에서 제시된 산화-방지 금속성 층(114) 대신에 보존제 코팅막(302)을 포함한다. 보존제 코팅막(302)은 유기 땜납 보존제(Organic Solderability Preservative, OSP)일 수 있다. 보존제 코팅막(302)은 비용 절약을 위해서 그리고 제조 단계들을 감소시키기 위해 선택적인 것일 수 있다. 보존제 코팅막(302)의 두께는 피치 및 전체 패키지 크기를 더 감소시키기 위해 0.01 ㎛ 내지 11.0 ㎛의 범위 내에 있을 수 있다.
집적 회로 패키징 시스템(300)과 집적 회로 패키징 시스템(100)은 복수의 장착 선택사항들을 포함할 수 있다. 예를 들어, 전도성 볼들은 전도성 조인트들 없이 장착될 수 있다. 전도성 볼(112)은 패키지 높이의 추가 감소를 위해서 접착을 위해서만 단지 충분한 땜납 피니시만을 포함할 수 있음이 발견되었다.
더욱이, 예를 들어, 집적 회로 패키징 시스템(300)은 상부 전도성 조인트를 갖거나 혹은 하부 전도성 조인트를 갖는 선택사항을 포함할 수 있다. 집적 회로 패키징 시스템(300)에 대한 또 하나의 다른 선택사항은 전도성 볼(112)과의 본딩(bonding)을 위해 상부 전도성 조인트와 하부 전도성 조인트를 모두 포함할 수 있다. 집적 회로 패키징 시스템(300)은 도 1의 집적 회로 패키징 시스템(100)에서 설명된 바와 같은 발명적 장점들 및 혜택들을 모두 포함할 수 있다.
이제 도 4를 참조하면, 도 4에서는 본 발명의 제 3 실시예에서, 인터포저 지지 구조 메커니즘을 갖는 집적 회로 패키징 시스템(400)의 단면도가 제시된다. 집적 회로 패키징 시스템(400)은 집적 회로 패키징 시스템(100)과 유사할 수 있으며 동일한 요소들 중 일부를 공유할 수 있다. 그러나, 집적 회로 패키징 시스템(400)은 인터포저 접착제(interposer adhesive)(402)를 포함하고, 아울러 밀봉체(120)로부터 노출되는 전도성 볼들을 포함한다.
집적 회로 패키징 시스템(400)은, 베이스 기판(102), 베이스 단자(103), 시스템 상호연결들(104), 집적 회로 디바이스(106), 칩 상호연결들(108), 상부 및 하부 전도성 조인트들, 전도성 볼(112), 산화-방지 금속성 층(114), 인터포저(118), 그리고 밀봉체(120)를 포함할 수 있다.
집적 회로 패키징 시스템(400)은 밀봉체(120)로부터 노출되는 전도성 볼(112)을 가질 수 있으며, 이 경우 밀봉체(120)의 상부 표면과 인터포저(118) 사이에는 인터포저 여유 공간 높이가 있다. 전도성 볼(112)의 노출된 부분과 상부 전도성 조인트(115)는 인터포저 여유 공간 높이에 의해 제공되는 간극(gap)을 브리징할 수 있다.
집적 회로 디바이스(106)의 상부 측면과 인터포저(118)의 하부 측면 사이에 인터포저 접착제(402)가 형성될 수 있다. 인터포저 접착제(402)는 써멀 페이스트(thermal paste), 에폭시, 실리카 충전제(silica filler), 혹은 이들의 임의의 조합을 포함할 수 있다. 인터포저 접착제(402)는 집적 회로 디바이스(106)로부터 열을 밖으로 소산(dissipation)시키기 위한 열 싱크(heat sink)로서의 기능을 수행할 수 있음이 발견되었다. 더욱이, 공기흐름(airflow) 및 열 소산(heat dissipation)이, 밀봉체(120)의 상부 표면과 인터포저(118) 사이의 인터포저 여유 공간 높이 혹은 공극(air gap)으로부터 일어날 수 있음이 발견되었다.
집적 회로 패키징 시스템(400)은 복수의 장착 선택사항들을 포함할 수 있다. 예를 들어, 전도성 볼들은 전도성 조인트들 없이 장착될 수 있다. 전도성 볼(112)은 패키지 높이의 추가 감소를 위해서 접착을 위해서만 단지 충분한 땜납 피니시만을 포함할 수 있음이 발견되었다.
집적 회로 패키징 시스템(400)은 복수의 장착 선택사항들을 포함할 수 있다. 예를 들어, 전도성 볼들은 전도성 조인트들 없이 장착될 수 있다. 전도성 볼(112)은 패키지 높이의 추가 감소를 위해서 접착을 위해서만 단지 충분한 땜납 피니시만을 포함할 수 있음이 발견되었다.
더욱이, 예를 들어, 집적 회로 패키징 시스템(400)은 상부 전도성 조인트를 갖거나 혹은 하부 전도성 조인트를 갖는 선택사항을 포함할 수 있다. 집적 회로 패키징 시스템(400)에 대한 또 하나의 다른 선택사항은 전도성 볼(112)과의 본딩을 위해 상부 전도성 조인트와 하부 전도성 조인트를 모두 포함할 수 있다. 집적 회로 패키징 시스템(400)은 또한, 70 ㎛ 이하의 두께를 갖는 극도로 얇은 다이들에 대한 구조적 지지를 제공하기 위해 선택사항인 언더필(underfill)(미도시)을 포함할 수 있다.
인터포저 접착제(402) 및 언더필은, 집적 회로 디바이스(106)의 휘어짐(warpage) 및 갈라짐(cracking)을 방지할 있고, 그리고 베이스 기판(102) 및 인터포저(118)의 둘러싸는 섹션(section)들에 대한 구조적 지지를 제공할 수 있다. 집적 회로 패키징 시스템(400)은 또한, 도 1의 집적 회로 패키징 시스템(100)에서 설명된 바와 같은 발명적 장점들 및 혜택들을 모두 포함할 수 있다.
이제 도 5를 참조하면, 도 5에서는 본 발명의 제 4 실시예에서, 인터포저 지지 구조 메커니즘을 갖는 집적 회로 패키징 시스템(500)의 단면도가 제시된다. 집적 회로 패키징 시스템(500)은, 집적 회로 패키징 시스템(500)이 도 4에서 제시된 바와 같은 패키지 수정을 포함한다는 점을 제외하면, 집적 회로 패키징 시스템(300)과 동일하다.
집적 회로 패키징 시스템(500)은, 베이스 기판(102), 베이스 단자(103), 시스템 상호연결들(104), 집적 회로 디바이스(106), 칩 상호연결들(108), 상부 및 하부 전도성 조인트들, 전도성 볼(112), 산화-방지 금속성 층(114), 인터포저(118), 그리고 밀봉체(120)를 포함할 수 있다.
집적 회로 패키징 시스템(500)은 밀봉체(120)로부터 노출되는 전도성 볼(112)을 가질 수 있으며, 이 경우 밀봉체(120)의 상부 표면과 인터포저(118) 사이에는 여유 공간 높이가 있다. 전도성 볼(112)의 노출된 부분과 상부 전도성 조인트(115)는 인터포저 여유 공간 높이에 의해 제공되는 간극을 브리징할 수 있다.
집적 회로 디바이스(106)의 상부 측면과 인터포저(118)의 하부 측면 사이에 인터포저 접착제(402)가 형성될 수 있다. 집적 회로 패키징 시스템(500)은 복수의 장착 선택사항들을 포함할 수 있다. 예를 들어, 전도성 볼들은 전도성 조인트들 없이 장착될 수 있다. 전도성 볼(112)은 패키지 높이의 추가 감소를 위해서 접착을 위해서만 단지 충분한 땜납 피니시만을 포함할 수 있음이 발견되었다.
더욱이, 예를 들어, 집적 회로 패키징 시스템(500)은 상부 전도성 조인트를 갖거나 혹은 하부 전도성 조인트를 갖는 선택사항을 포함할 수 있다. 집적 회로 패키징 시스템(500)에 대한 또 하나의 다른 선택사항은 전도성 볼(112)과의 본딩을 위해 상부 전도성 조인트와 하부 전도성 조인트를 모두 포함할 수 있다. 집적 회로 패키징 시스템(500)은 또한, 도 3의 집적 회로 패키징 시스템(300) 및 도 4의 집적 회로 패키징 시스템(400)에서 설명된 바와 같은 발명적 장점들 및 혜택들을 모두 포함할 수 있다.
집적 회로 패키징 시스템(500) 및 집적 회로 패키징 시스템(400)은 밀봉체(120) 위에 전도성 볼들의 노출된 위쪽 팁(tip)들 혹은 돌출 부분을 형성하기 위해 필름-보조 몰딩 프로세스(film-assisted molding process)를 사용할 수 있다.
하나의 예시적 방법은, 단계 (a): 베이스 기판(102)을 제공하는 것, 그 다음에 단계 (b): 베이스 기판(102) 상에 전도성 볼(112)을 형성하는 것을 포함한다. 그 다음에, 단계 (c)는 필름을 제공하는 것을 포함하고, 여기서 필름은 실질적으로 평탄(planar)할 수 있으며, 그 다음에 단계 (d): 필름을 전도성 볼(112)에 결합시키는 것이 이어진다.
단계 (e)는 베이스 기판(102) 위에 그리고 전도성 볼들 둘레에 밀봉체(120)를 증착시키는 것을 포함하고, 여기서 단계 (e)는 단계 (d)와 함께 실행될 수 있거나 혹은 단계 (d)에 수반되어 실행될 수 있다. 단계 (e)의 밀봉화 혹은 몰딩 프로세스 동안, 밀봉체(120) 혹은 실질적으로 평탄한 필름 혹은 이들 모두는, 밀봉체(120)로부터 돌출되는 볼의 노출된 부분을 달성하기 위해 전도성 볼들을 초기 위치로부터 임의의 상승된 위치까지 변경시키도록 동작가능하다.
밀봉화 혹은 몰딩 프로세스 동안, 실질적으로 평탄한 필름이 전도성 볼들과 물리적으로 접촉하게 되고 밀봉체가 증착됨에 따라, 필름-보조 몰딩 프로세스의 상태(예컨대, 압력, 온도)와 함께, 필름과 밀봉체(120)의 조합은 밀봉체(120)의 상부 표면 위에 전도성 볼들의 돌출부를 달성할 수 있다. 돌출부의 높이는 50 ㎛ 내지 30 ㎛의 범위 내에 있을 수 있고, 이것은 인터포저(118)와 같은 상부 컴포넌트에 전도성 볼을 장착하기에 충분한 표면 공간을 제공한다.
이제 도 6을 참조하면, 도 6에서는 집적 회로 패키징 시스템(400)의 예시적 치수를 나타낸 도면이 제시된다. 집적 회로 패키징 시스템(400)은, 베이스 기판(102), 베이스 단자(103), 시스템 상호연결들(104), 집적 회로 디바이스(106), 칩 상호연결들(108), 하부 전도성 조인트(116), 전도성 볼(112), 산화-방지 금속성 층(114), 상부 및 하부 땜납 레지스트 층(solder resist layer)들, 인터포저(118), 그리고 밀봉체(120)를 포함할 수 있다.
본 도면은 제조 가능한 예시적인 치수를 보여줄 수 있는바, 여기서 상부 볼 피치들(전도성 볼들 간의 피치)은 0.30 ㎜ 이하의 범위에 있다(예시적 목적으로, 이러한 크기는 0.30 ㎜ 내지 0.20 ㎜의 범위를 포함할 수 있음). 본 도면은 전도성 볼(112)의 직경(a), 볼에서 볼까지의 거리(b), 그리고 인터포저(118)와 하부 땜납 레지스터 간의 높이(c)에 대한 치수를 포함할 수 있다.
본 도면은 또한, 집적 회로 디바이스(106)의 다이 두께(d), 하부 땜납 레지스터로부터 밀봉체(120)의 상부 표면까지의 높이(e), 그리고 전도성 볼(112) 상의 하나의 지점과 임의의 인접하는 볼 상의 동일 지점 간의 상부 볼 피치(f)에 대한 예시적 치수를 포함할 수 있다. 본 도면은 또한, 집적 회로 디바이스(106)의 상부 표면과 인터포저(118)의 하부 표면 사이의 간극 혹은 여유 공간 거리(g)를 포함할 수 있다.
상부 볼 피치가 0.30 ㎜ 내지 0.23 ㎜의 범위에 있는 패키지들에 있어서, 코어 바디(113) 혹은 구리 볼의 직경은 동일하게 유지될 수 있다. 예를 들어, 직경(a)은 180 ㎛ 이하일 수 있다. 상부 볼 피치가 0.20 ㎜ 이하인 패키지들에서, 직경(a)은 십칠 퍼센트만큼 감소될 수 있다. 전도성 볼(112)의 구조 강도는 상부 인터포저를 지지함에 있어 180 ㎛ 이하의 직경을 갖는 볼을 사용할 수 있는 능력을 제공함이 발견되었다. 직경(a)의 감소는 상부 볼 피치가 0.30 ㎜ 이하가 되도록 감소시킬 수 있다.
전도성 볼(112)은 전도성 볼들 간의 볼에서 볼까지의 거리(b)가 120 ㎛ 이하가 되게 할 수 있다. 예를 들어, 볼에서 볼까지의 거리(b)는 상부 볼 피치(f)가 감소된 패키지들을 형성하는 경우 육십 퍼센트만큼 감소될 수 있다.
집적 회로 디바이스(106)의 다이 두께(d)는 100 ㎛ 이하의 높이를 포함할 수 있다. 더욱이, 전체 패키지 크기를 감소시키는 경우 전도성 볼(112)은 다이 두께에 있어서 삼십 퍼센트 감소를 지원할 수 있음이 발견되었다.
하부 땜납 레지스터 층과 인터포저(118) 간의 다이 높이(e)는 부착 방법에 근거하여 조정될 수 있다. 예를 들어, 이러한 높이는 만약 매스 리플로우(Mass Reflow, MR)를 사용한다면 170 ㎛보다 작을 수 있고, 만약 열 압착 본딩(Thermal Compression Bonding, TCB)을 사용한다면 135 ㎛보다 작을 수 있다. 패키지 높이를 더 감소시키기 위해 인터포저(118)를 전도성 볼들에 부착시키는데 열 압착(thermal compression)이 사용될 수 있음이 발견되었다.
집적 회로 패키징 시스템(400)은 상부 볼 피치(f)로 제시되어 있는 볼 피치(602)를 포함할 수 있다. 작게 크기조정된 전도성 볼들에 의해 지지 구조가 제공되기 때문에, 볼 피치(602)는 0.30 ㎛ 내지 0.20 ㎜의 범위 내에 있을 수 있다. 전도성 볼들은 동일한 치수의 땜납 볼들보다 더 큰 구조적 지지를 제공하기 때문에 볼 피치(602)는 땜납 볼들과 비교해 그 크기에 있어 감소될 수 있음이 발견되었다. 전도성 볼(112)의 단단한 구리 볼 구조는 서로 간의 작은 피치 내에서 땜납 볼들에 걸쳐 일어나는 땜납 브리징 및 단락을 방지함이 또한 발견되었다.
집적 회로 패키징 시스템(400)은 또한, 밀봉체(120)의 상부 표면으로부터 인터포저(118)의 하부 표면까지 (g)로 제시되어 있는 인터포저 여유 공간 높이(604)를 포함할 수 있다. 전도성 볼(112)은 인터포저 여유 공간 높이(604)와 동일한 높이로 밀봉체(120)로부터 노출될 수 있다. 이것은 전도성 볼(112) 위에 인터포저(118)를 삽입하기 전에 패키지의 하부 부분들이 제조될 수 있도록 한다.
매스 리플로우 기법을 사용하는 경우, 다이의 상부와 상부 인터포저 간의 간극은 50 ㎛ 내지 30 ㎛일 수 있다. TCB 방법에 있어서, 그 범위는 70 ㎛ 내지 50 ㎛일 수 있다. 이러한 범위는 집적 회로 디바이스(106)의 상부와 인터포저(118)의 하부 사이의 선택적인 인터포저 접착제(도 6에서는 도시되지 않음)의 높이 혹은 두께를 나타낼 수 있다.
집적 회로 디바이스(106)와 베이스 기판(102) 사이에 언더필(606)이 존재할 수 있다. 언더필(606)은 칩 필러(109) 및 칩 상호연결(108)을 보호하기 위한 몰딩 물질일 수 있다.
본 도면은 또한 전도성 볼(112)의 상세 도면을 포함할 수 있다. 전도성 볼(112)은 코어 바디(113)를 둘러싸는 코팅막에 대한 층 두께(608)를 포함할 수 있다. 코팅막은 도 1의 산화-방지 금속성 층(114) 혹은 도 3의 보존제 코팅막(302)을 포함할 수 있다. 코팅막은 코어 바디(113)의 표면을 보호하기 위한 0.01 ㎛와 0.4 ㎛ 사이의 얇은 층이다.
전도성 볼(112)은 더 복잡하거나 땜납-볼에 의존하는 패키지 설계들과 비교해 패키지 내의 컴포넌트들 간에 작은 치수를 제공함이 발견되었다. 전도성 볼(112)은 작은 본드 패드들 및 피치들을 제공할 수 있으며, 아울러 집적 회로 디바이스(106)에 대한 분쇄 및 환경 보호를 여전히 제공할 수 있다.
전도성 볼(112)에 의해 제공되는 피치 감소는 더 세밀한 상부 볼 피치를 가능하게 하고, 이것은 패키지의 신호 및 전력 진행 경로를 감소시킴이 발견되었다. 집적 회로 디바이스에 가해지는 분쇄 손상에 대항하는 강한 구조적 지지가 180 ㎛ 이하의 전도성 볼(112)에 의해 제공되기 때문에 패키지 프로파일이 또한 감소된다. 구리 코어와 같은 코어 바디(113)는 인터포저와 베이스 기판 간에 강하고 안정적인 연결을 제공함이 발견되었다.
이제 도 7를 참조하면, 도 7에서는 본 발명의 추가 실시예에서, 집적 회로 패키징 시스템을 제조하는 방법(700)을 나타낸 흐름도가 제시된다. 방법(700)은, 블록(702)에서 베이스 기판을 제공하는 것과, 여기서 베이스 기판은 베이스 단자를 포함하고; 블록(704)에서 베이스 기판 상에 집적 회로 디바이스를 장착하는 것과; 블록(706)에서 베이스 단자 상에 하부 전도성 조인트를 형성하는 것과; 블록(708)에서 하부 전도성 조인트 상에 전도성 볼을 장착하는 것과, 여기서 전도성 볼은 코어 바디를 포함하고; 그리고 블록(710)에서 전도성 볼 위에 인터포저를 장착하는 것을 포함한다.
선택에 따라서는, 이러한 예시적 흐름은 사전-땜납 프로세스(pre-solder process)를 포함할 수 있다. 집적 회로 디바이스를 장착한 이후, 땜납과 같은 전도성 조인트 물질이 베이스 기판, 인터포저, 혹은 이들의 조합에 부착될 수 있다.
결과적인 방법, 프로세스, 장치, 디바이스, 제품, 및/또는 시스템은, 간단하고, 비용-효율적이고, 복잡하지 않고, 효용가치가 높고, 정확하고, 감도가 좋고, 효과적이며, 그리고 용이하고 효율적이고 경제적인 제조, 응용 및 활용을 위해 잘 알려진 컴포넌트들을 채택함으로써 구현될 수 있다.
본 발명의 또 다른 중요한 측면은, 본 발명이 비용 감소, 시스템 간단화, 및 성능 증가의 역사적 경향을 가치있게 지원하고 서비스를 제공한다는 것이다. 본 발명의 이러한 가치있는 측면 및 다른 가치있는 측면은 결과적으로 기술의 상태를 적어도 다음 레벨로 더 진척시킨다.
본 발명이 특정 최상 모드와 연계되어 설명되었지만, 다수의 대안물들, 수정물들, 및 변형물들이 앞서의 설명에 비추어 본 발명의 기술분야에서 숙련된 자들에게 명백하게 될 것임을 이해해야 한다. 이에 따라, 본 발명은 본 명세서에 포함된 청구항들의 범위 내에 있는 모든 이와 같은 대안물들, 수정물들, 및 변형물들을 포괄하도록 의도되었다. 지금까지 본 명세서에서 설명된 것들 및 첨부되는 도면에서 제시된 것들은 모두 예시적이고 비-한정적 의미로 해석돼야 한다.

Claims (20)

  1. 집적 회로 패키징 시스템(integrated circuit packaging system)을 제조하는 방법으로서,
    베이스 기판(base substrate)을 제공하는 단계와, 상기 베이스 기판은 베이스 단자(base terminal)를 포함하고;
    상기 베이스 기판 상에 집적 회로 디바이스(integrated circuit device)를 장착하는 단계와;
    상기 베이스 단자와 직접 접촉(direct contact)하는 하부 전도성 조인트(bottom conductive joint)를 형성하는 단계와, 여기서 상기 하부 전도성 조인트는 용융제 도포(fluxing)로 사전에 장착되는 땜납(pre-mounted solder)을 포함하며;
    상기 하부 전도성 조인트 상에 전도성 볼(conductive ball)을 장착하는 단계와, 상기 전도성 볼은 코어 바디(core body)를 포함하고; 그리고
    상기 전도성 볼 위에 인터포저(interposer)를 장착하는 단계를 포함하는 것을 특징으로 하는 집적 회로 패키징 시스템을 제조하는 방법.
  2. 제1항에 있어서,
    상기 인터포저와 상기 베이스 기판 사이에 밀봉체(encapsulation)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 패키징 시스템을 제조하는 방법.
  3. 제1항에 있어서,
    상기 집적 회로 디바이스와 상기 인터포저 사이에 인터포저 접착제(interposer adhesive)를 도포하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 패키징 시스템을 제조하는 방법.
  4. 제1항에 있어서,
    상기 코어 바디를 둘러싸는 산화 방지 금속성 층(anti-oxide metallic layer)을 형성하는 단계를 더 포함하고,
    상기 산화 방지 금속성 층은 Ni, Au, NiPd, NiAu, NiPdAu 혹은 이들의 임의의 조합을 포함하는 것을 특징으로 하는 집적 회로 패키징 시스템을 제조하는 방법.
  5. 제1항에 있어서,
    상기 코어 바디를 둘러싸는 보존제 코팅막(preservative coating)을 형성하는 단계를 더 포함하고,
    상기 보존제 코팅막은 유기 땜납 보존제(Organic Solderability Preservative, OSP)를 포함하는 것을 특징으로 하는 집적 회로 패키징 시스템을 제조하는 방법.
  6. 집적 회로 패키징 시스템을 제조하는 방법으로서,
    베이스 기판을 제공하는 단계와, 상기 베이스 기판은 베이스 단자를 포함하고;
    상기 베이스 기판 상에 집적 회로 디바이스를 장착하는 단계와;
    상기 베이스 단자와 직접 접촉하는 하부 전도성 조인트를 형성하는 단계와, 여기서 상기 하부 전도성 조인트는 용융제 도포로 사전에 장착되는 땜납을 포함하며;
    하부 전도성 조인트 상에 전도성 볼을 장착하는 단계와, 상기 전도성 볼은 코어 바디 및 코팅막을 포함하고; 그리고
    상기 전도성 볼 위에 인터포저를 장착하는 단계를 포함하는 것을 특징으로 하는 집적 회로 패키징 시스템을 제조하는 방법.
  7. 제6항에 있어서,
    상기 전도성 볼을 장착하는 단계는 구리 볼(copper ball)을 장착하는 것을 포함하는 것을 특징으로 하는 집적 회로 패키징 시스템을 제조하는 방법.
  8. 제6항에 있어서,
    상기 집적 회로 디바이스와 상기 베이스 기판 사이에 언더필(underfill)을 도포하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 패키징 시스템을 제조하는 방법.
  9. 삭제
  10. 제6항에 있어서,
    상기 코어 바디 둘레에 상기 코팅막을 형성하는 것은, 0.01 ㎛ 내지 0.4 ㎛ 범위의 코팅막 두께를 갖는 상기 코팅막을 형성하는 것을 포함하는 것을 특징으로 하는 집적 회로 패키징 시스템을 제조하는 방법.
  11. 집적 회로 패키징 시스템으로서,
    베이스 기판과, 상기 베이스 기판은 베이스 단자를 포함하고;
    상기 베이스 기판 상의 집적 회로 디바이스와;
    상기 베이스 단자와 직접 접촉하는 하부 전도성 조인트와, 여기서 상기 하부 전도성 조인트는 용융제 도포로 사전에 장착되는 땜납을 포함하며;
    상기 하부 전도성 조인트 상의 전도성 볼과, 상기 전도성 볼은 코어 바디를 포함하고; 그리고
    상기 전도성 볼 위의 인터포저를 포함하는 것을 특징으로 하는 집적 회로 패키징 시스템.
  12. 제11항에 있어서,
    상기 인터포저와 상기 베이스 기판 사이에 밀봉체를 더 포함하는 것을 특징으로 하는 집적 회로 패키징 시스템.
  13. 제11항에 있어서,
    상기 집적 회로 디바이스와 상기 인터포저 사이에 인터포저 접착제를 더 포함하는 것을 특징으로 하는 집적 회로 패키징 시스템.
  14. 제11항에 있어서,
    상기 코어 바디를 둘러싸는 산화 방지 금속성 층을 더 포함하고,
    상기 산화 방지 금속성 층은 Ni, Au, NiPd, NiAu, NiPdAu 혹은 이들의 임의의 조합을 포함하는 것을 특징으로 하는 집적 회로 패키징 시스템.
  15. 제11항에 있어서,
    상기 코어 바디를 둘러싸는 보존제 코팅막을 더 포함하고,
    상기 보존제 코팅막은 유기 땜납 보존제(OSP)를 포함하는 것을 특징으로 하는 집적 회로 패키징 시스템.
  16. 제11항에 있어서,
    상기 전도성 볼은 상기 코어 바디를 둘러싸는 코팅막을 포함하는 것을 특징으로 하는 집적 회로 패키징 시스템.
  17. 제16항에 있어서,
    상기 코어 바디는 구리 볼을 포함하는 것을 특징으로 하는 집적 회로 패키징 시스템.
  18. 제16항에 있어서,
    상기 집적 회로 디바이스와 상기 베이스 기판 사이에 언더필을 더 포함하는 것을 특징으로 하는 집적 회로 패키징 시스템.
  19. 삭제
  20. 제16항에 있어서,
    상기 코팅막은 0.01 ㎛ 내지 0.4 ㎛ 범위의 코팅막 두께를 포함하는 것을 특징으로 하는 집적 회로 패키징 시스템.
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