JP2010147153A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】薄型化された半導体チップが配線基板の間に実装されて樹脂封止された構造の半導体装置において、密着性が改善されて十分な信頼性が得られる半導体装置を提供する。
【解決手段】第1配線基板10と、第1配線基板10の上にフリップチップ実装されて、上面が鏡面処理された半導体チップ30と、半導体チップ30の上面に形成された密着層40と、第1配線基板10の上にバンプ電極62を介して接続されて積層され、半導体チップ30を収容する収容部を構成する第2配線基板50と、第1配線基板10と第2配線基板50との間に充填されたモールド樹脂76とを含む。密着層40は離型材を含まない樹脂又はカップリング材から形成される。
【選択図】図5

Description

本発明は半導体装置及びその製造方法に係り、さらに詳しくは、積層された配線基板の間に半導体チップが収容され、配線基板の間に樹脂が充填された樹脂封止型の半導体装置及びその製造方法に関する。
従来、樹脂封止型の各種の半導体装置がある。特許文献1には、電子部品が実装された基板の上にはんだボールを介して電子部品が実装された基板を複数積層し、基板間を樹脂封止することが記載されている。
また、特許文献2には、一方の配線基板と他方の配線基板がはんだボールで接続されて積層され、一方の配線基板に第1の電子部品が搭載され、他方の配線基板の開口部に第2の電子部品が収容され、一対の配線基板間が樹脂封止されることが記載されている。
また、特許文献3には、半導体チップが搭載された第1基板の上にはんだボールを介して第2基板を積層して接続し、第1、第2基板の間にモールド樹脂を充填することが記載されている。
特開2003−347722号公報 特開2008−159956号公報 WO 2007/069606 A1
後述する関連技術の欄で説明するように、半導体チップがフリップチップ実装された第1配線基板の上にバンプ電極を介して第2配線基板を積層して接続し、配線基板の間にモールド樹脂を充填して構成される樹脂封止型の半導体装置がある。
そのような半導体装置では、装置全体の薄型化を図るため半導体チップが100μm以下に研削によって薄型化されている。このため、半導体チップの研削面(上面)には微小クラックが発生していることが多く、それを除去するために半導体チップの研削面に鏡面加工が施される。
モールド樹脂は半導体チップの鏡面に形成されるので、アンカー効果による高い密着性を得ることは困難であり、半導体チップに対して密着性が低い状態で形成される問題がある。その結果、半導体装置が吸湿した水分が気化して体積膨張を起こすと、密着性の弱い半導体チップとモールド樹脂との界面で剥離が発生し、ひいては半導体装置の破壊につながるおそれがある。
本発明は以上の課題を鑑みて創作されたものであり、薄型化された半導体チップが配線基板の間に実装されて樹脂封止された構造の半導体装置において、密着性が改善されて十分な信頼性が得られる半導体装置及びその製造方法を提供することを目的とする。
上記課題を解決するため、本発明は半導体装置に係り、第1配線基板と、前記第1配線基板の上にフリップチップ実装されて、上面が鏡面処理された半導体チップと、前記半導体チップの上面に形成された密着層と、前記第1配線基板の上にバンプ電極を介して積層されて、前記半導体チップを収容する収容部を構成する第2配線基板と、前記第1配線基板と前記第2配線基板との間に充填されたモールド樹脂とを有することを特徴とする。
本発明の半導体装置を製造する際には、まず、第1配線基板の上に上面が鏡面処理された半導体チップがフリップチップ実装される。半導体チップは、表面側に素子形成領域が設けられたシリコンウェハの背面が研削されて薄型化され、鏡面処理された後にシリコンウェハがダイシングされて得られる。鏡面処理は、研削によって生じた微小クラックを除去するために行われる。このようにして、上面側が鏡面処理された半導体チップが得られる。
鏡面処理された半導体チップではアンカー効果が効きにくくなるため、半導体チップの上に形成される層(モールド樹脂など)の密着性が悪くなる。このため、本発明では、半導体チップの上面(鏡面)に密着層が形成される。密着層としては、離型材を含まない樹脂又はカップリング材が好適に使用される。
次いで、第1配線基板の上にバンプ電極を介して第2配線基板が積層され、半導体チップが第1配線基板と第2配線基板との間の収容部に収容される。このとき、半導体チップ上の密着層と第2配線基板の下面との間に隙間が生じるようにしてもよいし、あるいは、半導体チップ上の密着層が配線基板の下面に接触するようにしてもよい。
さらに、第1配線基板と第2配線基板との間にモールド樹脂が充填されて半導体チップが樹脂封止される。第2配線基板を積層する際に半導体チップ上の密着層と第2配線基板の下面との間に隙間を設ける場合は、密着層と第2配線基板との間にモールド樹脂が介在するように樹脂封止される。
本発明の半導体装置では、半導体チップの上に密着層を設けたので、半導体チップの上面がアンカー効果の効かない鏡面であってもその上に形成されるモールド樹脂が十分な密着性をもって形成される。あるいは、半導体チップ上の密着層が第2配線基板に接触する場合は、半導体チップの上に密着層によって第2配線基板が十分な密着性をもって配置される。
従って、半導体装置が吸湿した水分が気化して体積膨張を起こすとしても、半導体チップの上面側の界面は十分な密着性を有するようになるので、それらの界面で剥離が生じることが防止される。これにより、半導体装置の信頼性を向上させることができる。
以上説明したように、本発明では、薄型化された半導体チップが配線基板の間に実装されて樹脂封止された構造の半導体装置において、密着性が改善されて十分な信頼性が得られる。
以下、本発明の実施の形態について、添付の図面を参照して説明する。
(関連技術)
本発明の実施形態を説明する前に、本発明に関連する関連技術の問題点について説明する。図1は関連技術の半導体装置の製造方法を示す断面図である。
図1(a)に示すように、まず、第1配線基板100の配線層(不図示)に半導体チップ200の接続電極220をフリップチップ接続する。半導体チップ200は100μm以下の厚みに薄型化されており、その上面が鏡面加工されている。
その後に、半導体チップ200の下側の隙間にアンダーフィル樹脂300を充填する。次いで、図1(b)に示すように、第1配線基板100の上に、半導体チップ200の収容部Aを囲むように配置されたバンプ電極240を介して第2配線基板400を積層して接続する。バンプ電極240の高さは半導体チップ200の高さより高く設定され、半導体チップ200が第1配線基板100と第2配線基板400の間の収容部Aに収容される。
次いで、第1、第2配線基板100,400の間にモールド型を使用するトランスファモールド工法によって樹脂を充填する。これにより、図1(c)に示すように、第1、第2配線基板100,400の間に収容された半導体チップ200がモールド樹脂260によって封止される。
その後に、第1配線基板100の下面側の配線層(不図示)にはんだボールなどを搭載して外部接続端子280を設ける。これにより、関連技術の樹脂封止型の半導体装置5が得られる。
樹脂封止型の半導体装置5では、装置全体の薄型化が要求されることから半導体チップ200をできるだけ薄く設定する必要がある。半導体チップ200は、表面側に素子形成領域が設けられたシリコンウェハの背面をグラインダで研削して所要の厚みに薄型化した後に、シリコンウェハをダイシングすることによって得られる。
このとき、半導体チップ200の研削面に微小クラックが発生していることが多く、半導体チップ200を薄くするほど実装工程などでクラックが進行し、半導体チップ200が破壊することがある。
この対策として、シリコンウェハの背面を研削した後に、ウェットポリッシュなどにより鏡面加工を施している。これにより、上記したような上面が鏡面加工された半導体チップ200が得られる。
関連技術の半導体装置5(図1(c))では、半導体チップ200の上面が鏡面となって平滑性が高いことからアンカー効果によるモールド樹脂260の十分な密着性は得られず、半導体チップ200とモールド樹脂260との密着性が悪い問題がある。半導体チップ200の上面が平滑であるほど、単位面積当たりのモールド樹脂260の接触面積が小さくなるため、アンカー効果が弱くなるからである。
また、これは、モールド樹脂260はモールド型から外れ易くするために離型材(ワックス)を含んでいることから、アンダーフィル樹脂300などの他の樹脂に比べて半導体チップ200(シリコン)との密着性が低いことにも起因する。
半導体装置5が吸湿すると、密着性の低い材料が接する界面に水分が集まる傾向がある。そして、外部接続端子280をリフロー加熱して実装基板に接続する工程などの加熱処理で水分が蒸発(気化)することによって体積膨張が起こり、膜を押し上げようとする力がかかる。このとき、半導体チップ200とモールド樹脂260とが密着性が低い状態となっているので、その界面で剥離が発生し、ひいては半導体装置5が破壊してしまうことがある。
半導体チップ200の上面が露出した状態(第2配線基板400が存在しない状態)で半導体チップ200をモールド樹脂260で封止する場合は、半導体チップ200の上面をアッシング処理することによってモールド樹脂260の密着性を改善する方法を採用できる。
しかしながら、関連技術では、半導体チップ200の上に第2配線基板400が存在するため、半導体チップ200の上面に対してアッシング処理を十分に行うことができず、アッシング処理によって密着性を改善する手法を採用することは困難である。
以下に説明する本実施形態の半導体装置の製造方法では、前述した不具合を解消することができる。
(第1の実施の形態)
図2〜図5は本発明の第1実施形態の半導体装置の製造方法を示す断面図である。第1実施形態の半導体装置の製造方法では、まず、図2(a)に示すような第1配線基板10を用意する。第1配線基板10では、ガラスエポキシ樹脂などの絶縁材料からなるコア基板12にスルーホールTHが設けられている。コア基板12の両面側にはスルーホールTH内に充填された貫通電極14を介して相互接続された配線層20がそれぞれ形成されている。
あるいは、コア基板12のスルーホールTHの内壁に設けられたスルーホールめっき層(貫通電極)を介して両面側の配線層20が相互接続され、スルーホールTHの孔が樹脂で充填されていてもよい。
さらに、コア基板12の両面側には、配線層20の接続部上に開口部16aが設けられたソルダレジスト16がそれぞれ形成されている。配線層20の接続部にはNi/Auめっき層を形成するなどしてコンタクト部(不図示)が設けられている。
図2(a)の例では、コア基板12の両面に一層の配線層20がそれぞれ形成されているが、コア基板12に形成される配線層の積層数は任意に設定することができる。また、コア基板12をもたないコアレス配線基板を使用してもよい。
次いで、図2(b)に示すように、第1配線基板10の上面側の配線層20の接続部に半導体チップ30(LSIチップ)の接続電極32をフリップチップ接続して実装する。さらに、図2(c)に示すように、半導体チップ30と第1配線基板10との隙間にアンダーフィル樹脂18を充填する。
前述した関連技術で説明したように、半導体チップ30は、表面側に素子形成領域が設けられたシリコンウェハの背面がグラインダによって研削されて所要の厚みに薄型化された後に、シリコンウェハがダイシングされて得られる。
シリコンウェハは100μm以下(例えば50〜60μm)の厚みに薄型化された後に、その研削面がウェットポリッシュなどによって鏡面加工される。図2(b)の半導体チップ30の上面はシリコンウェハの背面の研削面側に対応する。
半導体チップ30の上面が鏡面になっている理由は、関連技術で説明したように、薄型化された半導体チップ30の研削面(上面)には微小クラックが生じていることが多く、半導体チップ30を実装するときなどにクラックが進行して破壊を招くことがあるからである。そのため、半導体チップ30は、研削面(上面)が鏡面加工されて微小クラックが除去されている。
シリコンウェハをグラインダで研削することに基づいて得られる半導体チップ30の研削面(上面)の表面粗さ(Ra)は、0.1mm(100μm)程度である。これに対して、シリコンウェハをグラインダで研削した後に、その研削面を鏡面加工することに基づいて得られる半導体チップ30の鏡面(上面)の表面粗さ(Ra)は8〜12μm(10μm前後)になる。
このように、グラインダでの研削面と鏡面処理が施された鏡面とでは、表面粗さ(Ra)が10倍程度異なり、鏡面加工することにより格段に平滑化されることが理解される。
本実施形態では、半導体チップ30の上面が鏡面加工されて表面粗さ(Ra)が小さくなっているので、半導体チップ30をモールド樹脂で封止する際にアンカー効果が効きにくくなり、モールド樹脂の密着力が低くなってしまう。
そこで、本実施形態では、図3(a)に示すように、半導体チップ30の上面に密着層40を形成する。密着層40の好適な材料としては、図2(c)の工程で使用したアンダーフィル樹脂と同一の樹脂がある。
後述するモールド樹脂と違って、アンダーフィル樹脂には離型材(ワックス)が含まれていないため、半導体チップ30(シリコン)との十分な密着性が得られる。そのような離型材(ワックス)を含まない樹脂を半導体チップ30の上面に塗布し、150〜200℃の温度雰囲気で加熱処理を行って硬化させることにより密着層40を得る。
また、密着層40として使用される離型材を含まない樹脂は、後述するモールド樹脂よりもフィラーの含有率が低いという観点からも半導体チップ(シリコン)との密着性がよい。例えば、密着層40として使用される離型材を含まない樹脂では、径が5μm程度のフィラーが20〜40%(例えば30%)含有されている。なお、本実施形態では、密着層40として、必ずしもフィラーが含有された樹脂を使用する必要はない。
また、密着層40の好適な材料としては、カップリング材がある。シランカップリング材などでは、一分子中に有機官能基と加水分解基を有しているため、無機物(半導体チップ30)と有機物(後述するモールド樹脂)とを結びつけることができ、それらの密着性を改善することができる。
シランカップリング材などを半導体チップ30の上面に塗布し、80℃の温度雰囲気で0.5時間、加熱処理した後に、200℃の温度雰囲気で2時間、加熱処理を行って硬化させることにより密着層40を得る。
なお、半導体チップ30の上面をカップリング材で表面処理した後に、離型材を含まない樹脂を塗布して密着層40としてもよい。
密着層40として離型材を含まない樹脂及びカップリン材を挙げたが、最終的に得られる半導体装置の信頼性を損なわない材料であれば、半導体チップ30とモールド樹脂とを密着できる各種の密着(接着)材料を使用することができる。
次いで、図3(b)に示すような第2配線基板50を用意する。第2配線基板50は第1配線基板10と同様な構造を有する。つまり、コア基板52にスルーホールTHが設けられており、その中に貫通電極54が充填されている。コア基板52の両面側には貫通電極54を介して相互接続された配線層60がそれぞれ形成されている。さらに、コア基板52の両面側に配線層60の接続部上に開口部56aが設けられたソルダレジスト56がそれぞれ形成されている。
第2配線基板50においても、第1配線基板10と同様に、配線層の積層数は任意に設定できると共に、コアレス配線基板などの各種の配線基板を使用することができる。
さらに、第2配線基板50の下面周縁側の配線層60の接続部に導電性ボール62xが搭載される。導電性ボール62xは銅ボール62aの外面にはんだ層62bが被覆されて構成される。半導体チップ30は第1配線基板10と第2配線基板50とで構成される収容部に収容されるので、導電性ボール62xの高さ(径)は半導体チップ30の高さ(半導体チップ30と接続電極32のトータルの厚み)より高く設定される。
そして、第2配線基板50の下面側の導電性ボール62xを第1配線基板10の周縁側の配線層20の接続部上に配置する。さらに、リフロー加熱によってはんだ層62bを溶融させることにより導電性ボール62xを第1、第2配線基板10,50の配線層20,60に接合する。あるいは、導電性ボール62xを第1配線基板10側に搭載し、第2配線基板50を導電性ボール62xの上に配置してもよい。
これにより、図3(c)に示すように、第1配線基板10の配線層20と第2配線基板50の配線層60とがバンプ電極62によって電気的に接続される。これと同時に、半導体チップ30は、第1配線基板10と第2配線基板50との間のバンプ電極62に囲まれた収容部Aに収容される。第1実施形態では、半導体チップ30上の密着層40の上面と第2配線基板50の下面との間に隙間dが設けられた状態となる。
このようにして、半導体チップ30がフリップチップ実装された第1配線基板10の上に第2配線基板50が積層されて構成される積層配線部材2が得られる。
次いで、図4に示すように、下型72と上型74により基本構成されるモールド型70を用意する。モールド型70はトランスファモールド工法によってモールド樹脂を充填するための金型である。下型72の上面側には、積層配線部材2の第1配線基板10に対応する凹部72aが設けられている。また、上型74の下面側には、積層配線部材2の第2配線基板50に対応する凹部74aが設けられている。
そして、下型72の凹部72aに積層配線部材2を配置し、上型74の凹部74aに積層配線部材2の第2配線基板50が収容されるように上型74を下型72の上に配置する。
このようにして、積層配線部材2を下型72と上型74で挟むことにより、第1配線基板10と第2配線基板50との間の収容部Aが樹脂が充填されるキャビティCとなる。また、積層配線部材2の一端側の外部には、下型72と上型74との間に隙間が設けられており、そこがキャビティCに繋がる樹脂供給部B(モールドゲート)となっている。溶融した樹脂が樹脂供給部Bを通ってキャビティCに流入するようになっている。
このようなモールド型70を使用するトランスファモールド工法によって、溶融させた樹脂を樹脂供給部Bを通してキャビティC側に流入させる。キャビティCの全体に樹脂を充填した後に、積層配線部材2から上型74及び下型72を取り外し、樹脂供給部Bに形成されたゲート樹脂部を折り取ることによりキャビティC内に充填された樹脂から分離する。
これにより、図5に示すように、第1配線基板10と第1配線基板50の間にモールド樹脂76が充填されて半導体チップ30が樹脂封止される。トランスファモールド工法で使用されるモールド樹脂76には、上記したモールド型70から樹脂を外れ易くするため、離型材(ワックス)が含まれている。従って、半導体チップ30の上面が鏡面加工されている場合、その鏡面にモールド樹脂76を直接形成すると、密着性が悪くその界面での剥離が発生しやすい。
離型材(ワックス)としては、天然性の材料又は化学合成の材料がある。天然性の材料としては、例えば、ヤシ科の植物の葉の表面に吹くワックスを原料として得られるカルナバワックスがある。
また、モールド樹脂76には、径が30μm程度のフィラーが65〜85%(例えば75%)で含有されており、樹脂成分が少ないという観点からも半導体チップ30との密着性が悪い傾向がある。
しかしながら、本実施形態では、半導体チップ30の上面に密着層40を設けたので、モールド樹脂76は密着層40の上に十分な密着性をもって形成される。その結果、モールド樹脂76は密着層40の機能によって半導体チップ30に対して十分な密着性をもって形成される。
その後に、第1配線基板10の下面側の配線層20の接続部にはんだボールを搭載するなどして外部接続端子78を設ける。
以上により、図5に示すように、第1実施形態の樹脂封止型の半導体装置1が得られる。
図5に示すように、第1実施形態の半導体装置1では、前述した図2(a)で説明した第1配線基板10の上面側の配線層20に半導体チップ30の接続電極32がフリップチップ実装されている。半導体チップ30の下の隙間にはアンダーフィル樹脂18が充填されている。半導体チップ30の上面は鏡面加工されており、その鏡面の表面粗さ(Ra)は10μm程度になって平滑化されている。
半導体チップ30の上面(鏡面)には密着層40が形成されている。密着層40としては、離型材を含まない樹脂又はカップリング材などが使用される。
第1配線基板10の上にはバンプ電極62を介して前述した図3(b)で説明した第2配線基板50が積層されて配置されている。第1配線基板10の配線層20がバンプ電極62を介して第2配線基板50の配線層60に電気的に接続されている。
バンプ電極62の高さは、半導体チップ30の高さより高く設定されており、半導体チップ30が第1、第2配線基板10,50の間に収容されている。第1、第2配線基板10,50の間にはモールド樹脂76が充填されており、半導体チップ30がモールド樹脂76によって封止されている。
このように、半導体チップ30の上面(鏡面)には密着層40が形成されており、その上にモールド樹脂76が充填されている。つまり、半導体チップ30上の密着層40の上面と第2配線基板50の下面の間にはモールド樹脂76が介在している。
これにより、モールド樹脂76は密着層40を介して半導体チップ30に対して十分な密着性をもって形成される。
従って、半導体装置1が吸湿して異材料の界面に集められた水分が加熱処理で蒸発(気化)することによって体積膨張を起こすとしても、半導体チップ30、密着層40及びモールド樹脂76は高い密着力で相互に密着しているので、それらの界面で剥離が発生することが防止される。
その結果、半導体装置1の吸湿・加熱試験において歩留りの向上を図ることができる共に、半導体装置1を実際に使用する際の信頼性を向上させることができる。
(第2の実施の形態)
図6及び図7は本発明の第2実施形態の半導体装置の製造方法を示す断面図である。
第2実施形態の特徴は、半導体チップの上面(鏡面)と第2配線基板の下面との間にモールド樹脂を介在させずに半導体チップと第2配線基板とを密着層で直接密着させることにある。
第2実施形態では、第1実施形態と同一工程及び同一要素については、同一符号を付してその詳しい説明を省略する。
第2実施形態の半導体装置の製造方法では、図6(a)に示すように、前述した第1実施形態の図2(c)と同一の構造体を用意する。つまり、第1配線基板10に半導体チップ30をフリップチップ実装した後に、半導体チップ30の下の隙間にアンダーフィル樹脂18を充填する。
次いで、図6(b)に示すように、半導体チップ30の上面(鏡面)に密着材40aを塗布する。密着材40aとしては、第1実施形態で説明した離型材(ワックス)を含まない樹脂が好適に使用される。
続いて、図6(c)に示すように、第1実施形態の図3(b)の工程と同様に、下面側に導電性ボール62xが搭載された第2配線基板50を第1配線基板10の上に積層して接続する。第2実施形態では、半導体チップ30上の密着材40aが第2配線基板50の下面に接触して隙間が生じないように、密着材40aの塗布量(ボリューム)や第2配線基板50に搭載される導電性ボール62xの径が調整される。
あるいは、カップリング材を主材料に使用して密着材40aを形成してもよい。この場合は、例えば、カップリング材を含ませた接着剤などが使用され、その塗布量(ボリューム)や第2配線基板50に搭載される導電性ボール62xの径が調整される。
これにより、図6(c)及び図7(a)に示すように、半導体チップ30上の未硬化の密着材40aが第2配線基板50によって横方向に押されて流動し、半導体チップ30の上面(鏡面)と第2配線基板50の下面との間に密着材40aが充填される。
さらに、密着材40aを加熱処理して硬化させることにより密着層40を得る。また同時に、第1配線基板10の配線層20がバンプ電極62を介して第2配線基板50の配線層60に電気的に接続される。
第2実施形態では、半導体チップ30上の密着層40と第2配線基板50との間には隙間が設けられず、半導体チップ30はその上面と第2配線基板50との間に密着層40が充填された状態で、第1、第2配線基板10,50の間の収容部Aに収容される。
さらに、図7(b)に示すように、第1実施形態と同様なトランスファモールド工法によって第1、第2配線基板10,50の間の収容部A(キャビティ)にモールド樹脂76を充填する。モールド樹脂76は半導体チップ30及び密着層40を取り囲むように充填される。
これにより、第2実施形態の半導体装置1aが得られる。第2実施形態は、第1実施形態と同様な効果を奏する。
前述した第1実施形態では、半導体チップ30上の密着層40と第2配線基板50の下面のソルダレジスト56との間にモールド樹脂76が充填される。第1実施形態では、半導体チップ30とモールド樹脂76との密着性は密着層40によって改善されるが、モールド樹脂76と第2配線基板50のソルダレジスト56との密着性はそれらの材料によっては必ずしも十分に得られない場合が想定される。
第2実施形態では、半導体チップ30の上面(鏡面)と第2配線基板50の下面側のソルダレジスト56との間にモールド樹脂76が介在することなく密着層40が充填されている。
従って、モールド樹脂76と第2配線基板50のソルダレジスト56との密着性が十分に得られない場合であっても、ソルダレジスト56は密着層40によって半導体チップ30に十分な密着性をもって配置され、第1、第2配線基板10,50の密着強度を補強することができる。
図1(a)〜(c)は本発明に関連する関連技術の半導体装置の製造方法を示す断面図である。 図2(a)〜(c)は本発明の第1実施形態の半導体装置の製造方法を示す断面図(その1)である。 図3(a)〜(c)は本発明の第1実施形態の半導体装置の製造方法を示す断面図(その2)である。 図4は本発明の第1実施形態の半導体装置の製造方法を示す断面図(その3)である。 図5は本発明の第1実施形態の半導体装置示す断面図である。 図6(a)〜(c)は本発明の第2実施形態の半導体装置の製造方法を示す断面図(その1)である。 図7(a)及び(b)は本発明の第2実施形態の半導体装置の製造方法を示す断面図(その2)である。
符号の説明
1,1a…半導体装置、10…第1配線基板、12,52…コア基板、14,54…貫通電極、16,56…ソルダレジスト、16a,56a…開口部、18…アンダーフィル樹脂、20,60…配線層、30…半導体チップ、40…密着層、40a…密着材、50…第2配線基板、62…バンプ電極、62x…導電性ボール、62a…銅ボール、62b…はんだ層、70…モールド型、72…下型、74…上型、72a,74a…凹部、76…モールド樹脂、78…外部接続端子、A…収容部、B…樹脂供給部、C…キャビティ、TH…スルーホール、d…隙間。

Claims (10)

  1. 第1配線基板と、
    前記第1配線基板の上にフリップチップ実装されて、上面が鏡面処理された半導体チップと、
    前記半導体チップの上面に形成された密着層と、
    前記第1配線基板の上にバンプ電極を介して接続されて積層され、前記半導体チップを収容する収容部を構成する第2配線基板と、
    前記第1配線基板と前記第2配線基板との間に充填されたモールド樹脂とを有することを特徴とする半導体装置。
  2. 前記半導体チップ上の前記密着層の上面と前記第2配線基板の下面との間に前記モールド樹脂が介在していることを特徴とする請求項1に記載の半導体装置。
  3. 前記半導体チップ上の前記密着層は前記第2配線基板の下面に接触しており、前記モールド樹脂は前記半導体チップ及び前記密着層を取り囲むように形成されていることを特徴とする請求項1に記載の半導体装置。
  4. 前記密着層は離型材を含まない樹脂又はカップリング材から形成され、前記モールド樹脂は前記離型材を含んでいることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
  5. 前記半導体チップの下側の隙間にアンダーフィル樹脂が充填されており、前記密着層は前記アンダーフィル樹脂と同一樹脂からなることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
  6. 第1配線基板の上に、上面が鏡面処理された半導体チップをフリップチップ実装する工程と、
    前記半導体チップの上に密着層を形成する工程と、
    前記第1配線基板の上にバンプ電極を介して第2配線基板を積層することにより、前記第1配線基板と前記第2配線基板との間に前記半導体チップを収容する工程と、
    トランスファモールド工法により、前記第1配線基板と前記第2配線基板との間にモールド樹脂を充填する工程とを有することを特徴とする半導体装置の製造方法。
  7. 前記半導体チップを収容する工程において、
    前記半導体チップ上の前記密着層の上面と前記第2配線基板の下面との間に隙間が設けられ、
    前記モールド樹脂を充填する工程において、
    前記隙間に前記モールド樹脂が充填されることを特徴とする請求項6に記載の半導体装置の製造方法。
  8. 前記半導体チップを収容する工程において、
    前記半導体チップ上の前記密着層が前記第2配線基板の下面に接触した状態で前記第2配線基板が配置され、
    前記モールド樹脂を充填する工程において、
    前記半導体チップ及び前記密着層を取り囲むように、前記モールド樹脂が充填されることを特徴とする請求項6に記載の半導体装置の製造方法。
  9. 前記密着層は離型材を含まない樹脂又はカップリング材から形成され、前記モールド樹脂は前記離型材を含んでいることを特徴とする請求項6乃至8のいずれか一項に記載の半導体装置の製造方法。
  10. 前記半導体チップをフリップチップ実装する工程の後に、
    前記半導体チップの下側の隙間にアンダーフィル樹脂を充填する工程をさらに有し、
    前記密着層は前記アンダーフィル樹脂と同一の樹脂から形成されることを特徴とする請求項6乃至8のいずれか一項に記載の半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140098694A (ko) * 2013-01-31 2014-08-08 신꼬오덴기 고교 가부시키가이샤 전자 부품 내장 기판 및 그 제조 방법
JP2015153844A (ja) * 2014-02-13 2015-08-24 日亜化学工業株式会社 発光装置
JP2017050310A (ja) * 2015-08-31 2017-03-09 新光電気工業株式会社 電子部品装置及びその製造方法
US10485098B2 (en) 2015-06-19 2019-11-19 Shinko Electric Industries Co., Ltd. Electronic component device

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5279631B2 (ja) * 2009-06-23 2013-09-04 新光電気工業株式会社 電子部品内蔵配線基板と電子部品内蔵配線基板の製造方法
US8436255B2 (en) * 2009-12-31 2013-05-07 Stmicroelectronics Pte Ltd. Fan-out wafer level package with polymeric layer for high reliability
US8502394B2 (en) * 2009-12-31 2013-08-06 Stmicroelectronics Pte Ltd. Multi-stacked semiconductor dice scale package structure and method of manufacturing same
US8466997B2 (en) * 2009-12-31 2013-06-18 Stmicroelectronics Pte Ltd. Fan-out wafer level package for an optical sensor and method of manufacture thereof
US20110156240A1 (en) * 2009-12-31 2011-06-30 Stmicroelectronics Asia Pacific Pte. Ltd. Reliable large die fan-out wafer level package and method of manufacture
US8884422B2 (en) * 2009-12-31 2014-11-11 Stmicroelectronics Pte Ltd. Flip-chip fan-out wafer level package for package-on-package applications, and method of manufacture
US8742603B2 (en) * 2010-05-20 2014-06-03 Qualcomm Incorporated Process for improving package warpage and connection reliability through use of a backside mold configuration (BSMC)
US8378477B2 (en) * 2010-09-14 2013-02-19 Stats Chippac Ltd. Integrated circuit packaging system with film encapsulation and method of manufacture thereof
KR101817159B1 (ko) * 2011-02-17 2018-02-22 삼성전자 주식회사 Tsv를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법
KR101740483B1 (ko) * 2011-05-02 2017-06-08 삼성전자 주식회사 고정 부재 및 할로겐-프리 패키지간 연결부를 포함하는 적층 패키지
US8461676B2 (en) 2011-09-09 2013-06-11 Qualcomm Incorporated Soldering relief method and semiconductor device employing same
US9013037B2 (en) 2011-09-14 2015-04-21 Stmicroelectronics Pte Ltd. Semiconductor package with improved pillar bump process and structure
US8916481B2 (en) 2011-11-02 2014-12-23 Stmicroelectronics Pte Ltd. Embedded wafer level package for 3D and package-on-package applications, and method of manufacture
US8779601B2 (en) 2011-11-02 2014-07-15 Stmicroelectronics Pte Ltd Embedded wafer level package for 3D and package-on-package applications, and method of manufacture
TWI418009B (zh) * 2011-12-08 2013-12-01 Unimicron Technology Corp 層疊封裝的封裝結構及其製法
US9659893B2 (en) * 2011-12-21 2017-05-23 Mediatek Inc. Semiconductor package
US8633588B2 (en) * 2011-12-21 2014-01-21 Mediatek Inc. Semiconductor package
US8680663B2 (en) * 2012-01-03 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices with reduced strain
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
US9385006B2 (en) * 2012-06-21 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming an embedded SOP fan-out package
US8969730B2 (en) * 2012-08-16 2015-03-03 Apple Inc. Printed circuit solder connections
US20140210106A1 (en) * 2013-01-29 2014-07-31 Apple Inc. ULTRA THIN PoP PACKAGE
US20140225248A1 (en) * 2013-02-13 2014-08-14 Qualcomm Incorporated Power distribution and thermal solution for direct stacked integrated circuits
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
TWI533421B (zh) 2013-06-14 2016-05-11 日月光半導體製造股份有限公司 半導體封裝結構及半導體製程
KR20150014701A (ko) * 2013-07-30 2015-02-09 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
TWI520285B (zh) * 2013-08-12 2016-02-01 矽品精密工業股份有限公司 半導體封裝件及其製法
US9299650B1 (en) 2013-09-25 2016-03-29 Stats Chippac Ltd. Integrated circuit packaging system with single metal layer interposer and method of manufacture thereof
NL2011512C2 (en) * 2013-09-26 2015-03-30 Besi Netherlands B V Method for moulding and surface processing electronic components and electronic component produced with this method.
US9905491B1 (en) 2013-09-27 2018-02-27 STATS ChipPAC Pte. Ltd. Interposer substrate designs for semiconductor packages
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US20150221570A1 (en) * 2014-02-04 2015-08-06 Amkor Technology, Inc. Thin sandwich embedded package
US9693455B1 (en) 2014-03-27 2017-06-27 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with plated copper posts and method of manufacture thereof
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
KR102154830B1 (ko) * 2014-08-05 2020-09-11 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR20160022603A (ko) 2014-08-20 2016-03-02 삼성전기주식회사 플립칩 패키지 및 그 제조 방법
US9859200B2 (en) * 2014-12-29 2018-01-02 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with interposer support structure mechanism and method of manufacture thereof
US20170110392A1 (en) * 2015-10-15 2017-04-20 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same structure
KR102450576B1 (ko) * 2016-01-22 2022-10-07 삼성전자주식회사 전자 부품 패키지 및 그 제조방법
KR20180095371A (ko) * 2017-02-17 2018-08-27 엘지전자 주식회사 이동 단말기 및 인쇄 회로 기판
JP6917295B2 (ja) * 2017-12-25 2021-08-11 新光電気工業株式会社 電子部品内蔵基板、シート基板
US11094625B2 (en) * 2019-01-02 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package with improved interposer structure
US11101214B2 (en) * 2019-01-02 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure with dam structure and method for forming the same
US11721657B2 (en) 2019-06-14 2023-08-08 Stmicroelectronics Pte Ltd Wafer level chip scale package having varying thicknesses
KR20220093507A (ko) * 2020-12-28 2022-07-05 삼성전기주식회사 패키지 내장기판
EP4181189A4 (en) * 2021-02-25 2024-03-06 Changxin Memory Tech Inc SEMICONDUCTOR STRUCTURE AND PREPARATION METHOD THEREFOR
US20230137998A1 (en) * 2021-11-03 2023-05-04 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing electronic devices

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04254829A (ja) * 1991-02-07 1992-09-10 Seiko Epson Corp アクティブデバイス
JPH0577423A (ja) * 1991-09-24 1993-03-30 Canon Inc インクジエツト記録ヘツド
JPH0621271A (ja) * 1992-07-02 1994-01-28 Sharp Corp 半導体パッケージ構造
JP2001015682A (ja) * 1999-06-28 2001-01-19 Hitachi Ltd 樹脂封止型電子装置
JP2002158316A (ja) * 2000-11-16 2002-05-31 Towa Corp 半導体装置及びその製造方法
JP2004296690A (ja) * 2003-03-26 2004-10-21 Shinko Electric Ind Co Ltd 半導体素子を内蔵した多層回路基板の製造方法
JP2007048860A (ja) * 2005-08-09 2007-02-22 Toshiba Corp 半導体装置とその製造方法
JP2008294330A (ja) * 2007-05-28 2008-12-04 Shinko Electric Ind Co Ltd チップ内蔵基板

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10294423A (ja) * 1997-04-17 1998-11-04 Nec Corp 半導体装置
JP2000223645A (ja) * 1999-02-01 2000-08-11 Mitsubishi Electric Corp 半導体装置
JP2003347722A (ja) 2002-05-23 2003-12-05 Ibiden Co Ltd 多層電子部品搭載用基板及びその製造方法
JP3912318B2 (ja) * 2003-05-02 2007-05-09 セイコーエプソン株式会社 半導体装置の製造方法および電子デバイスの製造方法
JP3879853B2 (ja) * 2003-10-10 2007-02-14 セイコーエプソン株式会社 半導体装置、回路基板及び電子機器
JP2007123454A (ja) * 2005-10-27 2007-05-17 Renesas Technology Corp 半導体装置及びその製造方法
JP4512545B2 (ja) * 2005-10-27 2010-07-28 パナソニック株式会社 積層型半導体モジュール
JPWO2007069606A1 (ja) 2005-12-14 2009-05-21 新光電気工業株式会社 チップ内蔵基板の製造方法
JP5068990B2 (ja) * 2006-12-26 2012-11-07 新光電気工業株式会社 電子部品内蔵基板
US7982298B1 (en) * 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04254829A (ja) * 1991-02-07 1992-09-10 Seiko Epson Corp アクティブデバイス
JPH0577423A (ja) * 1991-09-24 1993-03-30 Canon Inc インクジエツト記録ヘツド
JPH0621271A (ja) * 1992-07-02 1994-01-28 Sharp Corp 半導体パッケージ構造
JP2001015682A (ja) * 1999-06-28 2001-01-19 Hitachi Ltd 樹脂封止型電子装置
JP2002158316A (ja) * 2000-11-16 2002-05-31 Towa Corp 半導体装置及びその製造方法
JP2004296690A (ja) * 2003-03-26 2004-10-21 Shinko Electric Ind Co Ltd 半導体素子を内蔵した多層回路基板の製造方法
JP2007048860A (ja) * 2005-08-09 2007-02-22 Toshiba Corp 半導体装置とその製造方法
JP2008294330A (ja) * 2007-05-28 2008-12-04 Shinko Electric Ind Co Ltd チップ内蔵基板

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140098694A (ko) * 2013-01-31 2014-08-08 신꼬오덴기 고교 가부시키가이샤 전자 부품 내장 기판 및 그 제조 방법
JP2014150154A (ja) * 2013-01-31 2014-08-21 Shinko Electric Ind Co Ltd 電子部品内蔵基板及びその製造方法
KR102032844B1 (ko) * 2013-01-31 2019-10-16 신꼬오덴기 고교 가부시키가이샤 전자 부품 내장 기판 및 그 제조 방법
JP2015153844A (ja) * 2014-02-13 2015-08-24 日亜化学工業株式会社 発光装置
US10485098B2 (en) 2015-06-19 2019-11-19 Shinko Electric Industries Co., Ltd. Electronic component device
JP2017050310A (ja) * 2015-08-31 2017-03-09 新光電気工業株式会社 電子部品装置及びその製造方法

Also Published As

Publication number Publication date
US8106495B2 (en) 2012-01-31
US20100148332A1 (en) 2010-06-17

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