JP2008294330A - チップ内蔵基板 - Google Patents

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Abstract

【課題】本発明は一対の基板間にチップが内蔵されたチップ内蔵基板に関し、薄型化及び高密度化を図ることを課題とする。
【解決手段】半導体チップ１１０Ａと、この半導体チップ１１０Ａが搭載される第１の基板１００と、この第１の基板１００に積層される第２の基板２００と、第１及び第２の基板１００，２００を電気的に接続する電極１１２と、第１及び第２の基板１００，２００間に配設される封止樹脂１１５とを有し、第２の基板２００に開口部２０６を形成し、第１の基板１００に第２の基板２００が積層された際、半導体チップ１１０Ａの少なくとも一部がこの開口部２０６内に位置するよう構成する。また、第１の基板１００に半導体チップ１１０Ａより形状の大きい内蔵部品を搭載し、該内蔵部品が前記開口部内で前記チップ部品の上部に位置するよう構成する。
【選択図】 図６

Description

本発明はチップ内蔵基板に係り、特に配線が形成された一対の基板間にチップが内蔵されたチップ内蔵基板に関する。
現在、半導体チップが内設された半導体装置を用いた電子機器の高性能化が進められており、基板へ半導体チップを実装する場合の高密度化や、また半導体チップを搭載した基板の小型化、省スペース化などが求められている。このため、半導体チップ等のチップ部品が埋め込まれた基板、いわゆるチップ内蔵型の配線基板（以下、チップ内蔵基板という）が提案されており、チップ部品を基板に内蔵するための様々な構造が提案されている。
このチップ内蔵基板の一例として、例えば特許文献１に開示されたものがある。この特許文献１に開示されたチップ内蔵基板は、第１の基板上にチップ部品及びスペーサとして機能するバンプが配設されている。更に、第１の基板には、チップ及びバンプを封止するよう封止樹脂が配設されている。第２の基板は、この第１の基板上にバンプと電気的に接続するよう配設され、これによりチップは第１及び第２の基板の間に内蔵される構成とされていた。
特開２００３−３４７７２２号公報
しかしながら、従来のチップ内蔵基板はそれぞれ平板状の第１基板と第２の基板との間にチップ部品を内蔵する構成であったため、チップ部品が必然的に第１の基板の上面（チップが搭載される面）と、第２の基板の下面（第１の基板と対向する面）との間に位置することとなる。
このため、第１の基板と第２の基板との離間距離はチップ部品の厚さにより決まってしまい、厚いチップ部品を用いた場合には、第１の基板と第２の基板との離間距離が大きくなり、チップ内蔵基板が大型化してしまうという問題点があった。
また、従来のチップ内蔵基板は、半導体チップの上下面に対向するように第１の基板，第２の基板が形成されており、更に第１の基板と第２の基板との間には上下の基板同士の電気的接続のための接続部材が設けられているため、半導体チップ以外の電子部品の内蔵スペースの確保や、チップを積層することによる実装密度の向上が難しいという問題点もある。
本発明は上記の点に鑑みてなされたものであり、薄型化を図りつつ実装密度の向上を図りうるチップ内蔵基板を提供することを目的とする。
上記の課題は、本発明の一観点によれば、
チップ部品と、
第１の配線が形成されると共に前記チップ部品が搭載される第１の基板と、
第２の配線が形成されると共に前記第１の基板に積層される第２の基板と、
前記第１の基板と前記第２の基板を電気的に接続する接続部材と
前記第１の基板と前記第２の基板の間に配設される封止樹脂とを有し、
前記第２の基板に開口部を形成したチップ内蔵基板であって、
前記第１の基板に前記チップ部品より形状の大きい内蔵部品を搭載し、該内蔵部品の少なくとも一部が前記開口部内に位置し、かつ前記チップ部品の上部に位置するよう構成したチップ内蔵基板により解決することができる。
また、上記発明において、前記内蔵部品の前記開口部内における背面と、前記第２の基板の表面とが面一となるよう構成してもよい。
また、上記発明において、前記封止樹脂の前記開口部内における表面と、前記第２の基板の表面とが面一となるよう構成してもよい。
また、上記発明において、前記内蔵部品の少なくとも一部が、前記開口部内に位置する構成としてもよい。
また、上記発明において、前記内蔵部品は前記第１の基板にフリップチップ接合された構成としてもよい。
また、上記発明において、前記チップ部品として半導体チップを用いた構成としてもよい。
また、上記発明において、前記内蔵部品としてシリコン基板に配線が形成されたインターポーザ基板を用いた構成としてもよい。
また、上記発明において、前記内蔵部品としてヒートシンクを用いた構成としてもよい。
本発明によれば、第２の基板に開口部を形成し、第１の基板に第２の基板が積層された際、チップ部品の少なくとも一部がこの開口部内に位置するよう構成したことにより、第１の基板と第２の基板との離間距離をチップ部品の厚さ以上とする必要がなくなり、よってチップ内蔵基板の薄型化、小型化を図ることができる。また、この開口部内に、チップ部品以外の内蔵部品を搭載することが可能となり、チップ内蔵基板の高密度化及び多機能化を図ることができる。
次に、本発明を実施するための最良の形態について図面と共に説明する。
説明の便宜上、本発明に係るチップ内蔵基板の説明に先立ち本発明の前提となる参考例について説明する。図１は、本発明の前提となる参考例に係るチップ内蔵基板３００Ａを示している。尚、以下の説明においては、図１に矢印Ｚ１で示す側を上方とし、矢印Ｚ２で示す側を下方とする。また、図２以降の各図においても同様とする。
チップ内蔵基板３００Ａは、大略すると第１の基板１００，第２の基板２００，半導体チップ１１０Ａ（請求項に記載のチップ部品に相当する），電極１１２，及び封止樹脂１１５等により構成されている。
第１の基板１００は、コア基板１０１、ビルドアップ層１０１Ａ，１０１Ｂ、配線パターン１０３Ａ，１０３Ｂ、内層配線１０３Ｃ、及びソルダーレジスト層１０４Ａ，１０４Ｂ等により構成されている。
コア基板１０１は、プリプレグ材（ガラス繊維にエポキシ樹脂などを含浸させた材料）よりなり、その両面には例えばＣｕよりなる内層配線１０３Ｃが形成されている。また、コア基板１０１の両面に形成された内層配線１０３Ｃは、コア基板１０１を貫通して形成されたビアプラグ１０２により電気的に接続されている。
このコア基板１０１の図中上面にはビルドアップ層１０１Ａが形成され、また下面にはビルドアップ層１０１Ｂが形成される。このビルドアップ層１０１Ａの上面には例えばＣｕからなる配線パターン１０３Ａが形成されると共に、ビルドアップ層１０１Ｂの下面には例えばＣｕからなる配線パターン１０３Ｂが形成されている。配線パターン１０３Ａは、層間ビア１０５Ａを介して内層配線１０３Ｃに接続され、配線パターン１０３Ｂは層間ビア１０５Ｂを介して内層配線１０３Ｃに接続されている。
また、ビルドアップ層１０１Ａの図中上面には、ソルダーレジスト層１０４Ａが形成されている。このソルダーレジスト層１０４Ａは、後述する半導体チップ１１０Ａ及び電極１１２の接合位置が除去されて接続孔１１７Ａ（図３（Ｄ）参照）が形成されている。配線パターン１０３Ａは、この接続孔１１７Ａから露出した状態となっている。
また、ビルドアップ層１０１Ｂの図中下面には、ソルダーレジスト層１０４Ｂが形成されている。このソルダーレジスト層１０４Ｂは、後述するはんだボール１１１が接続される位置に接続孔１１７Ｂが形成されている。配線パターン１０３Ｂは、この接続孔１１７Ｂから露出した状態となっている。
この接続孔１１７Ａ，１１７Ｂから露出した配線パターン１０３Ａ，１０３Ｂの内、後述する電極１１２或いははんだボール１１１がはんだ接合される位置には、はんだ付け性を高めるために例えばＮｉ／Ａｕ（配線パターン１０３Ａ上にＮｉ層、Ａｕ層の順に積層された層）等よりなる接続層が形成されていても良い（接続層の図示は省略している）。また、接続孔１１７Ａ，１１７Ｂから露出した配線パターン１０３Ａ，１０３Ｂの内、半導体チップ１１０Ａがフリップチップ接合される位置には、例えばはんだ等よりなる接続層１０７が印刷法，電解メッキ法等により形成されている。
半導体チップ１１０Ａは、フリップチップ接合により第１の基板１００に搭載される。この半導体チップ１１０Ａは、その主面にバンプ１０８が形成されている。そして、このバンプ１０８を前記した接続層１０７に接合することにより、半導体チップ１１０Ａは第１の基板１００にフェイスダウンで接合される。また、半導体チップ１１０Ａと第１の基板１００の上面１００ａとの間には、接合信頼性を高めるためにアンダーフィル１０９が配設される。
尚、本参考例ではチップ部品として半導体チップ１１０Ａを用いた例を示しているが、チップ部品として半導体チップに限定されるものではなく、他のチップ部品（例えば、半導体チップ、キャパシタ、レジスタ、インダクタ等）を組み合わせて用いることも可能である。
はんだボール１１１は外部接続端子として機能するものであり、第１の基板１００の下面１００ｂに配設されている。具体的には、前記のようにソルダーレジスト層１０４Ｂには配線パターン１０３Ｂが露出した接続孔１１７Ｂが形成されており、はんだボール１１１はこの接続孔１１７Ｂから露出した配線パターン１０３Ｂに接合されている。
一方、第２の基板２００は、コア基板２０１，配線パターン２０３Ａ，２０３Ｂ、及びソルダーレジスト層２０４Ａ，２０４Ｂ等により構成されている。
コア基板２０１は、前記した第１の基板１００のコア基板１０１と同様に、プリプレグ材よりなり、その上面及び下面に例えばＣｕよりなる配線パターン２０３Ａ，２０３Ｂが形成されている。この配線パターン２０３Ａ，２０３Ｂは、コア基板２０１を貫通して形成されたビアプラグ２０２により電気的に接続されている。
また、配線パターン２０３Ａ，２０３Ｂが形成されたコア基板２０１の図中上面にはソルダーレジスト層２０４Ａが形成され、また下面にはソルダーレジスト層２０４Ｂが形成されている。下側に位置するソルダーレジスト層２０４Ｂは、後述する電極１１２の接合位置に接続孔１１６Ｂ（図３（Ａ）参照）が形成されている。また配線パターン２０３Ｂは、この接続孔１１６Ｂから露出した状態となっている。尚、上側のソルダーレジスト層２０４Ａに形成された接続孔１１６Ａは、表面実装部品，チップ部品を実装するためや、複数のチップ内蔵基板３００Ａを積層（スタック）するために設けるものであるが、この積層を行わない場合には必ずしも設ける必要はない。
上記構成とされた第１の基板１００と第２の基板２００は、封止接続層により接合される。この封止接続層は、電極１１２と封止樹脂１１５とにより構成される。
電極１１２は、球形状の銅コア１１３の表面にはんだ被膜１１４を形成した構成とされている。この電極１１２は、その下部が第１の基板１００の接続孔１１７Ａから露出した配線パターン１０３Ａにはんだ付けされ、その上部が第２の基板２００の接続孔１１６Ｂから露出した配線パターン２０３Ｂに接合される。
これにより、第１の基板１００の配線パターン１０３Ａと、第２の基板２００の配線パターン２０３Ｂは、電極１１２を介して電気的かつ機械的に接合される。また、銅コア１１３は、第１の基板１００と第２の基板２００の離間距離を一定距離に保つスペーサとして機能する。
封止樹脂１１５は、第１の基板１００と第２の基板２００との離間部分、及び後述する第２の基板２００に形成された開口部２０６内に形成される。この封止樹脂１１５は接着剤としても機能するため、よって第１の基板１００と第２の基板２００は封止樹脂１１５により強固に接合される。
このように、チップ内蔵基板３００Ａは、第１の基板１００と第２の基板２００を接合するのに、電極１１２による接合に加えて封止樹脂１１５により接合を行っているため、チップ内蔵基板３００Ａの薄型化を図っても、第１の基板１００と第２の基板２００が剥離するようなことはなく、高い信頼性を実現することができる。
次に、開口部２０６について説明する。開口部２０６は、第２の基板２００に形成されている。この開口部２０６は第２の基板２００を貫通して形成されており、またその形成位置は半導体チップ１１０Ａの搭載位置と対応するよう設定されている。
また、開口部２０６の形状は、半導体チップ１１０Ａの形状よりも大きく設定されている。具体的には、平面視したときの開口部２０６の面積は、半導体チップ１１０Ａの面積よりも大きく設定されている。そして、第２の基板２００が第１の基板１００に接合された状態（以下、接合状態という）において、半導体チップ１１０Ａが開口部２０６の内部に位置するよう構成されている。
また、接合状態において、開口部２０６の内部には前記の封止樹脂１１５が充填され、よって半導体チップ１１０Ａは開口部２０６内において封止樹脂１１５により封止された状態となる。これにより、半導体チップ１１０Ａは、第１の基板１００と第２の基板２００との間に内蔵された状態となる。また、第２の基板２００に開口部２０６を形成しても、半導体チップ１１０Ａは開口部２０６に充填された封止樹脂１１５により確実に保護される。
また、開口部２０６に充填された封止樹脂１１５の上面は、第２の基板２００の上面２００ａと面一となるよう構成されている。このように、封止樹脂１１５の上面を第２の基板２００の上面２００ａと面一とすることにより、チップ内蔵基板３００Ａを実装基板等（図示せず）に実装する際のハンドリング性を向上させることができ、実装効率の向上を望むことができる。具体的には、チップ内蔵基板３００Ａの上面をコレット等を用いて吸引することにより、チップ内蔵基板３００Ａを搬送（ハンドリング）することが可能となる。
ここで、第１の基板１００と第２の基板２００との離間距離、具体的には第１の基板１００の上面１００ａと第２の基板２００の下面２００ｂとの離間距離（図中、矢印Ｈ１で示す）と、半導体チップ１１０Ａの第１の基板１００の上面１００ａからの高さ（図中、矢印Ｈ２で示す）に注目し、以下説明する。
本参考例に係るチップ内蔵基板３００Ａでは、第２の基板２００に開口部２０６を形成し、この開口部２０６に半導体チップ１１０Ａが挿入され、少なくとも半導体チップ１１０Ａの一部が開口部２０６内に位置するよう構成されている。これにより、本参考例に係るチップ内蔵基板３００Ａは、半導体チップ１１０Ａの第１の基板１００からの高さＨ２を、第１の基板１００と第２の基板２００との離間距離Ｈ１に比べて大きくすることができる（Ｈ２>Ｈ１）。
開口部２０６が設けられていない従来のチップ内蔵基板は、第１の基板と第２の基板との離間距離Ｈ１を、必然的に半導体チップの第１の基板からの高さＨ２よりも大きくしなければならなかった（Ｈ１>Ｈ２とする必要があった）。このため、従来のチップ内蔵基板では大型化してしまうことは前述した通りである。
これに対して本参考例に係るチップ内蔵基板３００Ａは、上記のように半導体チップ１１０Ａの一部が少なくとも開口部２０６内に位置するよう構成したことにより、高さ方向（図中、矢印Ｚ１，Ｚ２方向）に対し、半導体チップ１１０Ａと第２の基板２００を図中矢印ΔＨで示す寸法だけ重ね合わせることができる。従って、従来構成に比べ、この重ね合わせ量ΔＨ分だけチップ内蔵基板３００Ａの薄型化、小型化を図ることができる。
図２は、図１に示したチップ内蔵基板３００Ａの変形例であるチップ内蔵基板３００Ｂを示している。尚、図２において、図１に示した構成と対応する構成については同一符号を付して、その説明を省略するものとする。
本参考例に係るチップ内蔵基板３００Ａは、内蔵される半導体チップ１１０Ａの第１の基板１００からの高さＨ１が比較的小さいものであった。これに対し、本変形例に係るチップ内蔵基板３００Ｂに内蔵される半導体チップ１１０Ｂは、その高さ（矢印Ｈ３で示す）が本参考例の半導体チップ１１０Ａに比べて高いもの（Ｈ３>Ｈ２）を用いた例である。
本変形例に係るチップ内蔵基板３００Ｂは、半導体チップ１１０Ｂの高さＨ３が高いため、電極１１２の直径を適宜選定することにより、半導体チップ１１０Ｂの背面１２７（半導体チップ１１０Ｂの主面に対する反対側面）が、第２の基板２００の上面２００ａと面一となるよう構成したものである。
この構成とすることにより、半導体チップ１１０Ｂの背面１２７が外部に露出するため、半導体チップ１１０Ｂで発生する熱を効率よく放熱することができる。また、半導体チップ１１０Ｂの背面１２７と第２の基板２００の上面２００ａが面一であることにより、前記のようにチップ内蔵基板３００Ｂを実装基板等に実装するときのハンドリング性を高めることができる。
次に、図１に示したチップ内蔵基板３００Ａの製造方法について説明する。
図３乃至図５は、チップ内蔵基板３００Ａの製造方法を製造手順に沿って示す図である。尚、図３乃至図５において、図１に示した構成と対応する構成については同一符号を付して、一部その説明を省略するものとする。
チップ内蔵基板３００Ａを製造するには、先ず図３（Ａ）に示す第２の基板２００を製造する。この第２の基板２００を製造する為には、例えばプリプレグ材よりなるコア基板２０１に対し、このコア基板２０１を貫通するビアプラグ２０２を形成する。
また、コア基板２０１の上面（半導体チップとの対向面と反対側の面）に配線パターン２０３Ａを形成すると共に、前記コア基板２０１の下面（半導体チップと対向する面）に配線パターン２０３Ｂを形成する。また、コア基板２０１の各面に形成された配線パターン２０３Ａと配線パターン２０３Ｂは、ビアプラグ２０２により電気的に接続される。尚、この配線パターン２０３Ａ，２０３Ｂ及びビアプラグ２０２は、例えばＣｕにより形成することができる。
また、コア基板２０１の上面には、所定位置に接続孔１１６Ａを有したソルダーレジスト層２０４Ａを形成する。このソルダーレジスト層２０４Ａの接続孔１１６Ａから露出した配線パターン２０３Ａには、例えばＮｉ／Ａｕ等よりなる接続層を形成しても良い。
また同様に、コア基板２０１の下面に、所定位置に接続孔１１６Ｂを有したソルダーレジスト層２０４Ｂを形成する。このソルダーレジスト層２０４Ｂの接続孔１１６Ｂから露出する配線パターン２０３Ｂには、例えばＮｉ／Ａｕ等よりなる接続層を形成しても良い。
図３（Ａ）に示す第２の基板２００が製造されると、続いてこの第２の基板２００に対して開口部２０６を形成する。この開口部２０６の形成方法としては、例えばルータ加工を用いることができる。この開口部２０６は、前記したように半導体チップ１１０Ａを内部に挿入することができる形状に形成される。このルータ加工は穴あけ加工として周知であり、よって開口部２０６の形成を容易に行うことができる。図３（Ｂ）は、開口部２０６が形成された第２の基板２００を示している。
開口部２０６の形成工程が終了すると、続いて第２の基板２００に電極１１２を接合する。この電極１１２は、前記のように球状の銅コア１１３の外周にはんだ被膜１１４が設けられた構成とされている。
この電極１１２を第２の基板２００に接合するには、電極１１２にフラックスを塗布し、その上でこの電極１１２を接続孔１１６Ｂから露出した配線パターン２０３Ｂに仮止めする。続いて、この電極１１２が仮止めされた第２の基板２００をリフロー処理することにより、電極１１２は配線パターン２０３Ｂにはんだ付けされる。このはんだ付け工程が終了すると、フラックス洗浄を行いフラックス残渣を除去する。図３（Ｃ）は、電極１１２がはんだ付けされた第２の基板２００を示している。
一方、チップ内蔵基板３００Ａを製造するには、図３（Ｄ）に示す第１の基板１００を製造する。このチップ内蔵基板３００Ａを製造するには、例えばプリプレグ材よりなるコア基板１０１を用意し、このコア基板１０１を貫通するビアプラグ１０２を形成すると共に、このコア基板１０１の上面及び下面に内層配線１０３Ｃを形成する。このコア基板１０１の上面及び下面に形成された内層配線１０３Ｃは、ビアプラグ１０２により電気的に接続される。尚、このビアプラグ１０２及び内層配線１０３Ｃは、例えばＣｕにより形成することができる。
続いて、内層配線１０３Ｃが形成されたコア基板１０１の上面に、ビルドアップ層１０１Ａを形成し、更にコア基板１０１の下面にビルドアップ層１０１Ｂを形成する。このビルドアップ層１０１Ａ，１０１Ｂとしては、例えばエポキシ樹脂，ポリイミド樹脂等からなる絶縁フィルムを用いることができる。
次に、このビルドアップ層１０１Ａの上面に、配線パターン１０３Ａを形成する。この配線パターン１０３Ａと内層配線１０３Ｃは、ビルドアップ層１０１Ａを貫通して形成された層間ビア１０５Ａにより電気的に接続される。また、ビルドアップ層１０１Ａの下面には、配線パターン１０３Ｂを形成する。この配線パターン１０３Ｂと内層配線１０３Ｃは、ビルドアップ層１０１Ｂを貫通して形成された層間ビア１０５Ｂにより電気的に接続される。
続いて、配線パターン１０３Ａが形成されたビルドアップ層１０１Ａの上面に、ソルダーレジスト層１０４Ａを形成する。このソルダーレジスト層１０４Ａを形成する際、後述する半導体チップ１１０Ａが接合する位置、及び電極１１２が接合する位置には接続孔１１７Ａが形成される。また、この接続孔１１７Ａから露出する配線パターン１０３Ａには、例えばＮｉ／Ａｕ等よりなる接続層を形成しても良い。
また、複数形成される接続孔１１７Ａの内、後の工程で半導体チップ１１０Ａが接合される接続孔１１７Ａから露出した配線パターン１０３Ａには、例えばはんだ等よりなる接続層１０７を印刷法，電解メッキ法等により形成する。
一方、配線パターン１０３Ｂが形成されたビルドアップ層１０１Ｂの下面には、ソルダーレジスト層１０４Ｂが形成される。このソルダーレジスト層１０４Ｂを形成する際、後述するはんだボール１１１が接合する位置に接続孔１１７Ｂを形成する。また、この接続孔１１７Ｂから露出する配線パターン１０３Ｂには、例えばＮｉ／Ａｕ等よりなる接続層を形成してもよい。
上記のようにして製造された第１の基板１００には、続いて半導体チップ１１０Ａが搭載される。第１の基板１００に半導体チップ１１０Ａを搭載するには、予め半導体チップ１１０Ａの主面にバンプ１０８を設けておき、この半導体チップ１１０Ａをフェイスダウンとし、主面に形成されたバンプ１０８を接続層１０７に接合する。
半導体チップ１１０Ａが第１の基板１００にフリップチップ接合されると、続いて半導体チップ１１０Ａと第１の基板１００（上面１００ａ）との間に、アンダーフィル１０９を充填する。これにより、半導体チップ１１０Ａは第１の基板１００に高い信頼性を持って接合される。図３（Ｅ）は、半導体チップ１１０Ａが第１の基板１００にフリップチップ接合された状態を示している。
尚、上記した図３（Ａ）〜（Ｃ）を用いて説明した第２の基板２００に対する製造工程と、図３（Ｄ），（Ｅ）を用いて説明した第１の基板１００に対する製造工程は、いずれを先に実施してもよく、また並行に実施することも可能である。
上記のように第１の基板１００及び第２の基板２００が製造されると、続いて第２の基板２００を第１の基板１００に接合する工程を行う。
第２の基板２００を第１の基板１００に接合するには、先ず電極１１２にフラックス１１８を塗布した上で、開口部２０６と半導体チップ１１０Ａが対向するように、また電極１１２と接続孔１１７Ａとが対向するよう、第１の基板１００の上方で第２の基板２００の位置決めを行う。図４（Ａ）は、この位置決めが行われた状態を示している。
続いて、第２の基板２００を第１の基板１００に当接させる。これにより、電極１１２は配線パターン１０３Ａにフラックス１１８を用いて仮止めされた状態となる。またこれと同時に、半導体チップ１１０Ａは開口部２０６の内部に少なくともその一部が位置した状態となる。
このように、第２の基板２００が第１の基板１００に仮止めされると、この第１及び第２の基板１００，２００は、仮止めされた状態を維持しつつリフロー炉に装着されて加熱工程を実施する。これにより、電極１１２のはんだ被膜１１４は溶けて配線パターン１０３Ａにはんだ付けされ、第１の基板１００と第２の基板２００は電極１１２により接合されて積層された状態となる。図４（Ｂ）は、第１の基板１００と第２の基板２００が、電極１１２により接合された状態を示している。
続いて、電極１１２のはんだ付け位置に残留しているフラックス残渣を除去する洗浄工程を行う。図４（Ｃ）は、洗浄工程が行われ、フラックス残渣が除去された状態を示している。
続いて、洗浄工程が終了した第１及び第２の基板１００，２００は、金型（図示せず）内に装着され、封止樹脂１１５を成型するトランスファーモールド工程が実施される。この封止樹脂１１５を成型時に金型に樹脂を注入する際、本参考例では吸引することにより金型内を負圧にして樹脂注入を行っている。これにより、第１の基板１００と第２の基板２００との離間距離が狭い部分においても、確実に封止樹脂１１５充填することができる。
また樹脂充填の際、封止樹脂１１５は開口部２０６内にも充填されるため、開口部２０６内に位置している半導体チップ１１０Ａは封止樹脂１１５により封止される。よって、半導体チップ１１０Ａは、第２の基板２００に開口部２０６を設けた構成としても、封止樹脂１１５により確実に保護される。この封止樹脂１１５のトランスファーモールドが終了すると、封止樹脂１１５が形成された第１及び第２の基板１００，２００は金型から取り出される。図５（Ａ）は、封止樹脂１１５が形成された第１及び第２の基板１００，２００を示している。
上記のように封止樹脂１１５を形成した後、個片化すると共に不要部分を除去することで、図５（Ｂ）に示すチップ内蔵基板３００Ａが製造される。この個片化処理の際、図５（Ａ）に示すように本参考例では、第２の基板２００を個片の基板とし、第１の基板１００がいわゆる多数個取りを行う基板としている。
よって、図５（Ａ）には図示の便宜上、第１の基板１００の上部に１個の第２の基板２００のみが接合された状態を図示しているが、実際は第１の基板１００の上部には複数個の第２の基板２００が接合され、これを個々のチップ内蔵基板３００Ａ毎に切断する処理が行われる。しかしながら、各基板１００，２００の個片化に関する構成は本参考例に限定されるものではなく、上側に位置する第１の基板１００を多数個取り用の基板とし、下側に位置する第２の基板２００を個片化基板としてもよく、また上下に位置する各基板１００，２００を共に多数個取り用の基板としてもよい。
上記の個片化処理が終了すると、必要に応じてソルダーレジスト層１０４Ｂに形成された接続孔１１７Ｂから露出した配線パターン１０３Ｂにはんだボール１１１をはんだ付けすることにより、図１に示すチップ内蔵基板３００Ａが製造される。
上記のように本参考例に係る製造方法によれば、薄型化を図りうるチップ内蔵基板３００Ａを簡単に、かつ効率より製造することができる。また、第２の基板２００に開口部２０６を形成する工程も、汎用されている機械加工（ルータ加工）を用いることができるため、短時間で生産性よく製造することができる。
また、封止樹脂１１５を充填する工程においては、開口部２０６の形成位置は封止樹脂１１５の流れ抵抗が小さくなるため封止樹脂１１５の充填性が向上し、またボイドの発生を抑制することもできる。
次に、本発明の第１実施例であるチップ内蔵基板について説明する。
図６は、第１実施例であるチップ内蔵基板３００Ｃを示している。尚、図６において、図１に示した参考例に係るチップ内蔵基板３００Ａと対応する構成については同一符号を付して、その説明を省略する。
前記した参考例に係るチップ内蔵基板３００Ａは、開口部２０６の内部に１個の半導体チップ１１０Ａが位置するよう構成されていた。これに対して本実施例に係るチップ内蔵基板３００Ｃは、開口部２０６内に第１の半導体チップ１２０Ａに加え、他の内蔵部品も位置するよう搭載したことを特徴としている。特に本実施例では、この他の内蔵部品として第２の半導体チップ１２０Ｂを搭載した例を示している。
図６に示されるように、本実施例に係るチップ内蔵基板３００Ｃは、第１の半導体チップ１２０Ａは比較的薄いものである。よって、このように薄い第１の半導体チップ１２０Ａが第１の基板１００に搭載されたものにおいて、第２の基板２００に開口部２０６を形成すると、開口部２０６内に広い空間が形成される。本実施例では、このようにして開口部２０６内に形成される空間内に第１の半導体チップ１２０Ａ以外の第２の半導体チップ１２０Ｂ（内蔵部品）を搭載するように構成したことを特徴とするものである。
第２の半導体チップ１２０Ｂは、第１の半導体チップ１２０Ａよりも形状が大きく、その形状差は第１の半導体チップ１２０Ａの上部に第２の半導体チップ１２０Ｂが位置することができる程度となっている。この第２の半導体チップ１２０Ｂは、はんだボール１２１を用いて第１の基板１００の配線パターン１０３Ａにフリップチップ接合されている。よって、第２の半導体チップ１２０Ｂは、第１の半導体チップ１２０Ａを跨いだ状態で開口部２０６内に配置された構成となっている。
このように、本実施例に係るチップ内蔵基板３００Ｃは、開口部２０６内に複数の半導体チップ１２０Ａ，１２０Ｂが位置した構成とされているため、薄型化を図りうるチップ内蔵基板３００Ｃにおいて、更に高密度化を図ることが可能となる。
更に本実施例では、第２の半導体チップ１２０Ｂの背面が第２の基板２００の上面２００ａと面一となるようはんだボール１２１及び電極１１２の直径が設定されている。これにより、本実施例に係るチップ内蔵基板３００Ｃにおいても、実装時におけるハンドリング性の向上が図られている。
次に、図６に示したチップ内蔵基板３００Ｃの製造方法について説明する。
図７及び図８は、チップ内蔵基板３００Ｃの製造方法を製造手順に沿って示す図である。尚、図７及び図８において、図１乃至図６に示した構成と対応する構成については同一符号を付して、一部その説明を省略するものとする。
チップ内蔵基板３００Ｃの製造工程において、図３（Ａ）〜（Ｃ）に示す第２の基板２００の製造方法は、チップ内蔵基板３００Ｃの製造工程においても同様に行われる。そのため、第２の基板２００の製造方法の説明は省略し、第１の基板１００に第１及び第２の半導体チップ１２０Ａ，１２０Ｂを搭載する工程から説明するものとする。
図７（Ａ）は、半導体チップ１２０Ａ，１２０Ｂが搭載される前の第１の基板１００を示している。同図に示す第１の基板１００は、ソルダーレジスト層１０４Ａに第２の半導体チップ１２０Ｂを搭載するための接続孔１１７Ａが形成されていることを除き、図３（Ｄ）に示した第１の基板１００と同一構成とされている。
この第１の基板１００には、先ず第１の半導体チップ１２０Ａを搭載する。第１の基板１００に第１の半導体チップ１２０Ａを搭載するには、予め第１の半導体チップ１２０Ａの主面にバンプ１０８を設けておき、この第１の半導体チップ１２０Ａをフェイスダウンとし、主面に形成されたバンプ１０８を接続層１０７に接合する。
第１の半導体チップ１２０Ａが第１の基板１００にフリップチップ接合されると、続いて第１の半導体チップ１２０Ａと第１の基板１００との間に、アンダーフィル１０９を充填する。これにより、第１の半導体チップ１２０Ａは第１の基板１００に高い信頼性を持って接合される。図７（Ｂ）は、第１の半導体チップ１２０Ａが第１の基板１００にフリップチップ接合された状態を示している。
第１の半導体チップ１２０Ａが第１の基板１００に搭載されると、続いて第２の半導体チップ１２０Ｂを第１の基板１００に搭載する工程を実施する。第２の半導体チップ１２０Ｂは、その主面に予めはんだボール１２１が形成されている。第２の半導体チップ１２０Ｂを第１の基板１００に搭載するには、このはんだボール１２１にフラックス１１９を塗布する。図７（Ｃ）は、第２の半導体チップ１２０Ｂのはんだボール１２１にフラックス１１９が塗布された状態を示している。
続いて、はんだボール１２１が第１の基板１００上のはんだ付け位置（所定の接続孔１１７Ａの形成位置）と対向するよう、第１の基板１００に対して第２の半導体チップ１２０Ｂの位置決めを行う。続いて、第２の半導体チップ１２０Ｂを第１の基板１００に当接させる。これにより、はんだボール１２１は接続孔１１７Ａから露出した配線パターン１０３Ａにフラックス１１９により仮止めされる。
このように、第２の半導体チップ１２０Ｂが第１の基板１００に仮止めされると、この第１の基板１００はリフロー炉に装着されて加熱工程を実施する。これにより、はんだボール１２１は配線パターン１０３Ａにはんだ付けされ、よって第２の半導体チップ１２０Ｂは第１の基板１００に接合された状態となる。図７（Ｄ）は、第２の半導体チップ１２０Ｂが第１の基板１００に接合された状態を示している。
続いて、はんだボール１２１のはんだ付け位置に残留しているフラックス残渣を除去する洗浄工程を行う。図８（Ａ）は、洗浄工程が行われ、フラックス残渣が除去された状態を示している。
上記のように第１の基板１００に第１及び第２の半導体チップ１２０Ａ，１２０Ｂが搭載されると、続いて第２の基板２００を第１の基板１００に接合する工程を行う。
第２の基板２００を第１の基板１００に接合するには、先ず電極１１２にフラックス１１８を塗布した上で、開口部２０６と第２の半導体チップ１２０Ｂが対向するように、また電極１１２が接続孔１１７Ａに対向するよう、第１の基板１００の上方で第２の基板２００の位置決めを行う。図８（Ｂ）は、この位置決めが行われた状態を示している。
続いて、第２の基板２００を第１の基板１００に当接させる。これにより、電極１１２は接続孔１１７Ａから露出した配線パターン１０３Ａにフラックス１１８により仮止めされる。またこれと同時に、第１及び第２の半導体チップ１２０Ａ，１２０Ｂは開口部２０６の内部に少なくともその一部が位置した状態となる。特に本実施例では、第２の半導体チップ１２０Ｂの背面が、第２の基板２００の上面２００ａと面一となるよう構成されている。
このように、第２の基板２００が第１の基板１００に仮止めされると、この第１及び第２の基板１００，２００は、仮止めされた状態を維持しつつリフロー炉に装着されて加熱工程を実施する。これにより、電極１１２のはんだ被膜１１４は溶けて配線パターン１０３Ａにはんだ付けされ、第１の基板１００と第２の基板２００は電極１１２により接合され積層された状態となる。
この際、はんだ被膜１１４を構成するはんだ合金は、はんだボール１２１を構成するはんだ合金の融点よりも低い融点を有した材料を選定しておくことが望ましい。図８（Ｃ）は、第１の基板１００と第２の基板２００が、電極１１２により接合された状態を示している。
続いて、電極１１２のはんだ付け位置に残留しているフラックス残渣を除去する洗浄工程を行う。図８（Ｄ）は、洗浄工程が行われ、フラックス残渣が除去された状態を示している。
上記のように第２の基板２００が第１の基板１００に搭載されると、洗浄工程が終了した第１及び第２の基板１００，２００は、金型（図示せず）内に装着され、封止樹脂１１５を成型するトランスファーモールド工程が実施される。尚、封止樹脂１１５の形成工程では、図５（Ａ），（Ｂ）を用いて説明した工程と同一処理を実施するため、その説明は省略する。
上記のように本実施例に係る製造方法によれば、薄型化を図りつつ高密度化を図ることができるチップ内蔵基板３００Ｃを簡単に、かつ効率よく製造することができる。
尚、上記した製造方法では、はんだボール１２１を第１の基板１００にはんだ付けした後、電極１１２を第１の基板１００にはんだ付けする工程例について説明したが、第２の半導体チップ１２０Ｂのはんだボール１２１を第１の基板１００に仮止めした後にリフロー処理を直ちに実施するのではなく、電極１１２が第１の基板１００に仮止めされた後にリフロー処理を行うこととしてもよい。これにより、はんだボール１２１と電極１１２のはんだ付け処理を同時に行うことができるため、製造効率の向上を図ることができると共に、各半導体チップ１２０Ａ，１２０Ｂに加熱による影響が及ぶことを防止できる。更に、はんだボール１２１及びはんだ被膜１１４の材質を同一のはんだ合金（融点が同一の材料）とすることが可能となる。
次に、図９乃至図１２を参照し、本発明の第２乃至第５実施例に係るチップ内蔵基板３００Ｄ〜３００Ｇについて説明する。尚、図９乃至図１２において、図１及び図６に示した参考例及び第１実施例に係るチップ内蔵基板３００Ａ，３００Ｃと対応する構成については同一符号を付して、その説明を省略する。
図９は、第２実施例に係るチップ内蔵基板３００Ｄを示している。前記した参考例及び実施例に係るチップ内蔵基板３００Ａ〜３００Ｃは、半導体チップ１１０Ａ，１１０Ｂ，１２０Ａ，１２０Ｂが第１の基板１００にフリップチップ接合されていた。これに対して本実施例に係るチップ内蔵基板３００Ｄは、半導体チップ１１０Ｃを第１の基板１００にフェイスアップで搭載し、この半導体チップ１１０Ｃと第１の基板１００とをワイヤ１２５を用いてワイヤボンディング接続したことを特徴としている。
ワイヤボンディング法は、フリップチップ法に比べて低コスト化が図れるが、ワイヤーループが半導体チップの上部にも形成されるため、薄型化の点からは不利である。しかしながら本実施例では、半導体チップ１１０Ｃが第２の基板２００に形成された開口部２０６の内部のその一部が位置した構成であるため、半導体チップ１１０Ｃの上部に空間部が形成される。
このため、本実施例ではこの半導体チップ１１０Ｃの上部に空間部を利用し、この空間部内でワイヤ１２５のワイヤーループが形成されるよう構成したものである。よって、本実施例に係るチップ内蔵基板３００Ｄによれば、半導体チップ１１０Ｃと第１の基板１００とをワイヤ１２５を用いても薄型化を図ることができ、かつ低コスト化を図ることができる。
図１０は、第３実施例に係るチップ内蔵基板３００Ｅを示している。前記した各実施例に係るチップ内蔵基板３００Ａ〜３００Ｄは、第２の基板２００に開口部２０６を形成し、この開口部２０６の内部に半導体チップ１１０Ａ，１１０Ｂ，１１０Ｃ，１２０Ａ，１２０Ｂの一部が位置するよう構成することにより、チップ内蔵基板３００Ａ〜３００Ｄの薄型化を図る構成とされていた。
これに対して本実施例に係るチップ内蔵基板３００Ｅは、第１の基板１００に上面１００ａよりも窪んだ凹状の段差部１２６を形成し、この段差部１２６の内部に半導体チップ１１０Ａを搭載したことを特徴とするものである。
本実施例に係るチップ内蔵基板３００Ｅによれば、半導体チップ１１０Ａの一部が少なくとも段差部１２６内に位置するよう構成したことにより、高さ方向（図中、矢印Ｚ１，Ｚ２方向）に対し、半導体チップ１１０Ａと第１の基板１００を重ね合わせることができるため、チップ内蔵基板３００Ｅの薄型化及び小型化を図ることができる。
図１１は、第４実施例に係るチップ内蔵基板３００Ｆを示している。先に、図６を用いて説明した第１実施例に係るチップ内蔵基板３００Ｃは、開口部２０６内に第１の半導体チップ１２０Ａに加えて内蔵部品として第２の半導体チップ１２０Ｂが位置するよう構成することにより、チップ内蔵基板３００Ｃの高密度化及び薄型化を図る構成としていた。
これに対して本実施例に係るチップ内蔵基板３００Ｆは、第１実施例における第２の半導体チップ１２０Ｂに代えて、開口部２０６内にシリコンインターポーザ１３０が位置するよう構成したことを特徴とするものである（このシリコンインターポーザ１３０は、請求項に記載の内蔵部品に相当する。
シリコンインターポーザ１３０は、シリコン製の基板本体１３１の下面に配線パターン１３２が形成されると共に、その中央位置に基板本体１３１を貫通する複数の貫通ビア１３３を形成した構成とされている。配線パターン１３２の一端部は貫通ビア１３３の下端と接続しており、また配線パターン１３２の他端部にははんだボール１２１が接続されている。
貫通ビア１３３はシリコン製の基板本体１３１に形成されるために微細加工が可能であり、よって隣接する貫通ビア１３３のピッチを狭ピッチ化することができる。このため、シリコンインターポーザ１３０の上部に、半導体チップ１１０Ａ以上に高密度化された半導体装置や電子機器（以下、これらを高密度部品という）を実装することが可能となる。
よって、本実施例に係るチップ内蔵基板３００Ｆによれば、高密度部品を実装する場合、第１の基板１００及び第２の基板２００を全て高密度部品の精度に合わせる必要はなく、シリコンインターポーザ１３０のみを高密度部品の精度に合わせた構成とし、第１及び第２の基板１００，２００の精度は高密度部品の精度以下とすることができる。これにより、低コスト化を図りつつ、高密度部品の実装を可能とすることができる。
図１２は、第５実施例に係るチップ内蔵基板３００Ｇを示している。本実施例に係るチップ内蔵基板３００Ｇは、第１実施例における第２の半導体チップ１２０Ｂに代えて、開口部２０６内にヒートシンク１４０が位置するよう構成したことを特徴とするものである。
このヒートシンク１４０は、例えばアルミニウム等の熱伝導性が高い金属を用いることができる。このヒートシンク１４０は、半導体チップ１１０Ａの背面に熱伝導性接着シート１４１を用いて固定されている。また、ヒートシンク１４０の上面は、第２の基板２００（封止樹脂１１５）から露出するよう設定されている。
この構成とすることにより、半導体チップ１１０Ａで発生した熱は熱伝導性接着シート１４１を介してヒートシンク１４０に熱伝導し、このヒートシンク１４０において装置外部に放熱される。よって、本実施例に係るチップ内蔵基板３００Ｇによれば、半導体チップ１１０Ａで発生する熱の放熱特性を高めることができる。これにより、半導体チップ１１０Ａの熱による不良発生を抑制でき、チップ内蔵基板３００Ｇの信頼性の向上を図ることができる。
以上、本発明の好ましい実施例について詳述したが、本発明は上記した特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能なものである。
例えば、上記した各実施例では内蔵部品となる半導体チップ１２０Ｂ及びシリコンインターポーザ１３０を第１の基板１００にフリップチップ接合するのにはんだボール１２１を用いたが、このはんだボール１２１に代えてコア（例えば、銅ボール）の外周にはんだを塗布したものを用いることも可能である。
図１は、本発明の参考例であるチップ内蔵基板の断面図である。 図２は、参考例の変形例であるチップ内蔵基板の断面図である。 図３は、参考例であるチップ内蔵基板の断面図の製造方法を説明するための図である（その１）。 図４は、参考例であるチップ内蔵基板の断面図の製造方法を説明するための図である（その２）。 図５は、参考例であるチップ内蔵基板の断面図の製造方法を説明するための図である（その３）。 図６は、本発明の第１実施例であるチップ内蔵基板の断面図である。 図７は、第１実施例であるチップ内蔵基板の断面図の製造方法を説明するための図である（その１）。 図８は、第１実施例であるチップ内蔵基板の断面図の製造方法を説明するための図である（その２）。 図９は、本発明の第２実施例であるチップ内蔵基板の断面図である。 図１０は、本発明の第３実施例であるチップ内蔵基板の断面図である。 図１１は、本発明の第４実施例であるチップ内蔵基板の断面図である。 図１２は、本発明の第５実施例であるチップ内蔵基板の断面図である。
符号の説明
１００ 第１の基板
１０１ コア基板
１０２，２０２ ビアプラグ
１０３Ａ，１０３Ｂ，２０３Ａ，２０３Ｂ 配線パターン
１０３Ｃ，２０３Ｃ 内層配線
１０４Ａ，１０４Ｂ，２０４Ａ，２０４Ｂ ソルダーレジスト層
１０９ アンダーフィル
１１０Ａ〜１１０Ｃ 半導体チップ
１１１，１２１ はんだボール
１１２ 電極
１１３ 銅コア
１１４ はんだ被膜
１１５ 封止樹脂
１２０Ａ 第１の半導体チップ
１２０Ｂ 第２の半導体チップ
１２５ ワイヤ
１２６ 段差部
１３０ シリコンインターポーザ
１４０ ヒートシンク
１４１ 熱伝導性接着シート
２００，２００Ａ 第２の基板
２０１ コア基板
２０６ 開口部
３００Ａ〜３００Ｇ チップ内蔵基板

Claims (8)

  1. チップ部品と、
    第１の配線が形成されると共に前記チップ部品が搭載される第１の基板と、
    第２の配線が形成されると共に前記第１の基板に積層される第２の基板と、
    前記第１の基板と前記第２の基板を電気的に接続する接続部材と
    前記第１の基板と前記第２の基板の間に配設される封止樹脂とを有し、
    前記第２の基板に開口部を形成したチップ内蔵基板であって、
    前記第１の基板に前記チップ部品より形状の大きい内蔵部品を搭載し、該内蔵部品の少なくとも一部が前記開口部内に位置し、かつ前記チップ部品の上部に位置するよう構成したチップ内蔵基板。
  2. 前記内蔵部品の前記開口部内における背面と、前記第２の基板の表面とが面一となるよう構成した請求項１に記載のチップ内蔵基板。
  3. 前記封止樹脂の前記開口部内における表面と、前記第２の基板の表面とが面一となるよう構成した請求項１に記載のチップ内蔵基板。
  4. 前記内蔵部品の少なくとも一部が、前記開口部内に位置する構成とした請求項１に記載のチップ内蔵基板。
  5. 前記内蔵部品は前記第１の基板にフリップチップ接合されている請求項１乃至４のいずれか一項に記載のチップ内蔵基板。
  6. 前記チップ部品は、半導体チップである請求項１乃至５のいずれか一項に記載のチップ内蔵基板。
  7. 前記内蔵部品は、シリコン基板に配線が形成されたインターポーザ基板である請求項１乃至５のいずれか一項に記載のチップ内蔵基板。
  8. 前記内蔵部品は、ヒートシンクである請求項１乃至５のいずれか一項に記載のチップ内蔵基板。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010147153A (ja) * 2008-12-17 2010-07-01 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2010157656A (ja) * 2009-01-05 2010-07-15 Hitachi Metals Ltd 半導体装置およびその製造方法
JP2016511552A (ja) * 2013-03-15 2016-04-14 クアルコム，インコーポレイテッド 低減された高さのパッケージオンパッケージ構造
JP2017503361A (ja) * 2014-12-16 2017-01-26 インテル コーポレイション スタック型電子装置を含む電子アセンブリ
CN115884526A (zh) * 2022-09-06 2023-03-31 珠海越亚半导体股份有限公司 一种高散热混合基板制作方法及半导体结构

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101965039B1 (ko) * 2014-04-30 2019-04-02 인텔 코포레이션 성형 화합물을 갖는 집적 회로 어셈블리

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60227492A (ja) * 1984-04-25 1985-11-12 松下電工株式会社 電子回路ブロツク
JPH0587982U (ja) * 1992-04-30 1993-11-26 太陽誘電株式会社 発熱部品を有する混成集積回路装置
JP2004247637A (ja) * 2003-02-17 2004-09-02 Nec Saitama Ltd 電子部品の三次元実装構造および方法
JP2004304159A (ja) * 2003-03-19 2004-10-28 Ngk Spark Plug Co Ltd 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60227492A (ja) * 1984-04-25 1985-11-12 松下電工株式会社 電子回路ブロツク
JPH0587982U (ja) * 1992-04-30 1993-11-26 太陽誘電株式会社 発熱部品を有する混成集積回路装置
JP2004247637A (ja) * 2003-02-17 2004-09-02 Nec Saitama Ltd 電子部品の三次元実装構造および方法
JP2004304159A (ja) * 2003-03-19 2004-10-28 Ngk Spark Plug Co Ltd 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010147153A (ja) * 2008-12-17 2010-07-01 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2010157656A (ja) * 2009-01-05 2010-07-15 Hitachi Metals Ltd 半導体装置およびその製造方法
JP2016511552A (ja) * 2013-03-15 2016-04-14 クアルコム，インコーポレイテッド 低減された高さのパッケージオンパッケージ構造
JP2017503361A (ja) * 2014-12-16 2017-01-26 インテル コーポレイション スタック型電子装置を含む電子アセンブリ
US9633937B2 (en) 2014-12-16 2017-04-25 Intel Corporation Electronic assembly that includes stacked electronic devices
CN115884526A (zh) * 2022-09-06 2023-03-31 珠海越亚半导体股份有限公司 一种高散热混合基板制作方法及半导体结构
CN115884526B (zh) * 2022-09-06 2023-09-15 珠海越亚半导体股份有限公司 一种高散热混合基板制作方法及半导体结构

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