JP2004022730A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】半導体装置の高密度化及び多ピン化を意図した３次元実装を行うにあたり、薄型化に伴って発生する、半導体基板の破損、クラックの発生、半導体基板の反りなどの不具合を解消することを目的とする。
【解決手段】２枚の半導体基板を、デバイスパターン２３，２４が形成されている側の面を対向させて金属バンプ２５により接合し、その隙間に樹脂２６を充填した後、各半導体基板を研磨して所定の厚さに薄化する（２１，２２）。さらに、ビアホール、絶縁膜２７を形成し、該絶縁膜の金属バンプ２５に接触している部分の一部を開口し、ビアホール内を導体２８で埋め込み、該導体上に電極パッド２９を形成して構造体２０ａ，２０ｂ，２０ｃとし、電極パッド２９を介して各構造体２０ａ，２０ｂ，２０ｃを相互に電気的に接続して多段に積み重ね、半導体装置１０とする。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、半導体装置の高密度化及び多ピン化を意図した３次元実装を行うにあたり薄型化に伴って発生する不具合を解消するのに有用な技術に関する。
【０００２】
【従来の技術】
従来、半導体装置（デバイス）の高密度化及び多ピン化を図るための手法として、様々な方法が提案されている。その１つの方法として、例えば、ビルドアップ法を利用して多層構造の配線基板を作製し、この多層配線基板に半導体チップ等の素子を実装したものをデバイスとする方法がある。
【０００３】
また、別の方法としては、配線基板を多層構造とはせずに、１枚の絶縁性基板の両面に配線パターンを形成したものを配線基板とし、その一方の面の配線パターン上に半導体チップ等の素子を搭載したものをデバイスとして、かかるデバイスを多段に積み重ねて３次元実装する方法がある。この方法では、各配線基板上に搭載した各半導体チップを相互に電気的に接続する必要があるため、各配線基板には当該基板を貫通するスルーホールが形成され、このスルーホールの内面に形成されためっき膜（導体層）を介して当該基板の両面の配線パターンが電気的に接続されている。
【０００４】
また、３次元実装を行う別の手法として、シリコン（Ｓｉ）基板を基材層として用い、このシリコン基板に所要の深さで穴を明けて、この穴をめっき等により導体で充填した後、シリコン基板の表面に、当該導体に電気的に接続されるように所望のデバイスパターン（回路パターン、配線パターン等を含む）を形成し、さらにデバイスパターンをポリイミド樹脂等からなる絶縁膜で被覆した後、シリコン基板の裏面をバックグラインド法等により研磨して導体を露出させ、この露出した導体上に金属バンプ（外部接続端子）を設けたものをデバイスとして、かかるデバイスを多段に積み重ねる方法が考えられる。
【０００５】
この方法においても、各デバイスを相互に電気的に接続する必要があり、そのため、当該デバイスの絶縁膜にスルーホールを形成して内面にめっきを施し、このめっき膜を介してデバイスパターンと上側のデバイスの金属バンプとを電気的に接続する必要がある。
【０００６】
【発明が解決しようとする課題】
上述したように半導体装置の高密度化及び多ピン化を図るための手法としては様々な技術が提案されているが、このうち、ビルドアップ法を用いる方法では、配線基板が多層化されているためにその厚さは相当なものになり、最終的な形態である半導体装置全体として見た場合にその規模が大型化し、昨今要求されている薄型化に応えられないといった不利がある。
【０００７】
また、絶縁性基板を用いて形成したデバイスを多段に積み重ねる方法では、複数の半導体チップを相互に３次元実装しているため、上記のビルドアップ法を用いる方法と比べると、高密度化及び多ピン化という点では有利であるが、半導体チップを各配線基板間に介在させているため、上記と同様に薄型化という点では難点がある。
【０００８】
一方、シリコン基板を用いて形成したデバイスを多段に積み重ねる方法では、シリコン基板の裏面を研磨してその厚さを薄くしているため、薄型化という点では有利であるが、その反面、以下の課題がある。
【０００９】
すなわち、この方法では、シリコン基板を薄くするためにバックグラインド法等の機械研磨を行っているため、その機械的衝撃に起因して、シリコン基板を薄くする厚さにも限界があり、過度に薄型化を行うと、シリコン基板にクラックが生じたり、また場合によってはシリコン基板が割れてしまう（破損）といった問題がある。
【００１０】
また、個々のデバイスについて見ると、デバイスパターンが形成されている側の表面はポリイミド樹脂等の絶縁膜であるのに対し、裏面は導体であるため、両面の熱膨張係数が異なることに起因して、例えば研磨処理を行ったときに表と裏で発生する応力に差が生じ、そのためにシリコン基板が反ってしまうといった問題もある。
【００１１】
本発明は、上述した従来技術における課題に鑑み創作されたもので、高密度化及び多ピン化を意図した３次元実装を行うにあたり、薄型化に伴って発生する不具合（半導体基板の破損、クラックの発生、半導体基板の反りなど）を解消することができる半導体装置及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記の従来技術の課題を解決するため、本発明の一形態によれば、所要の形状にパターニングされた導体層がそれぞれ一方の面にのみ形成された２枚の半導体基板を、各導体層が形成されている側の面を対向させて金属バンプにより接合する工程と、該金属バンプにより接合された各導体層間の隙間に絶縁性樹脂を充填する工程と、前記各半導体基板の露出している側の面をそれぞれ研磨して所定の厚さに薄化する工程と、該薄化された各半導体基板の所要の箇所に、それぞれ前記金属バンプに到達するビアホールを形成する工程と、該形成されたビアホールの内面を含めて前記各半導体基板の表面にそれぞれ絶縁膜を形成する工程と、前記ビアホール内に形成された各絶縁膜の、前記金属バンプに接触している部分の少なくとも一部を開口する工程と、前記ビアホール内を導体で埋め込み、さらに前記各絶縁膜上に、所要の形状にパターニングされ、かつ、当該導体に電気的に接続された電極パッドを形成する工程と、以上の工程により得られた構造体を、所要の個数分、前記電極パッドを介して相互に電気的に接続して多段に積み重ねる工程とを含むことを特徴とする半導体装置の製造方法が提供される。
【００１３】
この形態に係る半導体装置の製造方法によれば、先ず、２枚の半導体基板をそれぞれ導体層（デバイスパターン）が形成されている側の面を対向させて金属バンプにより接合し、さらにその隙間に絶縁性樹脂を充填したものを作製した後、その両面、すなわち、各半導体基板の露出している側の面をそれぞれ研磨して各基板の厚さを薄くしているので、最終的に製造される３次元実装形態の半導体装置全体として薄型化を図ることができる。
【００１４】
また、各半導体基板の対向する導体層間の隙間に絶縁性樹脂が充填されているので、各基板の研磨（薄化処理）の際に生じる機械的衝撃をその絶縁性樹脂で有効に吸収し和らげることができる。つまり、この絶縁性樹脂はクッション（緩衝層）として機能する。これによって、半導体基板の薄型化を現状技術の限界に近いレベルまで行った場合でも、従来技術に見られたような、半導体基板のクラックの発生あるいは破損といった不具合を解消することができる。つまり、半導体基板の耐クラック性を向上させることが可能となる。
【００１５】
さらに、２枚の半導体基板を各々の導体層（デバイスパターン）が形成されている側の面を対向させて鏡のように張り合わせたものを研磨（薄化処理）の対象としているので、従来技術に見られたような、表面と裏面で発生する応力の差に起因する半導体基板の反りといった不具合を解消することができる。つまり、半導体基板の反りの矯正を行うことができる。
【００１６】
また、本発明の他の形態によれば、所要の形状にパターニングされた導体層がそれぞれ一方の面にのみ形成された２枚の半導体基板を、各導体層が形成されている側の面を対向させて金属バンプにより接合する工程と、該金属バンプにより接合された各導体層間の隙間に絶縁性樹脂を充填する工程と、前記各半導体基板の露出している側の面をそれぞれ研磨し、一方の半導体基板のみを所定の厚さに薄化する工程と、該薄化された一方の半導体基板の所要の箇所に、前記金属バンプに到達するビアホールを形成する工程と、該形成されたビアホールの内面を含めて前記各半導体基板の表面にそれぞれ絶縁膜を形成する工程と、前記ビアホール内に形成された絶縁膜の、前記金属バンプに接触している部分の少なくとも一部を開口する工程と、前記ビアホール内を導体で埋め込み、さらに前記一方の半導体基板上の絶縁膜上に、所要の形状にパターニングされ、かつ、当該導体に電気的に接続された電極パッドを形成する工程とを含むことを特徴とする半導体装置の製造方法が提供される。
【００１７】
この形態に係る半導体装置の製造方法においても、上記の形態に係る半導体装置の製造方法と同様に、２枚の半導体基板を各々の導体層（デバイスパターン）が形成されている側の面を対向させて金属バンプにより接合し、その隙間に絶縁性樹脂を充填したものを作製した後、各半導体基板の露出している側の面をそれぞれ研磨して、一方の半導体基板を所定の厚さに薄くしているので、最終的に製造される半導体装置全体として薄型化を図ることができる。また、緩衝層として機能する絶縁性樹脂の存在により、研磨（薄化処理）の際に生じる機械的衝撃を和らげることができ、半導体基板のクラックの発生等の不具合を解消することができる。さらに、２枚の半導体基板を各々の導体層（デバイスパターン）が形成されている側の面を対向させて鏡のように張り合わせたものを研磨（薄化処理）の対象としているので、表面と裏面で発生する応力の差に起因する半導体基板の反りといった不具合を解消することができる。
【００１８】
また、本発明の更に他の形態によれば、上述した各形態に係る半導体装置の製造方法によって製造されたことを特徴とする半導体装置が提供される。
【００１９】
【発明の実施の形態】
図１は本発明の一実施形態に係る半導体装置の断面的な構成を模式的に示したものである。
【００２０】
本実施形態に係る半導体装置１０は、図示のように各構造体２０ａ，２０ｂ，２０ｃを３段に積み重ねてなる３次元実装形態を有している。各構造体２０ａ，２０ｂ，２０ｃにおいて、２１及び２２はそれぞれ所定の厚さに薄化されたシリコン基板、２３及び２４はそれぞれ対応するシリコン基板２１，２２の一方の面に形成された所要の回路パターン、配線パターン等を含むデバイスパターンからなる導体層、２５は後述するように各導体層２３，２４を介して２枚のシリコン基板２１，２２を接合する金属バンプ、２６は金属バンプ２５により接合された各導体層２３，２４間の隙間に充填されて形成された絶縁性樹脂層を示す。ここに、金属バンプ２５はメタルポストとして機能し、絶縁性樹脂層２６は、後述するようにシリコン基板の薄化処理の際に生じる機械的衝撃を和らげるための緩衝層として機能し、同時に補強剤としての役割も果たす。
【００２１】
また、２７は各構造体２０ａ，２０ｂ，２０ｃの保護膜としてそれぞれ機能する絶縁膜、２８は各シリコン基板２１，２２に形成されたビアホールに充填された導体、２９は導体２８に電気的に接続されて各絶縁膜２７上に形成された電極パッドを示す。ここに、導体２８は、ビアホール内の絶縁膜２７の一部に形成された開口部（図３（ｂ）においてＯＰで示す部分）を介して金属バンプ２５に電気的に接続されている。従って、各構造体２０ａ，２０ｂ，２０ｃの両面に形成された電極パッド２９は、それぞれ導体２８及び金属バンプ２５を介して相互に接続されている。
【００２２】
ここに、各構造体２０ａ，２０ｂ，２０ｃの厚さは５０μｍ程度に選定され、薄化されたシリコン基板２１，２２の厚さ（ｔ１，ｔ２）は３μｍ〜２０μｍ程度に選定され、絶縁性樹脂層（緩衝層）２６の厚さは３０μｍ程度に選定されている。
【００２３】
また、３０ａ，３０ｂ及び３０ｃはそれぞれ対応する構造体２０ａ，２０ｂ，２０ｃの一方の面側（図示の例では下側）の電極パッド２９に接合された金属バンプを示し、このうち、最下段の構造体２０ａの電極パッド２９に接合された金属バンプ３０ａは、本装置１０の外部接続端子として機能する。また、３１は積み重ねられた各構造体２０ａ，２０ｂ，２０ｃ間の隙間にそれぞれアンダーフィルとして充填された絶縁性樹脂層を示す。
【００２４】
以上の構成において、金属バンプ２５、３０ａ，３０ｂ，３０ｃを構成する材料としては、一般的に用いられる鉛−錫（Ｐｂ−Ｓｎ）等の共晶はんだの他に、銀−錫（Ａｇ−Ｓｎ）等のＰｂフリーはんだが用いられ、あるいは金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、インジウム（Ｉｎ）又はその合金（Ｉｎ−Ｐｂ、Ｉｎ−Ｓｎ等）、ニッケル（Ｎｉ）等が用いられる。また、各バンプ２５、３０ａ，３０ｂ，３０ｃの形成方法としては、一般的に用いられるフォトプロセスを利用しためっき法や、ワイヤボンディング技術を応用したスタッドバンプ等のボールバンプが用いられる。
【００２５】
また、回路パターン、配線パターン等を含むデバイスパターン（導体層２３，２４）の材料としては、典型的にはＣｕが用いられるが、更に導電性を高め、かつ、金属バンプ２５との接続信頼性を高めるために、例えばＡｕ、Ｓｎ等の被覆を施すのが好ましい。また、導体２８及び電極パッド２９の材料としては、例えばＡｕ、Ｃｕ、Ｎｉ、クロム（Ｃｒ）、アルミニウム（Ａｌ）等が用いられる。また、絶縁性樹脂層（緩衝層）２６及び絶縁性樹脂層（アンダーフィル材）３１の材料としては、例えばエポキシ樹脂、ポリイミド樹脂等が用いられる。また、絶縁膜（保護膜）２７の材料としては、例えば化学気相成長（ＣＶＤ）法によるシリコン酸化膜、リンガラス（ＰＳＧ）等の他に、ポリイミド樹脂、エポキシ樹脂等の感光性樹脂が用いられる。
【００２６】
なお、本実施形態では図１に示すように外部接続端子（金属バンプ３０ａ）を設けているが、これは必ずしも設ける必要はない。かかる外部接続端子は、実際の使用に際して本装置１０をプリント基板等のマザーボードに実装する直前に設けてもよいからである。従って、本装置１０の最終的な形態としては、外部接続端子（金属バンプ３０ａ）が接合可能なように電極パッド２９が露出していれば十分である。
【００２７】
以下、本実施形態に係る半導体装置１０を製造する方法について、その製造工程を順に示す図２〜図４を参照しながら説明する。
【００２８】
先ず最初の工程では（図２（ａ）参照）、一方の面にそれぞれ所要の形状にパターニングされた導体層２３及び２４が形成された２枚のシリコン基板２１ａ及び２２ａを、各導体層２３，２４が形成されている側の面を対向させて金属バンプ２５により接合する。
【００２９】
具体的には、先ず、厚さが１００μｍ〜３００μｍ程度の比較的厚い２枚のシリコン基板２１ａ，２２ａを用意し、周知のフォトリソグラフィ技術により各シリコン基板２１ａ，２２ａの一方の面にそれぞれ所要のデバイスパターン（導体層２３，２４）を形成し、次いで一方のシリコン基板２１ａの導体層２３上の所定の位置に、複数の金属バンプ２５を、例えば超音波接合（超音波の熱作用やキャビテーション効果を利用した接合法）、熱圧着（ワイヤボンディング法、リフローはんだ付け法）等により接合する。更にこのシリコン基板２１ａの金属バンプ２５が接合されている側の面に、他方のシリコン基板２２ａの導体層２４が形成されている側の面を対向させて、各導体層２３，２４を介して金属バンプ２５により２枚のシリコン基板２１ａ，２２ａを接合する。つまり、金属バンプ２５を介して２枚のシリコン基板２１ａ，２２ａを張り合わせた形態の構造体を作製する。
【００３０】
次の工程では（図２（ｂ）参照）、前の工程で作製された構造体（金属バンプ２５を介して２枚のシリコン基板２１ａ，２２ａを張り合わせたもの）を真空チャンバ内に配置し、金属バンプ２５により接合された各導体層２３，２４間の隙間にエポキシ樹脂等の絶縁性樹脂を充填し、厚さが３０μｍ程度の絶縁性樹脂層２６を形成する。
【００３１】
次の工程では（図２（ｃ）参照）、前の工程で得られた構造体の両面、すなわち、各シリコン基板２１ａ，２２ａの露出している側の面を、バックグラインド法等の機械研磨によりそれぞれ研磨して薄化し、厚さ（ｔ１≒ｔ２）が３μｍ〜２０μｍ程度のシリコン基板２１，２２とする。なお、図中破線で示す部分は、研磨によって除去された部分を表している。
【００３２】
次の工程では（図２（ｄ）参照）、前の工程で薄化されたシリコン基板２１，２２の所要の箇所に、それぞれ金属バンプ２５に到達するビアホールＶＨを形成する。このビアホールＶＨは、例えばＣＯ２　レーザ、ＹＡＧレーザ、エキシマレーザ等による穴明け処理、プラズマエッチャー等によるエッチング処理などにより形成することができる。
【００３３】
次の工程では（図３（ａ）参照）、例えばＣＶＤ法により、各シリコン基板２１，２２に形成されたビアホールＶＨの内面を含めて基板全面にシリコン酸化膜（ＳｉＯ２　）、すなわち絶縁膜２７を形成する。
【００３４】
この絶縁膜２７は、後の工程でビアホールＶＨ内に埋め込まれる導体層とシリコン基板２１，２２とを電気的に絶縁するために形成されるものであり、また、前述したように保護膜としての機能も有している。
【００３５】
本工程では、絶縁膜２７としてシリコン酸化膜を形成しているが、これに代えて、例えばリンガラス（ＰＳＧ）をＣＶＤ法により形成してもよい。あるいは、別の形態として、ポリイミド樹脂、エポキシ樹脂等の樹脂（特に感光性樹脂）を全面に塗布して絶縁膜２７とすることも可能である。
【００３６】
次の工程では（図３（ｂ）参照）、前の工程で形成された両面の各絶縁膜２７のうちビアホールＶＨ内に形成された絶縁膜２７の、金属バンプ２５に接触している部分の少なくとも一部を開口する（開口部ＯＰ）。この開口部ＯＰは、図２（ｄ）の工程で行った処理と同様にして、例えばＣＯ２　レーザ、ＹＡＧレーザ等による穴明け処理、プラズマエッチャー等によるエッチング処理などにより形成することができる。
【００３７】
これによって、ビアホールＶＨ内の絶縁膜２７の開口部ＯＰに対応する部分、すなわち、金属バンプ２５の一部が露出する。
【００３８】
本工程では、レーザやプラズマエッチング等により絶縁膜２７に開口部ＯＰを形成しているが、絶縁膜２７として感光性樹脂を塗布したものを用いている場合には、周知のフォトリソグラフィ技術により開口部ＯＰを形成することも可能である。
【００３９】
次の工程では（図３（ｃ）参照）、例えば、無電解めっき及び電解めっきにより、各シリコン基板２１，２２に形成されたビアホールＶＨ（その内部に形成された絶縁膜２７の一部が開口（開口部ＯＰ）されたもの）を埋め込むようにして導体層ＣＬを形成する。
【００４０】
具体的には、先ず全面にニッケル（Ｎｉ）の無電解めっきを施し、更にその上に金（Ａｕ）の無電解めっきを施し、あるいはＮｉ層を給電層としてＡｕの電解めっきによるフラッシュめっき（非常に薄い厚さのめっき）を施し、更にＡｕ層を給電層として、ビアホールＶＨを埋め込むように銅（Ｃｕ）の電解めっきを施して３層（Ｎｉ／Ａｕ／Ｃｕ）の導体層ＣＬを形成する。ここに、導体層ＣＬにおけるＮｉ層は、下地の絶縁膜（ＳｉＯ２　）２７との密着性を高めるためのものであり、Ａｕ層は、Ｃｕの電解めっきを施す際の電気抵抗を下げるために形成される。
【００４１】
このようにして形成された導体層ＣＬのうち、ビアホールＶＨに埋め込まれた部分の導体２８は、後の工程でその上に電極パッドを形成するのに用いられる。また、この段階では、単にめっき等の処理が行われているにすぎないので、図示のように絶縁膜２７上のビアホールＶＨ以外の部分にも導体層２８ａが形成されている。
【００４２】
次の工程では（図３（ｄ）参照）、例えば機械研磨、化学機械研磨（ＣＭＰ）等により、絶縁膜２７上のビアホールＶＨに埋め込まれた導体２８の上端面が露出するまで、ビアホールＶＨ以外の部分に形成された不要な導体層２８ａを除去し、表面を平坦化する。
【００４３】
次の工程では（図４（ａ）参照）、両面の各絶縁膜２７上に、ビアホールＶＨ内に埋め込まれた導体２８に電気的に接続されるように所要の形状の電極パッド２９を形成する。
【００４４】
例えば、全面にレジスト（図示せず）を塗布もしくは形成して所要の形状にパターニングを行い、このレジストをマスクとしてＣｕ、Ａｌ、Ａｕ、Ｃｒ等のスパッタリングを施すことで電極パッド２９を形成することができる。あるいは、スパッタリングに代えて、めっきを行ってもよい。
【００４５】
以上の工程により、本装置１０を構成する各構造体２０ａ，２０ｂ，２０ｃが作製されたことになる。なお、図４（ａ）の例では最下段の構造体２０ａが示されているが、他の構造体２０ｂ，２０ｃについても、図２（ａ）〜図４（ａ）の工程により同様に作製することができる。但し、構造体２０ｂ，２０ｃについては、図２（ｄ）の工程においてビアホールＶＨを形成する位置が異なる点で、最下段の構造体２０ａと相違する。
【００４６】
次の工程では（図４（ｂ）参照）、前の工程で形成された構造体２０ａの下側の電極パッド２９に金属バンプ３０ａを接合する。図示はしていないが、他の構造体２０ｂ，２０ｃについても同様に金属バンプ３０ｂ，３０ｃを接合する。この場合、最下段の構造体２０ａに係る金属バンプ３０ａについては、上述したように必ずしも設ける必要はない。
【００４７】
金属バンプ３０ａ，３０ｂ，３０ｃの材料としては、はんだや、Ａｕ、Ａｇ、Ｉｎ等が用いられるが、例えばＩｎを用いた場合には、その融点が他の金属と比べてかなり低いため、バンプ接合に際し内部の樹脂層（この場合、絶縁性樹脂層２６）に与える熱的影響を抑えることができるというメリットがある。
【００４８】
最後の工程では（図４（ｃ）参照）、金属バンプ３０ａ，３０ｂ，３０ｃがそれぞれ接合された各構造体２０ａ，２０ｂ，２０ｃを積み重ね、熱圧着等により金属バンプ３０ｂ，３０ｃを介して相互に電気的に接続する。なお、最下段の構造体２０ａの金属バンプ３０ａは、外部接続端子として用いられる。
【００４９】
さらに、積み重ねられた各構造体２０ａ，２０ｂ，２０ｃ間の隙間にそれぞれアンダーフィルとして絶縁性樹脂を充填し（絶縁性樹脂層３１）、本実施形態の半導体装置１０（図１）を得る。
【００５０】
以上説明したように、本実施形態に係る半導体装置１０（図１）及びその製造方法（図２〜図４）によれば、各シリコン基板２１ａ，２２ａをそれぞれデバイスパターン（導体層２３，２４）が形成されている側の面を対向させて金属バンプ２５により接合し、さらにその隙間に絶縁性樹脂（緩衝層）２６を充填したものを作製した後、各シリコン基板２１ａ，２２ａの露出している側の面をそれぞれ研磨して各基板の厚さを薄くしているので（シリコン基板２１，２２）、最終的に製造される３次元実装形態の半導体装置１０全体として薄型化を図ることができる。
【００５１】
また、各シリコン基板２１ａ，２２ａの対向する導体層２３，２４間に緩衝層２６が介在しているので、各基板の研磨の際に生じる機械的衝撃を緩衝層２６で有効に吸収し和らげることができる。このことは、シリコン基板２１，２２の耐クラック性の向上に寄与するものである。すなわち、シリコン基板の薄型化を現状技術の限界に近いレベルまで行った場合でも、従来技術に見られたようなクラックの発生、基板の破損といった不具合を解消することができる。
【００５２】
さらに、２枚のシリコン基板２１ａ，２２ａを各々のデバイスパターン（導体層２３，２４）が形成されている側の面を対向させて鏡のように対称的に張り合わせたものを研磨の対象としているので、従来技術に見られたような、表面と裏面で発生する応力の差に起因するシリコン基板の反りといった不具合を解消することができる。
【００５３】
さらに、各シリコン基板２１，２２の厚さを３μｍ〜２０μｍ程度に薄くしているので、その薄化されたシリコン基板に対するビアホールＶＨの形成が行い易くなる（図２（ｃ），（ｄ））。
【００５４】
上述した実施形態では、図３（ｃ）の工程において無電解めっき及び電解めっきによりＮｉ／Ａｕ／Ｃｕの導体層ＣＬを形成する場合について説明したが、導体層ＣＬの形成方法はこれに限定されないことはもちろんである。例えば、無電解めっきに代えて、スパッタリングにより所要の成膜を行ってもよい。
【００５５】
具体的な例としては、ビアホールＶＨの内面及び露出した金属バンプ２５の表面を含めて各絶縁膜２７の全面に、例えば、Ｃｒをスパッタリングにより堆積させ、更にその上にＣｕをスパッタリングにより堆積させて２層構造の金属薄膜を形成し、更にこの金属薄膜を給電層として電解めっきにより、全面にＣｕの金属層を形成することで、Ｃｒ／Ｃｕの導体層を形成することができる。この場合、金属薄膜の下層部分のＣｒ層は、上記の導体層ＣＬにおけるＮｉ層と同様に、下地の絶縁膜２７との密着性を高めるためのものである。
【００５６】
また、上述した実施形態では、各構造体２０ａ，２０ｂ，２０ｃの金属バンプ２５の位置及び電極パッド２９の位置を揃えて３段に積み重ねた場合を例にとって説明したが、各金属バンプ２５の位置や各電極パッド２９の位置（つまり、金属バンプ３０ａ，３０ｂ，３０ｃの位置）を必ずしも揃える必要がないことはもちろんであり、積み重ねる段数が３段に限定されないことももちろんである。
【００５７】
また、かかる構造体を必ずしも多段に積み重ねる必要はなく、要求される条件によっては１段のままであってもよい。その一例を図５に示す。
【００５８】
図５は本発明の他の実施形態に係る半導体装置の断面的な構成を模式的に示したものである。
【００５９】
本実施形態に係る半導体装置４０は、上述した実施形態（図１〜図４）に係る半導体装置１０と比べて、構造体（図４（ｃ）に示す各構造体２０ａ，２０ｂ，２０ｃに相当するもの）が多段に積み重ねられていない点、後述するように各シリコン基板４２ａ，４２ｂを両面から研磨する際に、一方のシリコン基板のみを所定の厚さ（Ｔ１）に薄化し、他方のシリコン基板についてはその厚さを薄くせずにある程度の厚さ（Ｔ２）を残すようにした点で相違する。他の構成については、基本的には図１に示す最上段の構造体２０ｃと同じであるので、その説明は省略する。
【００６０】
以下、本実施形態に係る半導体装置４０を製造する方法について、その製造工程を順に示す図６及び図７を参照しながら説明する。
【００６１】
先ず最初の工程では（図６（ａ）参照）、上述した図２（ａ）及び（ｂ）の工程で行った処理と同様にして、２枚のシリコン基板４１ａ及び４２ａを、それぞれ導体層（デバイスパターン）４３，４４が形成されている側の面を対向させて金属バンプ４５により接合し、さらにその隙間に緩衝層としての絶縁性樹脂４６を充填する。
【００６２】
次の工程では（図６（ｂ）参照）、前の工程で得られた構造体の両面（各シリコン基板４１ａ，４２ａの露出している側の面）を、バックグラインド法等によりそれぞれ研磨し、一方のシリコン基板４１ａのみを所定の厚さＴ１（３μｍ〜２０μｍ程度）に薄化してシリコン基板４１とし、他方のシリコン基板４２ａについては研磨量を相対的に少なくしてある程度の厚さＴ２（１００μｍ〜３００μｍ程度）を残すようにしてシリコン基板４２とする。なお、図中破線で示す部分は、研磨によって除去された部分を表している。
【００６３】
次の工程では（図６（ｃ）参照）、前の工程で薄化された一方のシリコン基板４１の所要の箇所に、金属バンプ４５に到達するビアホールＶＨを形成する。このビアホールＶＨは、上述した図２（ｄ）の工程で行った処理と同様にして、レーザ等による穴明け処理、プラズマエッチャー等によるエッチング処理などにより形成することができる。
【００６４】
次の工程では（図６（ｄ）参照）、上述した図３（ａ）及び（ｂ）の工程で行った処理と同様にして、例えばＣＶＤ法により、ビアホールＶＨの内面を含めて各シリコン基板４１，４２の表面にシリコン酸化膜等の絶縁膜４７を形成する。さらに、レーザやプラズマエッチャー等により、ビアホールＶＨ内に形成された絶縁膜４７の、金属バンプ４５に接触している部分の少なくとも一部を開口する（開口部ＯＰ）。これによって、金属バンプ４５の一部が露出する。
【００６５】
次の工程では（図７（ａ）参照）、上述した図３（ｃ）及び（ｄ）の工程で行った処理と同様にして、例えばめっきにより、一方のシリコン基板４１に形成されたビアホールＶＨ（その内部に形成された絶縁膜４７の一部が開口（開口部ＯＰ）されたもの）を埋め込むようにして導体層を形成し、さらに、機械研磨等により、ビアホールＶＨ以外の部分に形成された不要な導体層を除去して、ビアホールＶＨに埋め込まれた導体４８を形成する。
【００６６】
次の工程では（図７（ｂ）参照）、一方のシリコン基板４１上の絶縁膜４７上に、ビアホールＶＨ内に埋め込まれた導体４８に電気的に接続されるように所要の形状の電極パッド４９を形成する。電極パッド４９は、上述した図４（ａ）の工程で行った処理と同様にして、スパッタリングやめっき等により形成することができる。
【００６７】
最後の工程では（図７（ｃ）参照）、前の工程で形成された電極パッド４９に外部接続端子としての金属バンプ５０を接合する。これによって、本実施形態の半導体装置４０（図５）が得られたことになる。
【００６８】
図５〜図７に示す実施形態においても、上述した実施形態（図１〜図４）の場合と同様に、２枚のシリコン基板４１ａ，４２ａを各々のデバイスパターン（導体層４３，４４）が形成されている側の面を対向させて金属バンプ４５により接合し、その隙間に絶縁性樹脂（緩衝層）４６を充填したものを作製した後、各シリコン基板４１ａ，４２ａの露出している側の面をそれぞれ研磨して薄くしているので（シリコン基板４１，４２）、最終的に製造される半導体装置４０全体として薄型化を図ることができる。
【００６９】
また、絶縁性樹脂（緩衝層）４６の存在により、各基板４１ａ，４２ａの研磨の際に生じる機械的衝撃を緩衝層４６で有効に吸収し和らげることができ、シリコン基板４１，４２のクラックの発生等の不具合を解消することができる。さらに、２枚のシリコン基板４１ａ，４２ａを各々のデバイスパターン４３，４４が形成されている側の面を対向させて鏡のように対称的に張り合わせたものを研磨の対象としているので、両面で発生する応力の差に起因するシリコン基板の反りといった不具合を解消することができる。同様に、シリコン基板４１の厚さを３μｍ〜２０μｍ程度に薄くしているので、ビアホールＶＨの形成が行い易くなる（図６（ｂ），（ｃ））。
【００７０】
【発明の効果】
以上説明したように本発明によれば、予め、２枚の半導体基板をそれぞれデバイスパターンが形成されている側の面を対向させて金属バンプを介して張り合わせたもの（２枚スタック構造）を用意しておくことにより、高密度化及び多ピン化を意図した３次元実装を行うにあたり、薄型化に伴って発生する不具合（半導体基板の破損、クラックの発生、半導体基板の反りなど）を解消することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の構成を示す断面図である。
【図２】図１の半導体装置の製造工程（その１）を示す断面図である。
【図３】図２の製造工程に続く製造工程（その２）を示す断面図である。
【図４】図３の製造工程に続く製造工程（その３）を示す断面図である。
【図５】本発明の他の実施形態に係る半導体装置の構成を示す断面図である。
【図６】図５の半導体装置の製造工程（その１）を示す断面図である。
【図７】図６の製造工程に続く製造工程（その２）を示す断面図である。
【符号の説明】
１０，４０…半導体装置（デバイス）、
２０ａ，２０ｂ，２０ｃ…構造体、
２１，２２，４１，４２…半導体基板（シリコン基板）、
２３，２４，４３，４４…導体層（デバイスパターン）、
２５，４５…金属バンプ（メタルポスト）、
２６，４６…絶縁性樹脂層（緩衝層）、
２７，４７…絶縁膜（保護膜）、
２８，４８…導体、
２９，４９…電極パッド、
３０ａ，３０ｂ，３０ｃ，５０…金属バンプ（外部接続端子）、
３１…絶縁性樹脂層（アンダーフィル材）、
ＶＨ…ビアホール、
ＯＰ…絶縁膜の開口部。

Claims (9)

  1. 所要の形状にパターニングされた導体層がそれぞれ一方の面にのみ形成された２枚の半導体基板を、各導体層が形成されている側の面を対向させて金属バンプにより接合する工程と、
    該金属バンプにより接合された各導体層間の隙間に絶縁性樹脂を充填する工程と、
    前記各半導体基板の露出している側の面をそれぞれ研磨して所定の厚さに薄化する工程と、
    該薄化された各半導体基板の所要の箇所に、それぞれ前記金属バンプに到達するビアホールを形成する工程と、
    該形成されたビアホールの内面を含めて前記各半導体基板の表面にそれぞれ絶縁膜を形成する工程と、
    前記ビアホール内に形成された各絶縁膜の、前記金属バンプに接触している部分の少なくとも一部を開口する工程と、
    前記ビアホール内を導体で埋め込み、さらに前記各絶縁膜上に、所要の形状にパターニングされ、かつ、当該導体に電気的に接続された電極パッドを形成する工程と、
    以上の工程により得られた構造体を、所要の個数分、前記電極パッドを介して相互に電気的に接続して多段に積み重ねる工程とを含むことを特徴とする半導体装置の製造方法。
  2. 前記構造体を多段に積み重ねる工程の後に、最下段の構造体の露出している側の面に形成された前記電極パッドに外部接続端子としての金属バンプを接合する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記構造体を多段に積み重ねる工程において、上側の構造体と下側の構造体の対向している各々の電極パッドを相互に金属バンプにより接合することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記構造体を多段に積み重ねた後、積み重ねられた各構造体間の隙間に絶縁性樹脂を充填することを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記２枚の半導体基板の一方の面にそれぞれ形成された導体層は、接合に際し対向配置されたときに相互に同じ形状となるようにパターニングされていることを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記各半導体基板を所定の厚さに薄化する工程において、該所定の厚さを３μｍ〜２０μｍの範囲で選定することを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 所要の形状にパターニングされた導体層がそれぞれ一方の面にのみ形成された２枚の半導体基板を、各導体層が形成されている側の面を対向させて金属バンプにより接合する工程と、
    該金属バンプにより接合された各導体層間の隙間に絶縁性樹脂を充填する工程と、
    前記各半導体基板の露出している側の面をそれぞれ研磨し、一方の半導体基板のみを所定の厚さに薄化する工程と、
    該薄化された一方の半導体基板の所要の箇所に、前記金属バンプに到達するビアホールを形成する工程と、
    該形成されたビアホールの内面を含めて前記各半導体基板の表面にそれぞれ絶縁膜を形成する工程と、
    前記ビアホール内に形成された絶縁膜の、前記金属バンプに接触している部分の少なくとも一部を開口する工程と、
    前記ビアホール内を導体で埋め込み、さらに前記一方の半導体基板上の絶縁膜上に、所要の形状にパターニングされ、かつ、当該導体に電気的に接続された電極パッドを形成する工程とを含むことを特徴とする半導体装置の製造方法。
  8. 前記電極パッドを形成する工程の後に、該電極パッドに外部接続端子としての金属バンプを接合する工程を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 請求項１から８のいずれか一項に記載の半導体装置の製造方法によって製造されたことを特徴とする半導体装置。
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