JP2000012618A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2000012618A JP2000012618A JP17513398A JP17513398A JP2000012618A JP 2000012618 A JP2000012618 A JP 2000012618A JP 17513398 A JP17513398 A JP 17513398A JP 17513398 A JP17513398 A JP 17513398A JP 2000012618 A JP2000012618 A JP 2000012618A
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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Abstract
(57)【要約】
【課題】 従来の半導体集積回路装置では、高機能化、
高性能化を図るべく入出力ピン数や回路規模を増加させ
ると当該集積回路の面積が非常に大きくなる。また、特
に入出力ピン数または回路規模のいずれか一方を増やそ
うとすると、デッドスペースが生じてしまうので設計が
制限されてしまう。 【解決手段】 論理回路とバッファ回路を別々の半導体
基板１１，１２に集積し、論理回路の端子となる第１の
バンプ１３と、入出力バッファ回路の端子となる第２の
バンプ１４を直接接続するとともに、バッファ回路が集
積された半導体基板１２にスルーホール１５を形成し、
このスルーホール１５の上端部に第３のバンプ１６を形
成する。
高性能化を図るべく入出力ピン数や回路規模を増加させ
ると当該集積回路の面積が非常に大きくなる。また、特
に入出力ピン数または回路規模のいずれか一方を増やそ
うとすると、デッドスペースが生じてしまうので設計が
制限されてしまう。 【解決手段】 論理回路とバッファ回路を別々の半導体
基板１１，１２に集積し、論理回路の端子となる第１の
バンプ１３と、入出力バッファ回路の端子となる第２の
バンプ１４を直接接続するとともに、バッファ回路が集
積された半導体基板１２にスルーホール１５を形成し、
このスルーホール１５の上端部に第３のバンプ１６を形
成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、特に論理回路と入出力バッファ回路を有す
る半導体集積回路装置の改良に関するものである。
装置に関し、特に論理回路と入出力バッファ回路を有す
る半導体集積回路装置の改良に関するものである。
【０００２】
【従来の技術】一般に、半導体集積回路装置は、入力バ
ッファ回路及び出力バッファ回路を有するバッファ部
と、論理回路を有するコア部が半導体基板上に集積され
て構成される。
ッファ回路及び出力バッファ回路を有するバッファ部
と、論理回路を有するコア部が半導体基板上に集積され
て構成される。
【０００３】上記入力バッファ回路は外部からの信号を
受け取るための回路であり、出力バッファ回路は半導体
集積回路装置内で処理された信号を外部に出力するため
の回路である。また、上記論理回路は、ＮＡＮＤゲート
やＮＯＲゲート等が組み合わされ構成され、所定の論理
処理を実現するための回路である。
受け取るための回路であり、出力バッファ回路は半導体
集積回路装置内で処理された信号を外部に出力するため
の回路である。また、上記論理回路は、ＮＡＮＤゲート
やＮＯＲゲート等が組み合わされ構成され、所定の論理
処理を実現するための回路である。
【０００４】図４は、これらバッファ部及びコア部が集
積された従来の半導体集積回路装置を示す平面図であ
る。図４において、１はコア部、２はバッファ部、３は
前記バッファ部に外部からの信号を入出力するための端
子となる入出力ピンである。この半導体集積回路装置
は、コア部１を中心にし、その周辺にバッファ部２が配
置され、このバッファ部２上に多数の入出力ピン３が形
成されている。
積された従来の半導体集積回路装置を示す平面図であ
る。図４において、１はコア部、２はバッファ部、３は
前記バッファ部に外部からの信号を入出力するための端
子となる入出力ピンである。この半導体集積回路装置
は、コア部１を中心にし、その周辺にバッファ部２が配
置され、このバッファ部２上に多数の入出力ピン３が形
成されている。
【０００５】次に動作について説明する。この半導体集
積回路装置では、入出力ピン３を介してバッファ部２の
入力バッファ回路に信号が入力され、この信号がコア部
１の論理回路に伝送される。そして、伝送された信号
は、この論理回路によって所定の論理処理が施され、バ
ッファ部２の出力バッファ回路に伝送される。そして、
出力バッファ回路に伝送された信号は、入出力ピン３を
介して外部に伝送される。
積回路装置では、入出力ピン３を介してバッファ部２の
入力バッファ回路に信号が入力され、この信号がコア部
１の論理回路に伝送される。そして、伝送された信号
は、この論理回路によって所定の論理処理が施され、バ
ッファ部２の出力バッファ回路に伝送される。そして、
出力バッファ回路に伝送された信号は、入出力ピン３を
介して外部に伝送される。
【０００６】以上のような半導体集積回路装置は、通
常、パッケージ基板に収容され、外部からの衝撃等から
保護するとともに組立などの取り扱いが便利になるよう
になされている。この場合、半導体集積回路装置の入出
力ピン３とパッケージ基板の端子とはワイヤボンディン
グ等によって接続され、パッケージ基板の外側に形成さ
れた端子を介して半導体集積回路装置の入出力ピン３に
信号が伝送される。
常、パッケージ基板に収容され、外部からの衝撃等から
保護するとともに組立などの取り扱いが便利になるよう
になされている。この場合、半導体集積回路装置の入出
力ピン３とパッケージ基板の端子とはワイヤボンディン
グ等によって接続され、パッケージ基板の外側に形成さ
れた端子を介して半導体集積回路装置の入出力ピン３に
信号が伝送される。
【０００７】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されているので、近年の半導体
集積回路装置の高機能化、高性能化に十分に対応するこ
とができないという課題があった。
装置は以上のように構成されているので、近年の半導体
集積回路装置の高機能化、高性能化に十分に対応するこ
とができないという課題があった。
【０００８】すなわち、半導体集積回路装置を高機能
化、高性能化するには、コア部１の回路規模を大きく
し、入出力ピン３の数を増加させることになる。ここ
で、図４に示すような半導体集積回路装置では、コア部
１の面積と入出力ピン３の占める面積の合計がそのまま
当該集積回路の面積になるので、コア部１の回路規模を
大きくしたり入出力ピン３の数を増加させると半導体集
積回路装置の占有面積が非常に大きなものになり、半導
体パッケージの大型化を招くことになる。
化、高性能化するには、コア部１の回路規模を大きく
し、入出力ピン３の数を増加させることになる。ここ
で、図４に示すような半導体集積回路装置では、コア部
１の面積と入出力ピン３の占める面積の合計がそのまま
当該集積回路の面積になるので、コア部１の回路規模を
大きくしたり入出力ピン３の数を増加させると半導体集
積回路装置の占有面積が非常に大きなものになり、半導
体パッケージの大型化を招くことになる。
【０００９】また、半導体集積回路装置では、持たせる
機能によっては、回路規模は比較的小さくてよいが入出
力ピン３は多数必要であったり、逆に回路規模は比較的
大きいことが必要であるが入出力ピン３は少数でよいと
いった場合がある。
機能によっては、回路規模は比較的小さくてよいが入出
力ピン３は多数必要であったり、逆に回路規模は比較的
大きいことが必要であるが入出力ピン３は少数でよいと
いった場合がある。
【００１０】このような場合の半導体集積回路装置を図
５、図６に示す。図５は、コア部１の回路規模は小さい
ままで入出力ピン３の数を多くした半導体集積回路装置
の平面図であり、図６は、入出力ピン３の数は少ないま
まで、コア部１の回路規模を大きくした半導体集積回路
装置の平面図である。このようにコア部１の周囲に入出
力ピン３が配置されて構成される半導体集積回路装置で
は、図５に示すようにコア部１の回路規模は小さいまま
で入出力ピン３の数を多くした場合には、コア部１に機
能に関与しないデッドスペース１ａが生じてしまう。ま
た、図６に示すように入出力ピン３の数は少ないまま
で、コア部１の回路規模を大きくした場合には、ピン同
士の間に隙間２ａが空いてしまい、無駄な面積を増大さ
せてしまう。このため、このデッドスペースを考慮する
と、入出力ピン３の数や回路規模を自由に変更できない
という不都合がある。
５、図６に示す。図５は、コア部１の回路規模は小さい
ままで入出力ピン３の数を多くした半導体集積回路装置
の平面図であり、図６は、入出力ピン３の数は少ないま
まで、コア部１の回路規模を大きくした半導体集積回路
装置の平面図である。このようにコア部１の周囲に入出
力ピン３が配置されて構成される半導体集積回路装置で
は、図５に示すようにコア部１の回路規模は小さいまま
で入出力ピン３の数を多くした場合には、コア部１に機
能に関与しないデッドスペース１ａが生じてしまう。ま
た、図６に示すように入出力ピン３の数は少ないまま
で、コア部１の回路規模を大きくした場合には、ピン同
士の間に隙間２ａが空いてしまい、無駄な面積を増大さ
せてしまう。このため、このデッドスペースを考慮する
と、入出力ピン３の数や回路規模を自由に変更できない
という不都合がある。
【００１１】さらに、上記半導体集積回路装置では、入
出力ピン３がパッケージ基板にワイヤボンディングによ
って接続されるが、このワイヤボンディングの場合、入
出力ピン３に接続されたボンディングワイヤが半導体集
積回路装置の周辺に接続されるので、接続部の位置が制
限されるとともに半導体パッケージが大型化してしまう
という課題があった。
出力ピン３がパッケージ基板にワイヤボンディングによ
って接続されるが、このワイヤボンディングの場合、入
出力ピン３に接続されたボンディングワイヤが半導体集
積回路装置の周辺に接続されるので、接続部の位置が制
限されるとともに半導体パッケージが大型化してしまう
という課題があった。
【００１２】この発明は上記のような課題を解決するた
めになされたもので、回路規模や入出力ピン数を増大さ
せても占有面積が小さく抑えられ、半導体パッケージの
小型化が図れるとともに、入出力端子数や回路規模を自
由に変更できる半導体集積回路装置を提供することを目
的とする。
めになされたもので、回路規模や入出力ピン数を増大さ
せても占有面積が小さく抑えられ、半導体パッケージの
小型化が図れるとともに、入出力端子数や回路規模を自
由に変更できる半導体集積回路装置を提供することを目
的とする。
【００１３】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、論理回路が集積された第１の半導体基板
と、この上に重ねられた入力バッファ回路および出力バ
ッファ回路が集積された第２の半導体基板を有し、上記
論理回路の端子と、上記入力バッファ回路の端子および
出力バッファ回路の端子が直接接続されるとともに、上
記第２の半導体基板にスルーホールが形成され、このス
ルーホールの上端部に端子が突出形成されているもので
ある。
積回路装置は、論理回路が集積された第１の半導体基板
と、この上に重ねられた入力バッファ回路および出力バ
ッファ回路が集積された第２の半導体基板を有し、上記
論理回路の端子と、上記入力バッファ回路の端子および
出力バッファ回路の端子が直接接続されるとともに、上
記第２の半導体基板にスルーホールが形成され、このス
ルーホールの上端部に端子が突出形成されているもので
ある。
【００１４】この発明に係る半導体集積回路装置は、論
理回路の端子が、入力バッファ回路の端子および出力バ
ッファ回路の端子とフリップチップ方式によって接続さ
れているものである。
理回路の端子が、入力バッファ回路の端子および出力バ
ッファ回路の端子とフリップチップ方式によって接続さ
れているものである。
【００１５】この発明に係る半導体集積回路装置は、上
記スルーホールの上端部に突出形成されている端子が、
パッケージ基板の端子にフリップチップ方式によって接
続されているものである。
記スルーホールの上端部に突出形成されている端子が、
パッケージ基板の端子にフリップチップ方式によって接
続されているものである。
【００１６】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路装置の断面図であり、図において、１１は
論理回路が集積された第１の半導体基板、１２は入力バ
ッファ回路及び出力バッファ回路が集積された第２の半
導体基板、１３は前記論理回路の端子となる第１のバン
プ（端子）、１４は前記入力バッファ回路または出力バ
ッファ回路の端子となる第２のバンプ（端子）、１５は
前記第２の半導体基板１２に形成されたスルーホール、
１６は上記スルーホール１５の上端部に突出形成された
第３のバンプ（端子）である。また、１７は当該半導体
集積回路装置を収容するためのパッケージ基板、１８は
前記パッケージ基板１７の内側に形成されている端子で
ある。上記第１のバンプ１３、第２のバンプ１４、第３
のバンプ１６には、例えば半田バンプが用いられる。
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路装置の断面図であり、図において、１１は
論理回路が集積された第１の半導体基板、１２は入力バ
ッファ回路及び出力バッファ回路が集積された第２の半
導体基板、１３は前記論理回路の端子となる第１のバン
プ（端子）、１４は前記入力バッファ回路または出力バ
ッファ回路の端子となる第２のバンプ（端子）、１５は
前記第２の半導体基板１２に形成されたスルーホール、
１６は上記スルーホール１５の上端部に突出形成された
第３のバンプ（端子）である。また、１７は当該半導体
集積回路装置を収容するためのパッケージ基板、１８は
前記パッケージ基板１７の内側に形成されている端子で
ある。上記第１のバンプ１３、第２のバンプ１４、第３
のバンプ１６には、例えば半田バンプが用いられる。
【００１７】ここで上記第２の半導体基板１２に集積さ
れた入力バッファ回路は外部からの信号を受け取るため
の回路であり、出力バッファ回路は半導体集積回路装置
内で処理された信号を外部に出力するための回路であ
る。また、上記第１の半導体基板１１に集積された論理
回路は、ＮＡＮＤゲートやＮＯＲゲート等が組み合わさ
れ構成され、所定の論理処理を実現するための回路であ
る。
れた入力バッファ回路は外部からの信号を受け取るため
の回路であり、出力バッファ回路は半導体集積回路装置
内で処理された信号を外部に出力するための回路であ
る。また、上記第１の半導体基板１１に集積された論理
回路は、ＮＡＮＤゲートやＮＯＲゲート等が組み合わさ
れ構成され、所定の論理処理を実現するための回路であ
る。
【００１８】この半導体集積回路装置は、論理回路が集
積された第１の半導体基板１１と、入力バッファ回路と
出力バッファ回路が集積された第２の半導体基板１２が
第１のバンプ１３及び第２のバンプ１４を介して例えば
フリップチップ方式によって接続されている。また、上
記第２の半導体基板１２にはスルーホール１５が形成さ
れており、その上端部に上記第３のバンプ１６が形成さ
れている。この第３のバンプは、例えばパッケージ基板
１７の内側に形成された端子１８とフリップチップ方式
によって接続されている。フリップチップ方式は、バン
プが形成された一対の基板を、バンプ同士を位置合わせ
して重ね、炉の中でバンプを溶融させることでボンディ
ングを行う接続方法である。このフリップチップ方式に
よると、電気的接続部を任意の配置で形成することがで
き、また接続部を増やす場合でも基板面積を広げる必要
がなく、半導体集積回路装置の寸法を小さく抑えること
ができる。
積された第１の半導体基板１１と、入力バッファ回路と
出力バッファ回路が集積された第２の半導体基板１２が
第１のバンプ１３及び第２のバンプ１４を介して例えば
フリップチップ方式によって接続されている。また、上
記第２の半導体基板１２にはスルーホール１５が形成さ
れており、その上端部に上記第３のバンプ１６が形成さ
れている。この第３のバンプは、例えばパッケージ基板
１７の内側に形成された端子１８とフリップチップ方式
によって接続されている。フリップチップ方式は、バン
プが形成された一対の基板を、バンプ同士を位置合わせ
して重ね、炉の中でバンプを溶融させることでボンディ
ングを行う接続方法である。このフリップチップ方式に
よると、電気的接続部を任意の配置で形成することがで
き、また接続部を増やす場合でも基板面積を広げる必要
がなく、半導体集積回路装置の寸法を小さく抑えること
ができる。
【００１９】図２は上記第１の半導体基板１１及び第２
の半導体基板１２にそれぞれ形成された第１のバンプ１
３、第２のバンプ１４の配置例を示す構成図であり、
（ａ）は第１の半導体基板１１の平面図及び当該半導体
基板１１を、平面図のａ−ａ線で切断した断面図、
（ｂ）は第２の半導体基板１２の平面図及び当該半導体
基板１２を、前記平面図のｂ−ｂ線で切断した断面図で
ある。第１のバンプ１３及び第２のバンプ１４は、この
ように複数形成され、且つ、第１の半導体基板と第２の
半導体基板を重ねたときに第１のバンプと第２のバンプ
で互いに位置が重なるように配置される。
の半導体基板１２にそれぞれ形成された第１のバンプ１
３、第２のバンプ１４の配置例を示す構成図であり、
（ａ）は第１の半導体基板１１の平面図及び当該半導体
基板１１を、平面図のａ−ａ線で切断した断面図、
（ｂ）は第２の半導体基板１２の平面図及び当該半導体
基板１２を、前記平面図のｂ−ｂ線で切断した断面図で
ある。第１のバンプ１３及び第２のバンプ１４は、この
ように複数形成され、且つ、第１の半導体基板と第２の
半導体基板を重ねたときに第１のバンプと第２のバンプ
で互いに位置が重なるように配置される。
【００２０】次のこの半導体集積回路装置の動作を説明
する。図３は、半導体集積回路装置の基本動作を説明す
るための概念図であり、ｆは論理回路、ｇはバッファ回
路、ｈは論理回路の信号端子、ｉはバッファ回路の信号
端子である。この半導体集積回路装置では、基本的には
外部からの信号がバッファ回路ｇに入力され、信号端子
ｉ，ｈを介して論理回路ｆに伝送される。そして、論理
回路ｆで所定の論理処理がなされ信号は、信号端子ｈ，
ｉを介してバッファ回路ｇに伝送され外部に出力され
る。ここで、信号端子ｈ，ｉは、第１のバンプ１３、第
２のバンプ１４に相当する。
する。図３は、半導体集積回路装置の基本動作を説明す
るための概念図であり、ｆは論理回路、ｇはバッファ回
路、ｈは論理回路の信号端子、ｉはバッファ回路の信号
端子である。この半導体集積回路装置では、基本的には
外部からの信号がバッファ回路ｇに入力され、信号端子
ｉ，ｈを介して論理回路ｆに伝送される。そして、論理
回路ｆで所定の論理処理がなされ信号は、信号端子ｈ，
ｉを介してバッファ回路ｇに伝送され外部に出力され
る。ここで、信号端子ｈ，ｉは、第１のバンプ１３、第
２のバンプ１４に相当する。
【００２１】次に、この動作を半導体集積回路装置の構
成に沿って具体的に説明する。上記半導体集積回路装置
では、外部からの信号はパッケージ基板１７の外側に形
成された端子から入力され、パッケージ基板１７の内側
に形成された端子１８と上記第２の半導体基板１２上に
形成された第３のバンプ１６及びスルーホール１５を介
して入力バッファ回路に伝送される。この伝送された信
号は、第２のバンプ１４及び第１のバンプ１３を介して
第１の半導体基板１１の論理回路に伝送され、所定の論
理処理が施される。そして、論理処理が施された信号
は、第１のバンプ１３及び第２のバンプ１４を介して出
力バッファ回路に伝送され、さらにスルーホール１５、
第３のバンプ１６、パッケージ基板１７に形成された端
子１８を介して外部に出力される。
成に沿って具体的に説明する。上記半導体集積回路装置
では、外部からの信号はパッケージ基板１７の外側に形
成された端子から入力され、パッケージ基板１７の内側
に形成された端子１８と上記第２の半導体基板１２上に
形成された第３のバンプ１６及びスルーホール１５を介
して入力バッファ回路に伝送される。この伝送された信
号は、第２のバンプ１４及び第１のバンプ１３を介して
第１の半導体基板１１の論理回路に伝送され、所定の論
理処理が施される。そして、論理処理が施された信号
は、第１のバンプ１３及び第２のバンプ１４を介して出
力バッファ回路に伝送され、さらにスルーホール１５、
第３のバンプ１６、パッケージ基板１７に形成された端
子１８を介して外部に出力される。
【００２２】以上のように、この実施の形態１によれ
ば、論理回路と、入力バッファ回路及び出力バッファ回
路を別々の半導体基板１１，１２に集積し、これら半導
体基板１１，１２を重ねているので、同一半導体基板上
に論理回路とバッファ回路を集積し、論理回路の周囲に
バッファ回路を配設した半導体集積回路装置に比べて占
有面積が小さく抑えられる効果が得られる。
ば、論理回路と、入力バッファ回路及び出力バッファ回
路を別々の半導体基板１１，１２に集積し、これら半導
体基板１１，１２を重ねているので、同一半導体基板上
に論理回路とバッファ回路を集積し、論理回路の周囲に
バッファ回路を配設した半導体集積回路装置に比べて占
有面積が小さく抑えられる効果が得られる。
【００２３】また、この半導体集積回路装置では、例え
ば論理回路の回路規模を大きくする場合には第１の半導
体基板１１のみの面積を大きくすればよく、またパッケ
ージ基板１７との接続部の数を多くする場合には、第２
の半導体基板１２のスルーホール１５や第３のバンプ１
６の数等を増やせばよいので、回路規模あるいは接続部
数のいずれか一方の変更によって論理回路の形成領域ま
たは接続部の形成領域が無駄に広くなってしまうことが
ない。したがって、半導体集積回路装置の占有面積を抑
えながら接続部や回路規模を自由に変更できるという効
果が得られる。
ば論理回路の回路規模を大きくする場合には第１の半導
体基板１１のみの面積を大きくすればよく、またパッケ
ージ基板１７との接続部の数を多くする場合には、第２
の半導体基板１２のスルーホール１５や第３のバンプ１
６の数等を増やせばよいので、回路規模あるいは接続部
数のいずれか一方の変更によって論理回路の形成領域ま
たは接続部の形成領域が無駄に広くなってしまうことが
ない。したがって、半導体集積回路装置の占有面積を抑
えながら接続部や回路規模を自由に変更できるという効
果が得られる。
【００２４】さらに、この半導体集積回路装置では、第
１の半導体基板１１と第２の半導体基板１２とがフリッ
プチップ方式で接続されるとともに、第２の半導体基板
１２に形成されたスルーホール１５の上端部に第３のバ
ンプ１６が形成されており、これによって第２の半導体
基板１２とパッケージ基板１７とがフリップチップ方式
によって接続されている。フリップチップ方式では、ワ
イヤボンディングのように、電気的接続部が周辺に制限
されず、任意の位置に分散して配置できるのでアセンブ
リの自由度が広がる。また、接続部の数を増やす場合で
も基板面積は広げなくて良いので、半導体パッケージの
寸法が小さく抑えられるという効果が得られる。
１の半導体基板１１と第２の半導体基板１２とがフリッ
プチップ方式で接続されるとともに、第２の半導体基板
１２に形成されたスルーホール１５の上端部に第３のバ
ンプ１６が形成されており、これによって第２の半導体
基板１２とパッケージ基板１７とがフリップチップ方式
によって接続されている。フリップチップ方式では、ワ
イヤボンディングのように、電気的接続部が周辺に制限
されず、任意の位置に分散して配置できるのでアセンブ
リの自由度が広がる。また、接続部の数を増やす場合で
も基板面積は広げなくて良いので、半導体パッケージの
寸法が小さく抑えられるという効果が得られる。
【００２５】
【発明の効果】以上のように、この発明の半導体集積回
路装置は、論理回路が集積された第１の半導体基板と、
この上に重ねられた入力バッファ回路および出力バッフ
ァ回路が集積された第２の半導体基板を有し、上記論理
回路の端子と、上記入力バッファ回路の端子および出力
バッファ回路の端子が直接接続されるとともに、上記第
２の半導体基板にスルーホールが形成され、このスルー
ホールの上端部に端子が突出形成されているので、同一
半導体基板上に論理回路とバッファ回路を集積し、論理
回路の周囲にバッファ回路を配設した半導体集積回路装
置に比べて占有面積が小さく抑えられる効果がある。ま
た、回路規模あるいは接続部数のいずれか一方の変更に
よって論理回路の形成領域または接続部の形成領域が無
駄に広くなってしまうことがない。したがって、半導体
集積回路装置の占有面積を小さく抑えながら接続端子数
や回路規模を自由に変更できるという効果がある。
路装置は、論理回路が集積された第１の半導体基板と、
この上に重ねられた入力バッファ回路および出力バッフ
ァ回路が集積された第２の半導体基板を有し、上記論理
回路の端子と、上記入力バッファ回路の端子および出力
バッファ回路の端子が直接接続されるとともに、上記第
２の半導体基板にスルーホールが形成され、このスルー
ホールの上端部に端子が突出形成されているので、同一
半導体基板上に論理回路とバッファ回路を集積し、論理
回路の周囲にバッファ回路を配設した半導体集積回路装
置に比べて占有面積が小さく抑えられる効果がある。ま
た、回路規模あるいは接続部数のいずれか一方の変更に
よって論理回路の形成領域または接続部の形成領域が無
駄に広くなってしまうことがない。したがって、半導体
集積回路装置の占有面積を小さく抑えながら接続端子数
や回路規模を自由に変更できるという効果がある。
【００２６】この発明の半導体集積回路装置は、論理回
路の端子が、入力バッファ回路の端子および出力バッフ
ァ回路の端子とフリップチップ方式によって接続されて
いるので、この論理回路と入出力バッファの接続におい
て、接続部の配置を自由に設計でき、また接続部の数を
増やした場合でも半導体基板の面積が小さく抑えられる
という効果がある。
路の端子が、入力バッファ回路の端子および出力バッフ
ァ回路の端子とフリップチップ方式によって接続されて
いるので、この論理回路と入出力バッファの接続におい
て、接続部の配置を自由に設計でき、また接続部の数を
増やした場合でも半導体基板の面積が小さく抑えられる
という効果がある。
【００２７】この発明の半導体集積回路装置は、スルー
ホールの上端部に形成された端子が、パッケージ基板の
端子にフリップチップ方式によって接続されているの
で、この端子とパッケージ基板の接続において、ワイヤ
ボンディングのように電気的接続部が周辺に制限され
ず、任意の位置に分散して配置できるのでアセンブリの
自由度が広がる。また、接続部の数を増やした場合でも
半導体パッケージの寸法が小さく抑えられるという効果
がある。
ホールの上端部に形成された端子が、パッケージ基板の
端子にフリップチップ方式によって接続されているの
で、この端子とパッケージ基板の接続において、ワイヤ
ボンディングのように電気的接続部が周辺に制限され
ず、任意の位置に分散して配置できるのでアセンブリの
自由度が広がる。また、接続部の数を増やした場合でも
半導体パッケージの寸法が小さく抑えられるという効果
がある。
【図１】 この発明の実施の形態１による半導体集積回
路装置を示す断面図である。
路装置を示す断面図である。
【図２】 第１の半導体基板に形成された第１のバンプ
と、第２の半導体基板に形成された第２のバンプの配置
例を示す構成図である。
と、第２の半導体基板に形成された第２のバンプの配置
例を示す構成図である。
【図３】 半導体集積回路装置の基本動作を説明するた
めの概念図である。
めの概念図である。
【図４】 従来の半導体集積回路装置を示す平面図であ
る。
る。
【図５】 従来の半導体集積回路装置において、回路規
模は小さいままで入出力ピン数を多くした場合を示す平
面図である。
模は小さいままで入出力ピン数を多くした場合を示す平
面図である。
【図６】 従来の半導体集積回路装置において、入出力
ピン数は少ないままで、回路規模を大きくした場合を示
す平面図である。
ピン数は少ないままで、回路規模を大きくした場合を示
す平面図である。
１１ 第１の半導体基板、１２ 第２の半導体基板、１
３ 第１のバンプ（端子）、１４ 第２のバンプ（端
子）、１５ スルーホール、１６ 第３のバンプ（端
子）、１７ パッケージ基板、１８ 端子。
３ 第１のバンプ（端子）、１４ 第２のバンプ（端
子）、１５ スルーホール、１６ 第３のバンプ（端
子）、１７ パッケージ基板、１８ 端子。
Claims (3)
- 【請求項１】 論理回路が集積された第１の半導体基板
と、この上に重ねられた入力バッファ回路及び出力バッ
ファ回路が集積された第２の半導体基板を有し、 上記論理回路の端子と、上記入力バッファ回路の端子お
よび出力バッファ回路の端子が直接接続されるととも
に、上記第２の半導体基板にスルーホールが形成され、
このスルーホールの上端部に端子が突出形成されている
半導体集積回路装置。 - 【請求項２】 論理回路の端子は、入力バッファ回路の
端子および出力バッファ回路の端子とフリップチップ方
式によって接続されていることを特徴とする請求項１記
載の半導体集積回路装置。 - 【請求項３】 スルーホールの上端部に突出形成されて
いる端子は、パッケージ基板の端子にフリップチップ方
式によって接続されていることを特徴とする請求項１ま
たは請求項２記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17513398A JP2000012618A (ja) | 1998-06-22 | 1998-06-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17513398A JP2000012618A (ja) | 1998-06-22 | 1998-06-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000012618A true JP2000012618A (ja) | 2000-01-14 |
Family
ID=15990874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17513398A Pending JP2000012618A (ja) | 1998-06-22 | 1998-06-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000012618A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7247935B2 (en) | 2004-03-19 | 2007-07-24 | Nec Electronics Corporation | Semiconductor device |
| US7663903B2 (en) | 2006-11-24 | 2010-02-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device having improved voltage transmission path and driving method thereof |
| KR100943009B1 (ko) | 2002-06-14 | 2010-02-18 | 신꼬오덴기 고교 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
-
1998
- 1998-06-22 JP JP17513398A patent/JP2000012618A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100943009B1 (ko) | 2002-06-14 | 2010-02-18 | 신꼬오덴기 고교 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| US7247935B2 (en) | 2004-03-19 | 2007-07-24 | Nec Electronics Corporation | Semiconductor device |
| US7405472B2 (en) | 2004-03-19 | 2008-07-29 | Nec Electronics Corporation | Semiconductor device |
| US7663903B2 (en) | 2006-11-24 | 2010-02-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device having improved voltage transmission path and driving method thereof |
| US7924592B2 (en) | 2006-11-24 | 2011-04-12 | Samsung Electronics Co., Ltd. | Semiconductor memory device having improved voltage transmission path and driving method thereof |
| US8174860B2 (en) | 2006-11-24 | 2012-05-08 | Samsung Electronics Co., Ltd. | Semiconductor memory device having improved voltage transmission path and driving method thereof |
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