JP2006041343A - 半導体素子 - Google Patents

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Abstract

【課題】同一の固体撮像素子において、同一の信号が接続された複数のパッドを備えることにより、複数の実装形態およびパッケージ形態に対応することを可能にする。
【解決手段】固体撮像素子１１に、複数の実装形態およびパッケージ形態に対応するため、内部回路１２からの同一信号をメタル配線１３によって接続された２つのパッド１６，パッド１７を設ける。これにより、リードフレームなどにワイヤー接続を行う際に実装上の制約を満たす必要がある場合、パッドピッチの制約を満たすパッドをパッド１６またはパッド１７から選択し、選択したバッドに対してワイヤーボンディングを行うことによりリードフレームと電気的接続を行うことが可能になり、同時に、バンプなどを用いて狭ピッチで実装することも可能になる。
【選択図】図１

Description

本発明は、同一信号の複数の電極端子を有する半導体素子に係り、特に、複数の実装形態およびパッケージ形態に対応することを可能にする半導体素子に関するものである。
従来の固体撮像素子は、実装形態およびパッケージ形態に合わせて、固体撮像素子に設けられるパッドの配置を決定する必要がある（例えば、特許文献１参照）。
以下、図５，図６を参照しながら、従来のパッケージに対応する固体撮像素子の構成について説明する。
図５はワイヤーボンディングを用いて実装する従来例１の概略構成を示す平面図である。
図５において、５１は、外部と接続するためのパッド開口部メタル５３を備えたパッド５２を有する固体撮像素子。５５は、固体撮像素子５１の外部に配設され、パッケージなどで用いられるリードフレーム、５４はパッド開口部メタル５３とリードフレーム５５とを電気的に接続するためのワイヤーである。
前記従来例１の構成の場合、パッケージ形態に依存するリードフレーム５５の制約により、固体撮像素子５１に配置するパッド５２に、パッドピッチなどの配置制約が生じ、パッドピッチを大きくとる必要が生じる場合がある。
図６はバンプを用いて実装する従来例２を示し、（ａ）は従来例２の概略構成を示す平面図、（ｂ）は要部の断面図である。
図６（ａ），（ｂ）において、６１は、外部との接続するためのパッド開口部メタル６３を備えたパッド６２を有する固体撮像素子、６５は、固体撮像素子６１の外部に配設され、パッケージなどで用いられるリードフレームまたは基板、６４はパッド６２とリードフレームまたは基板６５とを電気的に接続するためのバンプである。
前記従来例２の構成の場合、バンプ６４でパッド開口部メタル６３とリードフレームまたは基板６５とを電気的に接続するため、パッドなどの配置ピッチを小さくでき、パッケージサイズを小さくすることができる。
特開２００１−３０９２１４号公報
しかしながら、複数の実装形態およびパッケージ形態に対応するためには、それぞれの実装およびパッケージ上の制約に合わせたパッドを備えた半導体素子を作成する必要があるため、コスト，開発工数，製作工数が増加するという問題を有している。特に、固体撮像素子においては、携帯端末などで実装形態に制約が多く、個々に対応することが困難である。
本発明は、前記従来の課題を解決し、同一の固体撮像素子において、同一の信号が接続された複数のパッドを備えることにより、複数の実装形態およびパッケージ形態に対応することを可能にした半導体素子を提供することを目的とする。
前記目的を達成するため、本発明に係る半導体素子は、同一信号の複数の電極端子を有し、前記複数の電極端子における任意の電極端子を、それぞれ異なるリード形態を有するパッケージのリード端子に対応するように設けたことを特徴とする。
また、本発明に係る半導体素子は、同一信号の複数の電極端子を有し、前記複数の電極端子における任意の電極端子を、それぞれ異なる実装形態を有するパッケージのリード端子に対応するように設けたことを特徴とする。
また、本発明において、前記電極端子を、前記半導体素子の複数辺に設けたことを特徴とする。
また、本発明において、前記同一信号を、前記複数の電極端子に対してバッファを介して入力することを特徴とする。
また、本発明において、当該半導体素子が固体撮像素子であることを特徴とする。
本発明に係る半導体素子によれば、複数の実装形態およびパッケージ形態に対して同一の半導体素子で対応することができ、コスト，開発工数，製作工数を大幅に短縮することが可能となる。
以下、本発明の実施の形態を図面を参照して説明する。
（実施形態１）
図１は本発明の実施形態１である固体撮像素子の概略構成を示す平面図である。
図１において、固体撮像素子１１は、トランジスタなどから構成される回路部１２と、固体撮像素子１１の外部と電気的に接続するためのパッド開口部メタル１５を備えたパッド群１４とを有し、パッド群１４は、内部回路１２とＡｌ，Ｃｕ，ＡｌＣｕなどのメタル配線１３を介して接続され、同一信号が入力または出力されるパッド１６，パッド１７を有している。
実施形態１では、固体撮像素子１１は、複数の実装形態およびパッケージ形態に対応するために、内部回路１２からの同一信号をメタル配線１３により接続された２つのパッド１６，パッド１７を有するため、リードフレームなどにワイヤー接続を行う際に実装上の制約を満たす必要がある場合、パッドピッチの制約を満たすパッドをパッド１６またはパッド１７から選択し、選択したバッドに対してワイヤーボンディングを行うことによりリードフレームと電気的接続を行うことが可能である。また同時に、バンプなどを用いて狭ピッチで実装することも可能である。
以下、図２を参照して、２つの異なるパッケージ形態Ａ，Ｂに対応するための実施形態１における実施手順について説明する。
図２において、２つのパッケージ形態Ａ，Ｂのそれぞれの実装条件Ａ，Ｂにおいて、実装条件ＡとＢとを共に満たすことが可能なパッド群Ｃと、実装条件Ａを満たすが実装条件Ｂを満たさない、または実装条件Ｂを満たすが実装条件Ａを満たさないパッド群Ｄとに分類する(ステップ１−１)。
パッド群Ｃに対しては、内部回路からの信号を単一のパッドにメタル配線で接続し、パッド群Ｄに対しては、内部回路からの信号をメタル配線で実装条件Ａを満たすパッドと、実装条件Ｂを満たすパッドに対して２つのパッドに接続する(ステップ１−２)。
実施形態１では、同一信号が接続されたパッド１６，パッド１７の２つのパッドを有する例を示したが、２個以上のパッドに接続されている場合にも同様に実施することができる。
以上のように実施形態１によれば、同一の固体撮像素子により、複数の実装条件，パッケージ形態に対応することが可能になる。
（実施形態２）
図３は本発明の実施形態２である固体撮像素子の概略構成を示す平面図である。
図３において、固体撮像素子３１は、トランジスタなどから構成される回路部３２と、固体撮像素子３１の外部と接続するためのパッド開口部メタル３６を備えたパッド群３４およびパッド群３５とを有し、パッド群３４とパッド群３５とは、内部回路３２とＡｌ，Ｃｕ，ＡｌＣｕなどのメタル配線３３を介して接続され、同一信号が入力または出力されるパッド３７，パッド３８を有している。
実施形態２では、内部回路３２からの同一信号が、メタル配線３３により固体撮像素子３１の複数の辺（本例では２辺の例を示している）に配設された複数のパッドに接続されるため、リードフレームなどにワイヤー接続する際に、パッドピッチの確保が必要な信号に対しては、同一信号が接続された異なる辺にあるパッドを使用することにより、実装上必要となるパッドピッチを確保することが可能となる。
また、バンプなどの狭ピッチで実装が可能な場合においては、同一信号が接続されたパッドの中から使用するパッドを任意に選択することが可能であり、さらに特定の辺、例えば一辺のみのパッドを用いて実装することも可能である。また、実装制約を有するカメラシステムなどにおいても、同一の固体撮像素子で複数のパッケージ形態に柔軟に対応することが可能である。
以下、図４を参照して、２つのパッケージ形態Ａ，Ｂに対応するための本発明の第２の実施形態の実施手順について説明する。
図４において、２つのパッケージ形態Ａ，Ｂのそれぞれの実装条件Ａ，Ｂにおいて、実装条件ＡとＢとを共に満たすことが可能なパッド群Ｃと、実装条件Ａを満たすが実装条件Ｂを満たさない、または、実装条件Ｂを満たすが実装条件Ａを満たさないパッド群Ｄとに分類する（ステップ２−１）。
パッド群Ｃに対しては、内部回路からの信号を単一のパッドにメタル配線で接続し、パッド群Ｄに対しては、内部回路からの信号をメタル配線で実装条件Ａを満たすパッドに接続し、同一信号をメタル配線された実装条件Ｂを満たすパッドを、前記条件Ａを満たすパッドとは固体撮像素子の４辺の中の他の辺に配置する（ステップ２−２）。
固体撮像素子を使用するシステムの状態に合わせて実装するパッド、もしくは実装に使用する辺を適宜選択する（ステップ２−３）。
また、実施形態２においては、同一信号が接続されたパッド３７，パッド３８を、それぞれを有するパッド群として２つのパッド群３４，３５を例示したが、２つ以上のパッド群を有する場合にも同様に適用できる。
以上のように実施形態２によれば、同一の固体撮像素子により、複数の実装形態，パッケージ形態に対応が可能であると同時に、特定の辺のパッドのみを使用することなどが可能である。
なお、前記実施形態において、信号線がワイヤーで分岐する構成について説明したが、例えば１つの出力信号の信号経路に複数のバッファを持たせて信号出力し、それぞれ複数のパッドに接続される構成のものであってもよい。この際、出力信号の周波数帯域が広く、容量負荷が問題になる場合には、個々のパッドに対応してバッファを持たせることが有効である。
また、前記実施形態において、半導体素子として固体撮像素子を例にして説明したが、本発明は、その他の半導体素子であっても適用することができる。
本発明は、同一信号の複数の電極端子を有する半導体素子に適用され、特に、複数の実装形態・パッケージ形態に対応する固体撮像素子などに有用である。
本発明の実施形態１である固体撮像素子の概略構成を示す平面図 実施形態１において２つの異なるパッケージ形態に対応するための実施手順に係るフロー図 本発明の実施形態２である固体撮像素子の概略構成を示す平面図 実施形態２において２つの異なるパッケージ形態に対応するための実施手順に係るフロー図 ワイヤーボンディングを用いて実装する従来例１の概略構成を示す平面図 バンプを用いて実装する従来例２を示し、（ａ）は従来例２の概略構成を示す平面図、（ｂ）は要部の断面図
符号の説明
１１ 固体撮像素子
１２ 内部回路
１３ メタル配線
１４ パッド群
１５ パッド開口部メタル
１６，１７ パッド
３１ 固体撮像素子
３２ 内部回路
３３ メタル配線
３４，３５ パッド群
３６ パッド開口部メタル
３７，３８ パッド

Claims (5)

  1. 同一信号の複数の電極端子を有し、前記複数の電極端子における任意の電極端子を、それぞれ異なるリード形態を有するパッケージのリード端子に対応するように設けたことを特徴とする半導体素子。
  2. 同一信号の複数の電極端子を有し、前記複数の電極端子における任意の電極端子を、それぞれ異なる実装形態を有するパッケージのリード端子に対応するように設けたことを特徴とする半導体素子。
  3. 前記電極端子を、前記半導体素子の複数辺に設けたことを特徴とする請求項１または２記載の半導体素子。
  4. 前記同一信号を、前記複数の電極端子に対してバッファを介して入力することを特徴とする請求項１または２記載の半導体素子。
  5. 当該半導体素子が固体撮像素子であることを特徴とする請求項１〜４いずれか１項記載の半導体素子。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013035410A1 (ja) * 2011-09-05 2013-03-14 浜松ホトニクス株式会社 固体撮像素子及び固体撮像素子の実装構造
US8637998B2 (en) 2010-11-25 2014-01-28 Renesas Electronics Corporation Semiconductor chip and semiconductor device
US8669593B2 (en) 2008-06-10 2014-03-11 Panasonic Corporation Semiconductor integrated circuit

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8669593B2 (en) 2008-06-10 2014-03-11 Panasonic Corporation Semiconductor integrated circuit
US8637998B2 (en) 2010-11-25 2014-01-28 Renesas Electronics Corporation Semiconductor chip and semiconductor device
WO2013035410A1 (ja) * 2011-09-05 2013-03-14 浜松ホトニクス株式会社 固体撮像素子及び固体撮像素子の実装構造
JP2013055242A (ja) * 2011-09-05 2013-03-21 Hamamatsu Photonics Kk 固体撮像素子及び固体撮像素子の実装構造
KR20140068803A (ko) * 2011-09-05 2014-06-09 하마마츠 포토닉스 가부시키가이샤 고체 촬상 소자 및 고체 촬상 소자의 실장 구조
US9583526B2 (en) 2011-09-05 2017-02-28 Hamamatsu Photonics K.K. Solid-state image pickup element and solid-state image pickup element mounting structure
KR101902042B1 (ko) * 2011-09-05 2018-09-27 하마마츠 포토닉스 가부시키가이샤 고체 촬상 소자 및 고체 촬상 소자의 실장 구조

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