JP5114835B2 - ３次元配線用ｂｓｃマクロ構造および半導体装置 - Google Patents

Description

本発明は、３次元配線用ＢＳＣマクロ構造およびその基板に関し、詳細には、バウンダリスキャンテストを行う場合に有効な３次元配線用ＢＳＣマクロ構造およびその基板に関する。

ＩＥＥＥ１１４９．１で規定されたバウンダリスキャンテストは、電子産業の中で幅広く普及している。かかるバウンダリスキャンテストは、ＬＳＩの周辺にバウンダリスキャンセル（以下、「ＢＳＣ」と称する）を配置してスキャンできるようにすることにより、複数のＬＳＩを含むプリント基板やＭＣＭテストを容易にするテスト手法である（例えば、特許文献１参照）。

バウンダリスキャンテストを行う方法として、ＢＳＣ Ｂｕｆｆｅｒ（ＢＳＣを内蔵している専用または汎用のスイッチ・アレーまたは双方向ドライバＩＣ）を用いる方法がある。図６は、ＢＳＣ Ｂｕｆｆｅｒを使用してバンダリスキャンテストを行う方法を説明するための図である。同図において、１００は基板を示しており、この基板１００には、外部接続用Ｉ／Ｏ１０１およびベアチップを搭載するためのパッド１０２が形成されている。１１０、１２０はベアチップを示しており、ベアチップ１１０、１２０にはパッド１１１、１２１がそれぞれ形成されている。ベアチップ１１０、１２０のパッド１１１、１２１と、基板１００のパッド１０２とは、ボンディングワイヤ１４０でワイヤボンディングされている。

バウンダリスキャンテストを行う場合には、基板１００に、ＢＳＣ Ｂｕｆｆｅｒ１０３を配置して、ＴＡＰ Ｃｏｎｔｒｏｌｌｅｒ１３０でそのテストを行う。

特開平９−１３９４０９号公報

しかしながら、上記従来の方法では、複数のＬＳＩを１つのパッケージまたはモジュールに搭載する場合に、搭載するＬＳＩの全ての入力点および出力点に、ＢＳＣ Ｂｕｆｆｅｒ１０３及びそのためのパッドを配置する必要があるため、部品点数の増加によるシステムサイズの肥大化とシステムがコストアップするという問題がある。

本発明は、上記課題に鑑みてなされたものであり、システムサイズを肥大化することなく、低コストな構成でバウンダリスキャンテストを行うことが可能な３次元配線用ＢＳＣマクロ構造およびその基板を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、基板と、当該基板の内部に形成され、前記基板内部でデイジーチェーンを構成するように、互いにシリアル接続された複数のＢＳＣ（バウンダリスキャンセル）と、前記ＢＳＣに前記基板内で電気的に接続されると共に、前記ＢＳＣの一方の側または両側に形成され、開口内に配置された１または複数の電極接続開口電極と、を備え、前記複数のＢＳＣは、複数の前記電極接続開口電極が両側に配置された第１のＢＳＣ（１０Ａ）と、互いに接続されると共に、それぞれ、片側に単一の前記電極接続開口電極が配置された第２のＢＳＣ（１０Ｂ）を含んでいることを特徴とする３次元配線用ＢＳＣマクロ構造が得られる。

また、本発明の好ましい態様によれば、シリコン基板と、当該基板の内部に形成され、前記基板内部でデイジーチェーンを構成するように、互いにシリアル接続された複数のＢＳＣ（バウンダリスキャンセル）と、
前記ＢＳＣに前記基板内で電気的に接続されると共に、前記ＢＳＣの一方の側または両側に形成され、開口内に配置された１または複数の電極接続開口電極と、を備え、前記複数のＢＳＣは、複数の前記電極接続開口電極が両側に配置された第１のＢＳＣ（１０Ａ）と、互いに接続されると共に、それぞれ、片側に単一の前記電極接続開口電極が配置された第２のＢＳＣ（１０Ｂ）を含んでいることを特徴とする半導体装置が得られる。

また、本発明の好ましい態様によれば、前記開口電極は、集積回路の電極とワイヤボンディングまたはバンプで接続されることが望ましい。

また、本発明の好ましい態様によれば、本発明の３次元配線用ＢＳＣマクロ構造を基板に搭載することが望ましい。

本発明の３次元配線用ＢＳＣマクロ構造によれば、基板内に配置された１または複数のＢＳＣ（バウンダリスキャンセル）と、前記ＢＳＣに接続され、その一方の側または両側に形成された１または複数の電極接続用の開口電極とを備え、前記ＢＳＣと前記開口電極との間の電気的な接続を基板内で行っており、且つ、開口電極には、ベアチップの電極、例えば、バンプを直接接続できる。したがって、本発明は、システムサイズを肥大化することなく、低コストな構成でバウンダリスキャンテストを行うことが可能な３次元配線用ＢＳＣマクロ構造およびその基板を提供することが可能になるという効果を奏する。

以下に、この発明につき図面を参照しつつ詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。また、下記実施例における構成要素には、当業者が容易に想定できるものまたは実質的に同一のものが含まれる。

図１−１は、本発明に係る３次元配線用ＢＳＣマクロ構造を搭載した基板の構成を説明するための模式図であり、図１−１は、本発明に係る３次元配線用ＢＳＣマクロ構造を搭載した基板の平面構成を示す図、図１−２は、本発明に係る３次元配線用ＢＳＣマクロ構造を搭載した基板の断面構成を示す図である。

図１−１および図１−２において、１は基板を示しており、例えば、Ｓｉ基板、有機ＥＬ素子・液晶素子等を搭載可能なガラス基板およびプラスチック基板、並びにプリント基板等である。この基板１には、３次元配線用ＢＳＣマクロ構造１０Ａ、１０Ｂが形成されている。

３次元配線用ＢＳＣマクロ構造１０Ａ、１０Ｂは、基板１の内部に形成されたＢＳＣ１２と、ＢＳＣ１２に電気的に接続されている略正方形状を呈し、開口内に配置された開口電極１１とを備えている。各ＢＳＣ１２はシリアル接続され、ディジーチェーンを形成している。図示されているように、開口電極１１は開口の底部に配置されており、当該開口電極１１には、ベアチップをボンディングワイヤやバンプで接続するためのパッド１１ａが形成されている。

３次元配線用ＢＳＣマクロ構造１０Ａは、外部接続用のマクロセルであり、その開口電極１１は、Ｉ／Ｏの配線との接続およびベアチップの接続に使用される。３次元配線用ＢＳＣマクロ構造１０Ｂは、内部接続用のマクロセルであり、その開口電極１１はベアチップの接続に使用される。

図２−１は、３次元配線用ＢＳＣマクロ構造１０Ａの構成を示す平面図である。３次元配線用ＢＳＣマクロ構造１０Ａは、図２−１に示すように、ＢＳＣ１２を中心として、その両側に開口電極１１を接続した構成となっている。また、３次元配線用ＢＳＣマクロ構造１０Ｂは、図２−２に示すように、２つのＢＳＣ１２を接続し、各ＢＳＣ１２に開口電極１１を接続した構成となっている。

つぎに、基板１にベアチップを搭載してバンダリスキャンテストを行う場合について説明する。図３−１は、基板１にベアチップ２０、３０を搭載した状態を示す平面図、図３−２は、基板１にベアチップ２０、３０を搭載した状態を示す断面図である。

図３−１および図３−２に示すように、ベアチップ２０は、上面の外周に複数のパッド２１が形成されている。また、ベアチップ３０は、底面の外周にパッド３１およびバンプ３２が形成されている。

ベアチップ２０のパッド２１と基板１に形成された開口電極１１のパッド１１ａとは、ボンディングワイヤ２２でワイヤボンディングして接続される。また、ベアチップ３０のパッド３１と開口電極１１のパッド１１ａとは、バンプ３２をリフローして接続される。このように、ベアチップを開口電極１１にワイヤボンディングやバンプで直接接続（プラグイン）することができる。

バンダリスキャンテストを行う場合には、ＴＡＰ Ｃｏｎｔｒｏｌｌｅｒ４０をＢＳＣ１２に接続してバンダリスキャンテストを行う。

以上説明したように、本実施例の３次元配線用ＢＳＣマクロ構造１０Ａ、１０Ｂによれば、ＢＳＣ１２と、当該ＢＳＣ１２に接続され、その一方の側または両側に形成された電極接続用の開口電極１１とを備えているので、システムサイズを肥大化することなく、低コストな構成でバウンダリスキャンテストを行うことが可能となる。

（変形例１）
上記実施例の３次元配線用ＢＳＣマクロ構造１０Ａ、１０Ｂでは、ＢＣＳ１２に１つの開口電極１１を接続することとしたが、本発明はこれに限られるものではなく、例えば、図４−１および図４−２に示すように、ＢＳＣ１２に複数の開口電極１１を接続した構成としてもよい。

（変形例２）
上記実施例の３次元配線用ＢＳＣマクロ構造１０Ａ、１０Ｂでは、開口電極１１の形状を略正方形状としたが本発明はこれに限られるものではなく、例えば、図５に示すような形状としてもよい。

本発明に係る３次元配線用ＢＳＣマクロ構造およびその基板は、バンダリスキャンテストを行うシステムに広く利用可能である。

本発明に係る３次元配線用ＢＳＣマクロ構造を搭載した基板の平面構成を示す図である。 本発明に係る３次元配線用ＢＳＣマクロ構造を搭載した基板の断面構成を示す図である。 ３次元配線用ＢＳＣマクロ構造の構成を示す平面図である（その１）。 ３次元配線用ＢＳＣマクロ構造の構成を示す平面図である（その２）。 基板にベアチップを搭載した状態を示す平面図である。 基板にベアチップを搭載した状態を示す断面図である。 ３次元配線用ＢＳＣマクロ構造の変形例を示す図である（その１）。 ３次元配線用ＢＳＣマクロ構造の変形例を示す図である（その２）。 ３次元配線用ＢＳＣマクロ構造の開口電極の形状の変形例を示す図である。 従来技術を説明するための図である。

１ 基板
１０Ａ、１０Ｂ ３次元配線用ＢＳＣマクロ構造
１１ 開口電極
１１ａ パッド
１２ ＢＳＣ
２０、３０ ベアチップ
２１、３１ パッド
３２ バンプ
４０ ＴＡＰ Ｃｏｎｔｒｏｌｌｅｒ
１００ 基板
１０１ 外部接続用Ｉ／Ｏ
１０２ パッド
１０３ ＢＳＣ Ｂｕｆｆｅｒ
１１０、１２０ ベアチップ
１３０ ＴＡＰ Ｃｏｎｔｒｏｌｌｅｒ
１４０ ボンディングワイヤ

Claims (3)

1. 基板と、
   当該基板の内部に形成され、前記基デイジーチェーンチェーンを構成するように、互いにシリアル接続された複数のＢＳＣ（バウンダリスキャンセル）と、
   前記ＢＳＣに前記基板内で電気的に接続されると共に、前記ＢＳＣの一方の側または両側に形成され、開口内に配置された１または複数の電極接続開口電極と、
   を備え、前記複数のＢＳＣは、複数の前記電極接続開口電極が両側に配置された第１のＢＳＣ（１０Ａ）と、互いに接続されると共に、それぞれ、片側に単一の前記電極接続開口電極が配置された第２のＢＳＣ（１０Ｂ）を含んでいることを特徴とする３次元配線用ＢＳＣマクロ構造。
2. 基板と、
   当該基板の内部に形成され、前記基板内部でデイジーチェーンを構成するように、互いにシリアル接続された複数のＢＳＣ（バウンダリスキャンセル）と、
   前記ＢＳＣに前記基板内で電気的に接続されると共に、前記ＢＳＣの一方の側または両側に形成され、開口内に配置された複数の電極接続開口電極と、
   を備え、前記複数のＢＳＣは、互いに接続されると共に、それぞれ、片側に２つの前記電極接続開口電極が配置された複数の第２のＢＳＣ（１０Ｂ）を含んでいることを特徴とする３次元配線用ＢＳＣマクロ構造。
3. シリコン基板と、
   当該基板の内部に形成され、前記基板内部でデイジーチェーンを構成するように、互いにシリアル接続された複数のＢＳＣ（バウンダリスキャンセル）と、
   前記ＢＳＣに前記基板内で電気的に接続されると共に、前記ＢＳＣの一方の側または両側に形成され、開口内に配置された１または複数の電極接続開口電極と、
   を備え、前記複数のＢＳＣは、複数の前記電極接続開口電極が両側に配置された第１のＢＳＣ（１０Ａ）と、互いに接続されると共に、それぞれ、片側に単一の前記電極接続開口電極が配置された第２のＢＳＣ（１０Ｂ）を含んでいることを特徴とする半導体装置。

Images