TWI430417B - 半導體晶片封裝 - Google Patents

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TWI430417B TW098108536A TW98108536A TWI430417B TW I430417 B TWI430417 B TW I430417B TW 098108536 A TW098108536 A TW 098108536A TW 98108536 A TW98108536 A TW 98108536A TW I430417 B TWI430417 B TW I430417B
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Description

半導體晶片封裝
本發明係關於半導體晶片封裝(semiconductor chip package)，特別係關於具有增加輸入/輸出連接(input/output connections)數量之半導體晶片封裝。
對於半導體晶片封裝設計，需要增加多功能晶片之輸入/輸出連接的數量。然而，對於習知導線架之半導體封裝(lead frame based semiconductor package)而言，半導體晶片之輸入/輸出連接的導腳數量是有限的。為了解決上述問題，開發了球柵陣列半導體封裝(ball grid array semiconductor package，BGA)，以經由位於半導體晶片封裝之封裝基板(package substrate)底部的錫球(solder ball)來提供更多的輸入/輸出連接。增加輸入/輸出連接數量之需求可以經由更密的錫球跨距(ball pitch)來實現。然而，與習知導線架之半導體封裝相比較，BGA由於附加錫球作為電性連接，因此具有較差的良率與較高的製造成本。
因此，需要一種新型的半導體封裝設計，使其具有更多的輸入/輸出連接並且其製造成本處於導線架半導體封裝與球柵陣列半導體封裝之間。
為了解決使半導體封裝具有更多輸入/輸出連接且製造成本處於導線架半導體封裝與球柵陣列半導體封裝之間之技術問題，本發明提供一種半導體晶片封裝。
本發明實施例提供一種半導體晶片封裝，包含導線架，導線架包含晶片載體，晶片載體包含第一表面以及與第一表面相對之第二表面；第一半導體晶片，安裝於第一表面上，第一半導體晶片上包含多個焊墊，第一半導體晶片之面積大於晶片載體之面積；以及封裝基板，包含附著於晶片載體之第二表面之中央區域，封裝基板之面積大於該第一半導體晶片之面積，其中，封裝基板之邊緣區域之上表面包含多個手指，多個手指排列為一陣列，排列為陣列之一列之多個內手指鄰近於第一半導體晶片，排列為陣列之一列之多個外手指鄰近於封裝基板之邊緣，多個內手指電性連接至第一半導體晶片之多個焊墊，以及多個外手指電性連接至導線架。
本發明另一實施例還提供一種半導體晶片封裝，包含封裝基板，封裝基板包含中央區域以及邊緣區域；第一半導體晶片，一第一半導體晶片，包含多個焊墊，該多個焊墊安裝於該封裝基板之該中央區域之上表面，該第一半導體晶片之面積小於該封裝基板之面積；導線架，無需晶片載體而安裝於封裝基板之上表面；以及散熱器，包含安裝於封裝基板之上表面之腔體，腔體用以容納第一半導體晶片、導線架之內部以及封裝基板之一部分。
與習知的導線架半導體封裝相比，封裝基板提供半導體晶片額外的電性連接。與習知的BGA半導體封裝相比，封裝基板具有簡單之佈局。因此，製造成本可以降低且可以改善良率。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
本發明之實施例提供一種半導體晶片封裝。第1a圖與第1b圖分別係依據本發明之一實施例之半導體晶片封裝500a之上視圖與剖面圖。第2圖係依據本發明之實施例之半導體晶片封裝500之裝配示意圖。在本發明之一實施例中，半導體晶片封裝500包含薄型四面扁平封裝(low-profile quad flat package，LQFP)。半導體晶片封裝500包含導線架200，導線架200包含多個單體導腳(discrete lead)204、支撐架(supporting bond)202以及晶片載體(chip carrier)206。晶片載體206位於導線架200的中心部分，並且電性連接至支撐架202。晶片載體206具有第一表面232及與第一表面232相對的第二表面234。
半導體晶片208藉由粘著材料214安裝在第一表面232上。半導體晶片208上包含多個焊墊(bonding pad)210。在本發明之一實施例中，如第1a圖所示，焊墊210可位於半導體晶片208之鄰近邊緣。如第1a圖與第1b圖所示，半導體晶片208之面積可大於晶片載體206之面積。
封裝基板218包含中央區域220與邊緣區域222，其中，中央區域220藉由粘著材料216附著至晶片載體206之第二表面234，而邊緣區域222暴露於晶片載體206之外。在本發明之一實施例中，封裝基板218可包含球柵陣列基板。封裝基板218包含上表面242與下表面244，其中上表面242面向晶片載體206之第二表面234。在本發明之一實施例中，封裝基板218之面積可大於半導體晶片208之面積。在邊緣區域222之上表面242上形成有多個導面板(conductive plane)226以及252，並且在中央區域220之上表面242上形成導面板227。對封裝基板218鑽孔得到多個通孔(via)224，其中部分通孔224電性連接至導面板226、227以及252。半導體晶片封裝500進一步可包含位於封裝基板218邊緣並且穿過封裝基板218的多個凹陷處(recess)246。凹陷處246可位於導面板252上。如第1b圖所示，位於封裝基板218之下表面244之多個錫球墊(ball pad)228電性連接至通孔224。在本發明之一實施例中，各導面板226、227與252可分別經由通孔224電性連接至相應的錫球墊228。半導體晶片500a可進一步包含形成於錫球墊228上的錫球(圖中未標示)，以供最終產品的印刷電路板(圖中未標示)互連。
如第1a圖與第1b圖所示，一些焊墊210，例如，鄰近半導體晶片208邊緣的焊墊210，分別經由焊線(bonding wire)212b電性連接至位於半導體晶片208之邊緣區域222之導面板226。而剩餘的焊墊210，例如，遠離半導體晶片208邊緣之焊墊210，經由焊線212a分別電性連接至導腳204。焊線212包含焊線212a以及焊線212b。為了半導體晶片208與封裝基板218之間焊線212b之電性連接，晶片載體206之面積可小於半導體晶片208與封裝基板218之面積，並且封裝基板218之面積可大於半導體晶片208之面積。可利用覆蓋材料230，例如藉由成型充填(mold filling)，來封裝半導體晶片208、導線架200之內部以及封裝基板218之一部分，使封裝基板218之下表面244暴露於覆蓋材料230之外。
第3a圖至第3e圖繪示了導線架200之晶片載體206的各種不同設計，以優化半導體晶片208、晶片載體206以及封裝基板218之間的粘著強度。如第3a圖所示，晶片載體206可以係支撐架202之交叉區域。如第3b圖所示，晶片載體206可以為方形。在本發明之一些實施例中，如第3c圖至第3e圖所示，晶片載體206可具有形成於其內的孔250。備選地，可在晶片載體206外形成附加的支撐架270，並且將其連接至支撐架202，以增進晶片載體206與封裝基板218之間的粘著強度。孔250可依據設計需要設計為多種形狀，例如方形、梯形、圓形或者相類似的其他形狀，且本發明並不限於此。
第4a圖與第4b圖為依據本發明之一實施例之半導體晶片封裝之封裝基板218之設計之簡要示意圖。封裝基板218不但提供半導體晶片208之輸入/輸出連接，還作為半導體晶片208之散熱器(heat sink)。封裝基板218可包含中央區域220與邊緣區域222。位於封裝基板218之上表面242上的中央區域220附著並且電性連接至晶片載體206之第二表面234，並且中央區域220上具有導面板227。在本發明之一實施例中，封裝基板218之中央區域220提供半導體晶片208之接地路徑，例如數位電路接地路徑。並且，位於中央區域220之通孔224可用來減少熱阻。多個導面板226、252、256以及258可位於封裝基板218之邊緣區域222之上表面242，分別電性連接至半導體晶片208之多個焊墊210(如第1a圖所示)。在本發明之一實施例中，導面板226與導面板252可提供給半導體晶片208多個電源路徑及/或接地路徑，例如，類比電路之電源路徑及/或接地路徑。對封裝基板218鑽孔得到多個通孔224，其中一部分通孔224電性連接至導面板226、227、256以及258。每一導面板226、227、256以及258可分別經由通孔224電性連接至下表面244之相應的錫球墊228(如第1b圖所示)。
除此之外，封裝基板218之導面板256、258可提供用於傳輸資料的裝置介面連接，例如，通用序列匯流排(universal serial bus，USB)、高清晰度多媒體介面(high definition multimedia interface，HDMI)、串列高級技術附加(serial advanced technology attachment，SATA)或者其他相似裝置介面。如第4a圖所示，位於邊緣區域222之導面板258、256可分別作為裝置介面的差分對訊號線(differential pair net)與阻抗控制板(impedance control plane)。與習知之基於導線架的半導體封裝相比較，可以縮減半導體晶片208之焊線長度以具有更好的電性性能，例如，減小電阻和電感。
更進一步，多個電子元件240與254可設置於封裝基板218上，經由焊線212b與通孔224電性連接至焊墊210(如第1a圖與第1b圖所示)。上述電子元件240與254可包含電源環綫(power rings)、接地環綫(ground rings)、電容、電阻、二極體或者電感等無源元件。例如，電子元件240可作為螺旋電感走線(spiral inductor trace)，並設置於封裝基板218之下表面244上，經由通孔245與焊線212b(如第1a圖與第1b圖所示)電性連接至焊墊210。由於通常情況下，無法從上視圖上看見電感240，所以在第4a圖中利用虛綫繪示出電感240。此外，電子元件254可作為解耦電容(de-coupling capacitor)，並設置於上表面242上，並且處於接地板(ground plane)與電源板(power plane)之間(例如，導面板227與導面板252)。解耦電容254可用來減少電路產生的雜訊。與習知基於半導體封裝的導線架相比較，封裝基板218可為半導體晶片208提供附加的電性連接，例如，電源路徑以及/或者接地路徑。封裝基板218亦可提供可附著電子元件(例如電源環綫、接地環綫、電容、電阻或者電感)之區域。並且可以增進一些電性性能，例如電源電路電感或者接地電路電感。與習知之球柵陣列半導體封裝相比較，封裝基板218可具有簡單的佈局(layout)，例如，線路跨距較疏之大電源板與接地板。因此，可以降低製造成本並且增進良率。
第4b圖係第4a圖之一部分之放大示意圖。在本發明之一實施例中，可於封裝基板218之邊緣處設計凹陷處246，並且凹陷處246穿過封裝基板218。可首先在封裝基板218上鑽孔(圖中未標示)，然後透過所鑽之孔切割封裝基板218，以形成凹陷處246。凹陷處246可位於導面板252上，如第4b圖所示。凹陷處246可提供附加的電性連接路徑給上表面242與下表面244。同時，凹陷處246可增進封裝基板218之表面粗糙度。因此，可以增進覆蓋材料230與封裝基板218之間的結合強度。
對於習知的基於導線架之半導體封裝，在一設計規則中每個導腳所允許之導腳分配是固定的。然而，基於導線架之半導體封裝，結合了具有本發明之所需要之訊號走線路徑設計的封裝基板，可以在不利用高成本之球柵陣列基板的情況下達到訊號交換。
第5a圖係繪示本發明另一實施例之半導體晶片封裝500b之上視圖，用以顯示封裝基板218a之設計。在本發明一實施例中，多個手指(finger)以及對應之導體走線(conductive trace)位於封裝基板218a之邊緣區域222之上表面242。多個手指以及對應之導體走線可以提供在焊墊以及導腳之間所需要之訊號走線路徑。第5b圖係第5a圖中之部分310之放大圖。如第5a圖以及第5b圖所示，在本發明之一實施例中，封裝基板218a包含位於邊緣區域222之上表面242之多個手指518以及520，用以訊號交換。多個手指518以及520排列為具有兩列之陣列，包含內手指518a、518b、518c以及518d以及外手指520a、520b、520c以及520d。內手指518a至518d排為一列，鄰近半導體晶片208之焊墊210；以及外手指520a至520d排為另一列，鄰近封裝基板218a之邊緣。在本發明一實施例中，內手指518a至518d用以電性連接至半導體晶片208之焊墊210，以及外手指520a至520d用以電性連接至導腳204。為了實現鄰近於內手指518a之焊墊與鄰近於外手指520d之導腳之間之訊號交換，導體走線514a位於邊緣區域222之上表面242且電性連接內手指518a以及外手指520d，其中導體走線514a之路徑方向大致是沿着陣列之一外邊緣。因此，導體走線514a不會與導體走線514c/514d相交，導體走線514c/514d電性連接內手指518c/518d以及外手指520a/520b。相似地，電性連接至內手指518b以及外手指520c之導體走線514b，具有大致沿着陣列之外邊緣之路徑方向，導體走線514c/514d分別電性連接至內手指518c/518d與外手指520a/520b，且導體走線514b與導體走線514c/514d不相交。
可替代地，藉由封裝基板之下表面244上之導體走線可以實現訊號交換。第5c圖為第5a圖中之部分312之放大視圖。如第5a圖以及第5c圖所示，在一實施例中，封裝基板218a包含多個手指522以及524位於邊緣區域222之上表面242，用於訊號交換。指522以及524排列於具有兩列之陣列中，分別包含內手指522a、522b、522c以及522d以及外手指524a、524b、524c以及524d。內手指522a至522d排為一列，鄰近於半導體晶片208之焊墊210；以及外手指524a至524d排為另一列，鄰近於封裝基板之一邊緣。在一實施例中，內手指522a至522d用以電性連接半導體晶片208之焊墊210，以及外手指524a至524d用以電性連接至導腳204。為了鄰近於內手指522a之焊墊以及鄰近於外手指524a之導腳之間之訊號交換，導體走線516a2 位於邊緣區域222之下表面244。導體走線516a2 經由穿過封裝基板218a之通孔插塞(via plug)526a1 電性連接至內手指522a以及位於上表面242之導體走線516a1 。除此之外，導體走線516a2 可以經由穿過封裝基板218a之通孔插塞526a2 電性連接至外手指524d以及位於上表面242之導體走線516a3 。因此，導體走線516a2 不會與導體走線516c/516d相交，導體走線516c/516d分別電性連接於內手指522c/522d以及外手指524a/524b之間。相似地，導體走線516b2 位於邊緣區域222之下表面244，且藉由通孔插塞526b1 以及526b2 電性連接至內手指522b以及外手指524c，且導體走線516b1 以及516b3 與導體走線516c/516d不相交，導體走線516c/516d電性連接於內手指522c/522d以及外手指524a/524b之間。
可替換地，自一焊墊至複數個絕緣導腳(isolated lead)之訊號分割可以藉由本發明之具有分支之導體走線之封裝基板而實現。第5d圖為第5a圖之部分314之放大圖。如第5a圖以及第5d圖所示，在一實施例中，封裝基板218a包含多個手指502、504以及506。指502鄰近於半導體晶片208之焊墊210。指504以及506鄰近於封裝基板218a之邊緣。為了鄰近於指502a之焊墊至鄰近於指504c以及506c之兩絕緣導腳之訊號分割，具有兩個分支512a2 以及512a3 之導體走線512a1 位於邊緣區域222之上表面242，導體走線512a1 電性連接至指502a，其中導體走線512a1 之兩個分支512a2 以及512a3 分別電性連接至指504c以及指506c，以允許指502a被同時電性連接至指504c以及指506c。電阻508作為衰減元件(damping element)耦接至導體走線512a1 。可替代地，導體走線之分支不共面。如第5d圖所示，為了鄰近於指502b之焊墊至鄰近於指504b以及指506b之兩絕緣導腳之訊號分割，導體走線512b1 包含同時電性連接至指502b、指504b以及指506b之兩個分支512b2 以及512b3 ，其中兩個分支512b2 以及512b3 分別位於上表面242以及下表面244。分支512b3 經由穿過封裝基板218a之通孔插塞510b1 電性連接至分支512b2 。此外，位於上表面242之分支512b3 藉由通孔插塞510b2 以及導體走線512b4 電性連接至指506b。相似地，導體走線512c1 包含分支512c2 以及512c3 ，提供自鄰近於指502c之焊墊至鄰近於指504a以及506a之導腳之訊號分割路徑，其中分支512c3 藉由通孔插塞510c1 、510c2 以及導體走線512c4 電性連接至分支512c2 以及位於上表面242之指506a。
除此之外，自一焊墊至複數個絕緣導腳之訊號分割，也可以藉由本發明之具有導體走線以及切換焊線(bonding wire)之封裝基板而實現。第5e圖為第5a圖之部分314之放大圖，用以顯示包含切換焊線532之封裝基板。如第5a圖以及第5e圖所示，在一實施例中，導體走線512b1 以及切換焊線532b提供自鄰近於手指502b之焊墊至鄰近於手指504b以及506b之導腳之訊號分割路徑。切換焊線532b經由連接手指530b1 以及手指530b2 分別電性連接至導體走線512b1 以及手指506b。相似地，導體走線512c1 以及切換焊線532c提供自鄰近於手指502c至鄰近於手指504a以及506a之導腳之訊號分割路徑。切換焊線532c經由連接手指530c1 以及手指530c2 分別電性連接至導體走線512c1 以及手指506a。如第5e圖所示，切換焊線532b與位於上表面242之導體走線512a1 相交，但不電性連接至導體走線512a1 。此外，切換焊線532c與位於上表面242之導體走線512a1 以及512b1 相交，但不電性連接至導體走線512a1 以及512b1 。
對於習知的基於導線架之半導體晶片封裝，隨着半導體晶片尺寸之降低，則會產生由於焊線長度限制而引起的焊接問題。可以利用密集跨距導線架以減少焊墊與導腳之間之焊接距離來解決前述問題。然而，密集跨距導線架會導致高製造成本以及低良率。第5f圖為第5a圖之部分314之放大圖，用以顯示封裝基板設計來解決焊線長度限制的問題。如第5a圖以及第5f圖所示，手指536以及手指538排列為一個兩列陣列，位於邊緣區域222之上表面242，其中手指536鄰近半導體晶片208，手指538鄰近封裝基板218a之邊緣。手指536電性連接至焊墊(圖中未顯示)，焊線540電性連接至手指536以及538之間，以及電性連接至手指538之焊線542用以連接導腳。焊墊與導腳之間之焊接距離可以藉由封裝基板218a所提供之多重焊接而減少，封裝基板218a包含手指536、538以及焊線540、542。
自焊墊至絕緣導腳之訊號分割，可以藉由本發明之具有分支之導體走線之封裝基板而實現，如第5a圖所示，手指610a、610b、610c以及610d以及手指612a、612b、612c以及612d位於邊緣區域222之上表面242。手指610a至610d分別鄰近於焊墊210a、210b、210c以及210d，並經由焊線212b電性連接至焊墊210a至210d。手指612a至612d分別鄰近於導腳204a、204b、204c以及204d，並經由焊線616電性連接至導腳204a至204d。多個導體走線614a、614b、614c以及614d位於上表面242，其中導體走線分別電性連接至手指610a至610d以及手指612a至612d之間。因此，來自焊墊之訊號會經由封裝基板上之導體走線被傳送至位於焊墊之不同面之導腳。例如，來自焊墊210a之訊號經由導體走線614a以及對應的手指610a和612a被傳送至導腳204a，導腳204a位於焊墊210a之不同面。
除此之外，其他半導體晶片，例如具有焊墊304之電可擦除可編程唯讀記憶體(electrically erasable programmable read-only memory，以下簡稱EEPROM)晶片位於封裝基板218a，並經由焊線(例如焊線212b)電性連接至半導體晶片208。
第6a圖至第7b圖為本發明其他實施例之半導體晶片封裝500c以及500d，用以顯示具有散熱器之半導體晶片封裝。如第6a圖以及第6b圖所示，為了散熱效率的提高，散熱器810a裝在封裝基板218之上表面242上，散熱器810a包含一腔體812a用以容納半導體晶片208、導線架200之內部以及封裝基板218的一部分。可替代地，如第7a圖以及第7b圖所示，散熱器810b以及半導體晶片208裝在封裝基板218之上表面242上，且支撐架202不需要晶片載體直接裝在封裝基板218之上。散熱器810b包含腔體812b以容納半導體晶片208以及封裝基板218的一部分。
第8圖為本發明半導體晶片封裝500e之另一實施例之剖面圖，用以顯示晶粒堆疊(stack-die)半導體封裝。另一半導體晶片808可疊放於半導體晶片208，且經由焊線812電性連接至封裝基板218。
第9a圖以及第9b圖為本發明半導體晶片封裝之封裝基板218之一實施例之示意圖。封裝基板218進一步包含阻焊(solder mask)層902，位於封裝基板218之下表面244，其中阻焊層902包含凹槽(groov)910，大致沿着封裝基板218的邊緣，以防止用來封裝半導體晶片封裝之成型樹脂(mold resin)漫出。
第10圖為本發明裝配半導體晶片封裝500之裝配過程之流程圖。在步驟1502中，半導體晶片封裝500之裝配包含經由粘合材料214將半導體晶片208安裝於晶片載體206之第一表面232。在步驟1504中，封裝基板218之中央區域220經由粘合材料216安裝於晶片載體206之第二表面234，剩下邊緣區域222暴露於晶片載體206外。在步驟1506中，一些焊線212電性連接至焊墊210以及位於封裝基板218之邊緣區域222之導面板226。剩餘的焊線212焊接焊墊210以及導腳204。在步驟1508中，覆蓋材料230藉由成型以封裝半導體晶片208、導線架200之內部以及封裝基板218之一部分，剩下封裝基板218之下表面244暴露於覆蓋材料230外。在步驟1510中，完成之半導體晶片封裝500被包裝用以產品之運輸。
上文已闡明半導體晶片封裝500。本發明之半導體晶片封裝500之實施例之優點將詳述於下。封裝基板218不僅作為半導體晶片208之散熱器，還提供半導體晶片208之大量輸入/輸出連接。與習知的基於導線架之半導體封裝相比，封裝基板218提供用於半導體晶片208的額外的電性連接，例如，電源及/或接地路徑。封裝基板218還提供用於電子元件之區域，例如，電源環線、接地環線、電容、電阻或電感位於上述區域上。可以改善一些電性能效，例如，電源電路感應係數或是接地電路感應係數。與習知的BGA半導體封裝相比，封裝基板218具有簡單之佈局。因此，製造成本可以降低且可以改善良率。中央區域220之通孔224可以用於減少熱阻。導線架200之晶片載體206可以具有不同之設計，以優化半導體晶片208、晶片載體206以及封裝基板218之間之附著力。除此之外，半導體晶片封裝500之封裝基板包含多個手指、導體走線或切換焊線以提供額外的訊號路徑，用於訊號交換以及訊號分割。此外，焊墊與導腳之間之焊接距離可以藉由包含手指以及焊線之封裝基板所提供之多重焊接而減小，以降低製造成本。除此之外，為了提高散熱效率，半導體晶片封裝進一步包含安裝於封裝基板之上表面之散熱器，此散熱器包含一腔體以容納半導體晶片、導線架之內部以及封裝基板之一部分。可替換地，另一半導體晶片可以疊放於此半導體晶片，經由焊線電性連接至封裝基板，以形成晶粒堆疊半導體晶片封裝。此外，封裝基板進一步包含阻焊層，阻焊層包含凹槽，大致沿着封裝基板的邊緣，以防止用來封裝半導體晶片封裝之成型樹脂漫出。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
500、500a、500c、500d、500e．．．半導體晶片封裝
200．．．導線架
204、204a、204b、204c、204d．．．導腳
202．．．支撐架
206．．．晶片載體
232．．．第一表面
234．．．第二表面
208、808．．．半導體晶片
214、216．．．粘著材料
210、210a、210b、210c、210d、304．．．焊墊
218、218a．．．封裝基板
212、212a、212b、540、542、616、812．．．焊線
220．．．中央區域
222．．．邊緣區域
242．．．上表面
244．．．下表面
270．．．附加支撐架
226、252、227、256、258．．．導面板
224、245．．．通孔
246．．．凹陷處
228．．．錫球墊
230．．．覆蓋材料
250．．．孔
240、254．．．電子元件
518、520、522、524、502、504、506、502a、502b、502c、504a、504b、504c、506a、506b、506c、530b1 、530b2 、530c1 、530c2 、536、538、610a、610b、610c、610d、612a、612b、612c、612d．．．手指
518a、518b、518c、518d、522a、522b、522c、522d．．．內手指
520a、520b、520c、520d、524a、524b、524c、524d．．．外手指
526a1 、526a2 、510b1 、510b2 、510c1 、510c2 、526b1 、526b2 ．．．通孔插塞
514a、514b、514c、514d、512a1 、512a2 、512a3 、512b1 、512b2 、512b3 、512b4 、512c1 、512c2 、512c3 、512c4 、516a1 、516a2 、516a3 、516c、516d、516b1 、516b2 、516b3 、614a、614b、614c、614d．．．導體走線
508．．．電阻
532、532c、532b．．．切換焊線
310、312、314．．．部分
810a、810b．．．散熱器
812a、812b．．．腔體
902．．．阻焊層
910．．．凹槽
第1a圖係依據本發明之一實施例之半導體晶片封裝之上視圖。
第1b圖係依據本發明之一實施例之半導體晶片封裝之剖面圖。
第2圖係依據本發明之實施例之半導體晶片封裝之組合示意圖。
第3a圖繪示了導線架之晶片載體的一種不同設計。
第3b圖繪示了導線架之晶片載體的一種不同設計。
第3c圖繪示了導線架之晶片載體的一種不同設計。
第3d圖繪示了導線架之晶片載體的一種不同設計。
第3e圖繪示了導線架之晶片載體的一種不同設計。
第4a圖為依據本發明之一實施例之半導體晶片封裝之封裝基板之設計之簡要示意圖。
第4b圖係第4a圖之一部分之放大示意圖。
第5a圖係繪示本發明半導體晶片封裝之另一實施例之上視圖。
第5b圖係第5a圖中之部分310之放大圖。
第5c圖為第5a圖中之部分312之放大視圖。
第5d圖為第5a圖之部分314之放大圖。
第5e圖為第5a圖之部分314之放大圖。
第5f圖為第5a圖之部分314之放大圖。
第6a圖為本發明其他實施例之半導體晶片封裝之示意圖。
第6b圖為本發明其他實施例之半導體晶片封裝之示意圖。
第7a圖為本發明其他實施例之半導體晶片封裝之示意圖。
第7b圖為本發明其他實施例之半導體晶片封裝之示意圖。
第8圖為本發明半導體晶片封裝之另一實施例之剖面圖。
第9a圖為本發明半導體晶片封裝之封裝基板之一實施例之示意圖。
第9b圖為本發明半導體晶片封裝之封裝基板之一實施例之示意圖。
第10圖為本發明裝配半導體晶片封裝500之裝配過程之流程圖。
500．．．半導體晶片封裝
200．．．導線架
204．．．導腳
202．．．支撐架
208．．．半導體晶片
210．．．焊墊
230．．．覆蓋材料
212、212a、212b．．．焊線
226．．．導面板

Claims (24)

  1. 一種半導體晶片封裝，包含：一導線架，包含一晶片載體，該晶片載體包含一第一表面以及與該第一表面相對之一第二表面；一第一半導體晶片，安裝於該第一表面上，該第一半導體晶片上包含多個焊墊，該第一半導體晶片之面積大於該晶片載體之面積；以及一封裝基板，包含附著於該晶片載體之該第二表面之一中央區域，該封裝基板之面積大於該第一半導體晶片之面積，其中，該封裝基板之一邊緣區域之一上表面包含多個手指，該多個手指排列為一陣列，排列為該陣列之一列之多個內手指鄰近於該第一半導體晶片，排列為該陣列之一列之多個外手指鄰近於該封裝基板之一邊緣，該多個內手指電性連接至該第一半導體晶片之該多個焊墊，以及該多個外手指電性連接至該導線架。
  2. 如申請專利範圍第1項所述之半導體晶片封裝，其中更包含：一第一導體走線，位於該邊緣區域之該上表面，該第一導體走線電性連接至該多個內手指之至少之一內手指以及該多個外手指之至少之一外手指，其中該第一導體走線之一路徑方向大致沿着該陣列之一外邊緣；以及一第二導體走線，位於該邊緣區域之該上表面，其中該第二導體走線電性連接至該多個內手指之另一至少之一內手指以及該多個外手指之另一至少之一外手指，該第二導體走線與該第一導體走線不相交。
  3. 如申請專利範圍第1項所述之半導體晶片封裝，其中更包含：一第一導體走線，位於該邊緣區域之該上表面，該第一導體走線電性連接至該多個內手指之至少之一內手指以及該多個外手指之至少之一外手指；以及一第二導體走線，位於該邊緣區域之一下表面，經由鑽孔穿過該封裝基板之多個通孔插塞電性連接至該多個內手指之另一至少之一內手指以及該多個外手指之另一至少之一外手指。
  4. 如申請專利範圍第1項所述之半導體晶片封裝，其中更包含：一導體走線，包含位於該邊緣區域之該上表面之一第一分支以及一第二分支，該導體走線電性連接至該多個內手指之至少之一內手指，其中該第一分支以及該第二分支分別電性連接至該多個外手指之至少兩個外手指。
  5. 如申請專利範圍第4項所述之半導體晶片封裝，其中該第一分支位於該上表面，該第二分支位於一下表面，且該第二分支經由鑽孔穿過該封裝基板之一通孔插塞電性連接至該第一分支以及該至少兩個外手指之一。
  6. 如申請專利範圍第1項所述之半導體晶片封裝，其中更包含：一第一導體走線，位於該邊緣區域之該上表面，該第一導體走線電性連接至該多個內手指之至少之一內手指以及該多個外手指之至少之一外手指；一第一連接指以及一第二連接指，位於該邊緣區域之 該上表面，該第一連接指以及該第二連接指分別電性連接至該第一導體走線以及該多個外手指之另一外手指；以及一焊線，電性連接至該第一連接指以及該第二連接指之間。
  7. 如申請專利範圍第6項所述之半導體晶片封裝，其中該焊線與位於該上表面之一第二導體走線相交，但該焊線與該第二導體走線不電性連接。
  8. 如申請專利範圍第1項所述之半導體晶片封裝，其中更包含：一焊線，電性連接至該多個內手指之至少之一內手指以及該多個外手指之至少之一外手指。
  9. 如申請專利範圍第8項所述之半導體晶片封裝，其中該焊線與位於該上表面之一導體走線相交，但該焊線與該導體走線不電性連接。
  10. 如申請專利範圍第1項所述之半導體晶片封裝，其中更包含：一散熱器，安裝於該封裝基板之該上表面，包含一腔體以容納該第一半導體晶片、該導線架之一內部以及該封裝基板之一部分。
  11. 如申請專利範圍第1項所述之半導體晶片封裝，其中更包含：一第二半導體晶片，安裝於該第一半導體晶片上，且該第二半導體晶片電性連接至該封裝基板。
  12. 如申請專利範圍第1項所述之半導體晶片封裝，其中更包含： 一阻焊層，位於該封裝基板之一下表面，其中該阻焊層包含大致沿着該封裝基板之一邊緣之一凹槽。
  13. 一種半導體晶片封裝，包含：一封裝基板，包含一中央區域以及一邊緣區域，其中，該封裝基板包含至少一個通孔，該通孔電性連接封裝基板之上表面與下表面；一第一半導體晶片，包含多個焊墊，該多個焊墊安裝於該封裝基板之該中央區域之一上表面，該第一半導體晶片之面積小於該封裝基板之面積；一導線架，無需一晶片載體而安裝於該封裝基板之一上表面；以及一散熱器，包含安裝於該封裝基板之該上表面之一腔體，該腔體用以容納該第一半導體晶片、該導線架之一內部以及該封裝基板之一部分。
  14. 如申請專利範圍第13項所述之半導體晶片封裝，其中該封裝基板包含位於該封裝基板之該邊緣區域之該上表面之多個手指，該多個手指排列於一陣列，排列為該陣列之一列之多個內手指鄰近於該第一半導體晶片，排列為該陣列之一列之多個外手指鄰近於該封裝基板之一邊緣，該多個內手指電性連接至該第一半導體晶片之該多個焊墊，以及該多個外手指電性連接至該導線架。
  15. 如申請專利範圍第14項所述之半導體晶片封裝，其中更包含：一第一導體走線，位於該邊緣區域之該上表面，該第一導體走線電性連接至該多個內手指之至少之一內手指以 及該多個外手指之至少之一外手指，其中該第一導體走線之一路徑方向大致沿着該陣列之一外邊緣；以及一第二導體走線，位於該邊緣區域之該上表面，其中該第二導體走線電性連接至該多個內手指之另一至少之一內手指以及該多個外手指之另一至少之一外手指，該第二導體走線與該第一導體走線不相交。
  16. 如申請專利範圍第14項所述之半導體晶片封裝，其中更包含：一第一導體走線，位於該邊緣區域之該上表面，電性連接至該多個內手指之至少之一內手指以及該多個外手指之至少之一外手指；以及一第二導體走線，位於該邊緣區域之一下表面，經由鑽孔穿過該封裝基板之多個通孔插塞電性連接至該多個內手指之另一至少之一內手指以及該多個外手指之另一至少之一外手指。
  17. 如申請專利範圍第14項所述之半導體晶片封裝，其中更包含：一導體走線，包含位於該邊緣區域之該上表面之一第一分支以及一第二分支，該導體走線電性連接至該多個內手指之至少之一內手指，其中該第一分支以及該第二分支分別電性連接至該多個外手指之至少兩個外手指。
  18. 如申請專利範圍第17項所述之半導體晶片封裝，其中該第一分支位於該上表面，該第二分支位於一下表面，且該第二分支經由鑽孔穿過該封裝基板之一通孔插塞電性連接至該第一分支以及該至少兩個外手指之一。
  19. 如申請專利範圍第14項所述之半導體晶片封裝，其中更包含：一第一導體走線，位於該邊緣區域之該上表面，該第一導體走線電性連接至該多個內手指之至少之一內手指以及該多個外手指之至少之一外手指；一第一連接指以及一第二連接指，位於該邊緣區域之該上表面，該第一連接指以及該第二連接指分別電性連接至該第一導體走線以及該多個外手指之另一外手指；以及一焊線，電性連接至該第一連接手指以及該第二連接手指之間。
  20. 如申請專利範圍第19項所述之半導體晶片封裝，其中該焊線與位於該上表面之一第二導體走線相交，但該焊線與該第二導體走線不電性連接。
  21. 如申請專利範圍第14項所述之半導體晶片封裝，其中更包含：一焊線，電性連接至該多個內手指之至少之一內手指以及該多個外手指之至少之一外手指。
  22. 如申請專利範圍第21項所述之半導體晶片封裝，其中該焊線與位於該上表面之一導體走線相交，但該焊線與該導體走線不電性連接。
  23. 如申請專利範圍第13項所述之半導體晶片封裝，其中更包含：一第二半導體晶片，安裝於該第一半導體晶片，且該第二半導體晶片電性連接至該封裝基板。
  24. 如申請專利範圍第13項所述之半導體晶片封裝， 其中更包含：一阻焊層，位於該封裝基板之一下表面，其中該阻焊層包含大致沿該封裝基板之一邊緣一凹槽。
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