JPH0837252A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0837252A
JPH0837252A JP6170620A JP17062094A JPH0837252A JP H0837252 A JPH0837252 A JP H0837252A JP 6170620 A JP6170620 A JP 6170620A JP 17062094 A JP17062094 A JP 17062094A JP H0837252 A JPH0837252 A JP H0837252A
Authority
JP
Japan
Prior art keywords
substrate
lead frame
package
resin
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6170620A
Other languages
English (en)
Inventor
Tsunemitsu Koda
恒充 國府田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP6170620A priority Critical patent/JPH0837252A/ja
Priority to US08/505,084 priority patent/US5818105A/en
Publication of JPH0837252A publication Critical patent/JPH0837252A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/2919Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/32257Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the layer connector connecting to a bonding area disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/4501Shape
    • H01L2224/45012Cross-sectional shape
    • H01L2224/45015Cross-sectional shape being circular
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/8385Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855Hardening the adhesive by curing, i.e. thermosetting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01027Cobalt [Co]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01028Nickel [Ni]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01055Cesium [Cs]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/07802Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】薄型化/多ピン化/低熱抵抗化された低コスト
半導体装置を実現する。 【構成】0.3mm厚のガラス布入り高耐熱性エポキシ
系樹脂から成る基板1は10mm角に加工され、基板1
の片面には、スクリーン印刷法により絶縁性接着剤層2
が50μm程度の厚さに形成されて、絶縁性接着剤層2
の上には、銅合金製のリードフレーム3が所定位置に精
度よく積層された後キュアすることにより接着される。
半導体素子4は、基板1上に絶縁性接着剤層5により固
着され、半導体素子4上の電極とリードフレーム3のイ
ンナーリードは、ワイアボンディングにより、25μm
φの金細線6により電気的に接続されている。なお、薄
型のパッケージを得るために、ボンダーのボンディング
パラメータの設定値の最適化、および金細線6に低ルー
プ・高強度のものを選定することにより、半導体素子4
の表面を基準とした金細線6の最大ループ高が180μ
mに収められている。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特に
基板をパッケージ材料として用いて形成される半導体装
置に関する。
【0002】
【従来の技術】従来、この種の基板をパッケージ材料と
して用いて形成される半導体装置の例としては、例えば
イビデン(株)のPACKTHOL(登録商標:パクソ
ールと呼ぶ)においては、図3(a)に断面図が示され
るように、メタルコア基板のメタル層をリードフレーム
として用いており、基板1の表面に設けられているニッ
ケル金メッキ(図示されない)された配線層11と、リ
ードフレーム3との接続は、多層配線基板の層間接続に
用いられるスルーホール8が用いられている。リードフ
レームの半導体素子搭載部(以下、アイランドと云う)
9もメタルコア基板のメタル層により形成されており、
図3(a)に示される例においては、パッケージの熱抵
抗低減とパッケージ本体厚の低減のために、座グリ加工
により露出させたアイランド9の表面に、半導体素子4
が導電性接着剤(一般には、銀ペーストが用いられる)
5’によりダイボンディングされている。半導体素子4
と配線層11との電気的接続は、金細線6のワイアボン
ディングにより行われている。このPACKTHOL
は、基板1の両面に配線層を形成することができるの
で、基板1の両面に対する半導体素子および受動部品等
の搭載が可能である。従って、一つのパッケージ本体内
に複数の半導体素子を搭載するMCP(Multi ChipPack
age)の実現に適しているものと考えられる。
【0003】なお、上記のPACKTHOLにおいて
は、図3(a)に示されるように、半導体素子4が搭載
されている基板1の全体を、トランスファーモールド法
により樹脂7’による封止を行ってパッケージ本体とす
る構造(以下、内装型と云う)ばかりではなく、COB
(Chip On Board )パッケージの樹脂封止法としても良
く用いられている液状樹脂のディッピング法により、半
導体素子の搭載部のみを封止して、基板自体をパッケー
ジ本体の外形を成す構造(以下、外装型と云う)として
用いることも可能である。この外装型構造を採用した場
合には、トランスファーモールド法による樹脂封止にお
いて必要となる封止樹脂のリード間からの洩れを防止す
るためのリードフレームのダムバーは、勿論必要がな
い。
【0004】図3(b)に示される松下電工(株)のP
C−QFP(登録商標)においては、ガラス布基材の変
性ポリイミド基板1上の金メッキされた配線パターン1
1と、同じく金メッキされたリードフレーム3のリード
先端部が熱圧着により接続されている。この複合リード
フレームにおいては、基板1のガラス転移温度が200
°Cと高いものの、剛性が低いために、トランスファー
モールド法により、樹脂7’により封止されて内装型と
して実用に供されるのが普通である。
【0005】通常のプラスチックパッケージ用のリード
フレームにおいては、リードフレームの加工寸法に限界
があるため、リードフレームのインナーリードを、半導
体素子の近傍まで延長した設計を実現することができな
い場合がある。このような場合には、ワイアボンディン
グ時におけるインナーリードと半導体素子との距離が数
mm以上となり、ワイアボンディングそのものは可能で
あっても、トランスファーモールド法による樹脂封止時
に、封止樹脂の流動により金細線が変形して、隣接する
金線との短絡という不具合を生じてしまうという問題が
ある。これに対して、PC−QFPにおいては、基板1
上の配線11により、リードフレーム3の先端を延長し
てボンディング距離を短縮して、上述の長距離ボンディ
ングにおけるトランスファーモールド法による樹脂封止
時の金細線の変形という問題の解決が図られている。
【0006】また、新光電気工業(株)からは、Hyper
Quad(商標登録申請中)と称して、半導体装置に対する
種々の構造が提案されている。これらは、何れも放熱器
となる金属板(またはメタルコア基板)あるいは配線基
板をリードフレームに接続した構造を有しており、その
接続方法としては、溶接または接着が専ら用いられてい
る。この Hyper Quad の中で、アルミニウム製のベース
とキャップとを組合わせて、中空型の構造が実現される
Metal Quad Flat Pack 以外の構造においては、パッケ
ージ本体部分が、トランスファーモールド法により樹脂
封止されて実用に供される内装型構造が一般的である。
図3(c)に示される Hyper Quad のTYPE6である
MC QFP( MetalCore PCB QFP )のタイプBにお
いては、両面有機樹脂の絶縁層12を有する片面メタル
コア配線基板1上の金メッキ(図示されない)された配
線11が、リードフレーク3と接続されている。基板1
に導電性の接着剤5’によりダイボンディングされた半
導体素子4は、ワイアボンディングされた金細線6によ
り配線層11と電気的に接続されている。このTYPE
6は、パッケージの熱抵抗低減が主な目的であり、パッ
ケージ本体の寸法28mm角のQFPで比較すると、通
常のプラスチックパッケージに対して30〜40%の改
善が得られるとしている。次に、TAB−QFPは、図
3(d)に示されるように、半導体素子4とリードフレ
ーム3の電気的接続の中継機能を持たせた配線パターン
10を有するTABテープを、リードフレームのアイラ
ンド9に接着した構造となっており、半導体素子4と配
線パターン10との間は金細線6により接続され、配線
パターン10とリードフレーム3との間は金細線6’に
より接続されている。TAB−QFPは、アイランドに
TABテープを接着するだけで、通常のプラスチック
パッケージの構成を余り変えることなく、ワイアボンデ
ィングの距離を短縮することができるという効果があ
る。これは、前述のPC−QFPと同じ目的である。し
かしながら、配線パターン10とリードフレーム3との
間の電気的接続をワイアボンデイングにより行うため
に、ボンディング本数は2倍に増大してしまう状態とな
る。このような TABテープとリードフレームから成
る複合リードフレームは、住友金属鉱山(株)または凸
版印刷(株)から上梓されている。図3(e)に示され
る BOL(Board On Lead )PKGは、配線11を有
する基板1が、リードフレーム3のインナーリード上に
エポキシ系の絶縁性樹脂2により接着された構造となっ
ている。半導体素子4は、基板1上に絶縁性の熱硬化型
接着剤5によりダイボンディングされている。半導体素
子4と配線11との間は、金細線6により電気的に接続
され、配線11とリードフレーム3との間は、金細線
6’により電気的に接続されている。この BOL PKGは、
安価に基板1をリードフレーム3に接着することができ
るために、基板1の裏面にエポキシ系の絶縁性樹脂をス
クリーン印刷して、その上にリードフレーム3を積層す
ることにより、複合リードフレームが製造されている。
また、ガラス布基材とエポキシ系樹脂から成るガラエポ
基板を選定すれば、エポキシ系の封止樹脂7’との接着
性が非常に向上される上に、元々アイランドが存在しな
いために、パッケージクラック耐量が非常に大きく向上
されるという利点がある。
【0007】図3(f)に示されるCOF(Chip On Fi
lm)は、リードフレーム3のインナーリード上に、所定
の寸法に切断加工された接着材2”の付いたポリイミド
から成る基板1が装着されており、この基板をアイラン
ドとして組立てが行われるものである。当該アイランド
がなく、基板1の寸法を変えるだけで半導体素子4の大
きさ寸法範囲に対応することができるために、リードフ
レームの共用化が容易であり、原価低減を行い易いとい
う利点がある。
【0008】下記の表1には、上記の各半導体装置の構
成の要約が示される。
【0009】
【表1】
【0010】しかしながら、上述したような基板を用い
た既存パッケージに関しては、その構造上または製造上
の観点から、更には、トランスファーモールド法による
樹脂封止を用いた場合には、同法の技術的制約から、以
下のような問題点が存在している。
【0011】即ち、PACKTHOLについては、以下
に示される三つの大きな問題点がある。また、メタルコ
ア基板として製造されるために、当該メタル層と絶縁基
板層との積層の際における密着性向上のために行われる
黒化処理が可能なリードフレーム素材しか選定すること
ができないという制約も存在している。 メタルコア基板のメタル層をリードフレームとして用
いているために、基板製造時における面積効率が低く、
基板を積層しない箇所には剥離性を付与する必要があ
り、製造コストが高くなる。 基板表面の配線層とリードフレームとの接続にスルー
ホールを利用しているために、リードフレームとの最小
接続間隔が、基板側のスルーホール最小間隔の制限を受
けることになり、リード間隔0.5mm以下に対しては
適用することが困難である。 最低でも、三層相当の多層配線基板を使用するため
に、外装型とした場合においても、パッケージの薄型化
には不向きである。
【0012】次に、PC−QFPについては、下記の示
される製造コスト面の問題と、信頼性上の問題点が存在
している。 金メッキされた基板上の配線パターンと、金メッキさ
れたリードフレームのリード先端部の接続が、温度の高
い熱圧着法により行われているために、耐熱性に優れた
変性ポリイミド基板を使用せざるを得ず、製造コストが
上昇する。 熱圧着法による接続を実現するために、金メッキ厚
が、基板側およびリードフレーム側ともに1μm程度必
要となり、製造コストが上昇する。 多ピンになると、基板上の配線とインナーリードの先
端との接続を、一括ボンディングにより行うことが困難
となり、SPB(Single Point Bonding)を用いざるを
得ず、更に製造コストが増大する。 リードフレーム側の金メッキ厚が1μm程度になって
いるために、錫−鉛系半田による実装に際して、当該半
田の量によっては、金−錫共晶合金による接続強度の低
下を招く惧れがある。 内装型構造とした場合に、基板材質がポリイミド系で
あるために、トランスファーモールド法により一般的に
用いられているエポキシ系封止樹脂との接着性・密着性
が悪く、表面実装型パッケージにおいて重視されるパッ
ケージクラック耐量の低下を招き易い。 ポリイミド系の基板は柔らかく剛性が不足するため
に、外装型構造として実現しにくいという問題がある。
【0013】また、Hyper Quad には、種々の構造が
存在しているが、何れの構造においても、一般的なプラ
スチックQFPと比較すると、遥かにコストが高いとい
う点が大きな問題である。TAB−QFPの問題は、リ
ードフレームそのものよりも高価なTABテープを使用
していることによる過大なコストの点に問題がある。こ
れに加えて、ワイアボンディング性を向上させるため
に、材料面においても更にコストの増大を招いている。
これらのコスト上昇の要因を集約すると下記の3点とな
る。 リードフレームそのものよりも高価なTABテープを
使用するために、非常なコスト高となる。 ワイアボンディング性を確保するために、銅箔とベー
スフィルムとの積層に接着剤を用いない二重構造のTA
Bテープを使用せざるを得ず、更にコストが上昇する。 リードフレームのアイランドとTABテープの接着用
として、ワイアボンディング性を低下させないようなガ
ラス転移温度の高い接着剤を使用することが必要とな
る。
【0014】次に、BOL PKGにおいては、配線を
有する基板をリードフレーム上にエポキシ系の絶縁性樹
脂により接着して、更に当該基板上に半導体素子を搭載
した構造となっているために、パッケージの薄型化には
不適当であるという問題がある。また、TAB−QFP
およびBOL PKGの両者の場合には、TABテープ
または基板上の配線とリードフレームとの電気的接続を
ワイアボンディングにより行っているために、ボンディ
ングワイア数が、当該パッケージのピン数の2倍の量と
なり、これにより、パッケージのピン数の増大に伴な
い、一般的なプラスチックパッケージと比較すると、ワ
イヤボンディング工程におけり加工費が相対的に大とな
り、コスト面においても問題となる。
【0015】現在、半導体装置用のプラスチックパッケ
ージの樹脂封止には、トランスファーモールド法が用い
られている。このトランスファーモールド法は、Bステ
ージ状態の固体の熱硬化型樹脂を加熱・溶融して金型内
に圧入する方法である。使用樹脂としては、フィラーと
してシリカ微粉を相当量含んだエポキシ系熱硬化型樹脂
が用いられている。この樹脂は、タブレットと呼ばれる
円柱状に予備成形され、摂氏百数十度に保持されている
封止金型のポッド部に供給され、加熱されながらプラン
ジャーにより数十kg/cm2 の圧力を加えられて、溶
融した状態で金型のランナーと呼ばれる流路を通り、金
型のパッケージとなる部分(以下、キャビティと云う)
に対する封止樹脂流入口であるゲートから当該キャビィ
ティに圧入される。キャビティ内に封止樹脂が充填され
た後においても、金型に圧力を印加したままの状態と
し、十分硬化反応が進んで固体化してから成形物を金型
から取り外し(以下、離型と云う)、更に半導体装置と
しては不要なポット部およびランナー部等を成形物から
除去して、樹脂封止の作業が終了する。なお、このよう
な一連の樹脂封止作業に要する時間はサイクルタイムと
呼ばれており、一般的な封止用の金型と樹脂を用いた場
合には、数分程度の値となる。
【0016】しかしながら、同法には、幾つかの技術的
な制約があり、昨今のパッケージの動向から見て、適用
が難しい局面も現われつつある。それらの主なものは下
記のとうりである。 パッケージを薄型化した場合には、ゲート面積が広く
取れなくなって封止樹脂のキャビティに対する流入速度
が低下し、サイクルタイムが増大する。これを抑制する
ために、樹脂の流入速度を大きくすると、樹脂の慣性力
の増加、またはキャビティ内のリードフレーム上下の充
填速度の差が顕著となり、キャビィティ内のボンディン
グされた金細線・リードフレームのインナーリード・リ
ードフレームのアイランド各部の変形がより顕著にな
る。 パッケージを薄型化した場合には、金型のキャビティ
内部の樹脂流動断面積も縮減されるために、樹脂の未充
填およびピンホール等が発生し易くなる。 リードフレームのリード間に隙間から樹脂が漏れるの
を堰止めるためにダムバー(またはタイバーと云う)を
リード間に設ける必要があるが、半導体装置としては不
必要であるため、樹脂封止後において除去しなければな
らず、余分な加工費を要する。特に、リード間隔が狭小
になってくると、ダムバー除去工程が技術的に困難にな
り、コストが増大する。 トランスファーモールド用金型の構成上、ポットおよ
びランナー等の部分における樹脂は利用されることがな
く、従って、キャビティ内に存在する樹脂に対する使用
された樹脂全体量の比率(以下、樹脂比率と云う)が低
く、コスト面において不利となる。 封止工程が摂氏百数十度の温度と数十kg/cm2
圧力下において行われるために、設備は重厚長大とな
る。また、常温に下った場合に樹脂の収縮応力によるパ
ッケージの反りが、大型のパッケージまたは薄型のパッ
ケージにおいて発生し易い。 封止後の樹脂成形物を金型から離型させるためのイジ
ェクターピンを設けることがお必要であり、金型の構造
が複雑化して金型のコストが非常に高くなる。 パッケージ本体部の寸法が異なるものが必要になる度
に、金型を新調する必要があるために、新パッケージの
開発に際して相当のコストが掛かり、また相当の納期を
必要とする。 パッケージクラック耐量向上のために、封止樹脂のリ
ードフレーム表面または半導体素子表面との密着性・接
着性を向上させると、金型からの離型性も同時に悪化し
て作業性が低下する。また、封止樹脂には、元来離型剤
としてワックス分が添加されており、樹脂の密着性また
は接着性の改善にも限界がある。
【0017】上述したトランスファーモールド法による
半導体装置の樹脂封止の問題点から判断すると、以下の
ようなパッケージに対する適用が特に困難であると考え
られる。これらのパッケージは、今後重要な位置を占め
ると予想されるものであり、パッケージの進歩に伴なっ
て、トランスファーモールド法の限界が見えつつあると
認識してもよいものと思われる。
【0018】A.パッケージの本体厚が1mm以下の薄
型パッケージ B.リード間隔が0.5mm未満で、ピン数が100ピ
ンを越えるパッケージ C.パッケージの本体寸法が20mm口以上の大型パッ
ケージ このトランスファーモールド法の限界に対抗して、上記
A項の薄型のパッケージを実現する手段として、例え
ば、シャープ(株)においては、図5(b)に示される
ように、リードフレーム3のアイランド9’の板厚をハ
ーフエッチングにより0.1mm程度薄くすることによ
り、パッケージ本体厚0.8mmを実現しているとい
う。また、富士通(株)においては、図5(c)に示さ
れるように、アイランド9”の裏面をパッケージ外部に
露出させた構造により、パッケージ本体厚0.6mmを
得られたと報告している。
【0019】また、TCP(Tape Carrier Package)を
用いて、TCPをリードフレームのインナーリードに直
接OLB(Outer Lead Bonding)してから樹脂封止する
構造や、TCPそのものをトランスファーモールドする
ことにより、更に薄型のパッケージを実現しようとする
試みが、三菱電機(株)、富士通(株)および日本TI
(株)などにおいて行われている。しかしながら、これ
らの構造においても、パッケージ本体厚としては、0.
6mm程度であると報告されている。
【0020】前記TCPにおいては、TAB(Tape Aut
omated Bonding)技術を接続に用いており、接続部の半
導体素子表面からの高さはバンプ高とTABテープのイ
ンターリード厚との和となり、数十μmとなる。通常2
00μm程度となるボンディング線のループ高と比較す
れば、接続部高を考慮する必要のないTCPを用いて
も、通常のプラスチックパッケージと同程度の薄さしか
得られない理由は、トラスファーモールドする以上は、
金型のキャビティ内の樹脂の流動性を確保するのに、金
型のキャビティ内の流動断面の最小高さとして0.2m
m程度を要するからである。
【0021】
【発明が解決しようとする課題】上述した従来の半導体
装置においては、公知の基板に対して樹脂封止用として
用いられているパッケージは、その複雑な構造および製
法に起因して、組立てコストの大幅に増大しているとい
う欠点がある。
【0022】また、トランスファーモールド法による半
導体装置の樹脂封止を用いた場合には、その封止プロセ
ス上の制約により、容易に実現が可能なパッケージ本体
寸法、ピン数およびリード間隔等に対しても制約が生じ
るという欠点がある。
【0023】
【課題を解決するための手段】第1の発明の半導体装置
は、半導体装置用パッケージにおける半導体素子の搭載
部が、少なくとも当該搭載部の表面に絶縁性を有する基
板および前記半導体素子を封止する絶縁性の有機樹脂に
より形成されることを特徴としている。
【0024】また、第2の発明の半導体装置は、半導体
装置用パッケージにおける半導体素子の搭載部が、少な
くとも当該搭載部の表面に絶縁性を有する基板および前
記半導体素子を封止する絶縁性の有機樹脂により形成さ
れ、前記基板と外部接続用リードとの接続が、当該基板
の少なくとも絶縁性を有する表面にスクリーン印刷され
た接着剤層を介して行われることを特徴としている。
【0025】
【実施例】次に、本発明について図面を参照して説明す
る。
【0026】図1は、本発明の第1の実施例の縦断面図
である。図1において、本実施例の半導体装置は、0.
3mm厚のガラス布入り高耐熱性エポキシ系樹脂(利昌
工業(株)製、型番:CS−3525)から成る基板1
は、金型による打ち抜きにより所定の10mm角に加工
されている。基板1の片面には、スクリーン印刷法によ
り印刷された絶縁性熱硬化型接着剤(住友ベークライト
(株)製、型番:CRP−3110A)により形成され
る絶縁性接着剤層2が50μm程度の厚さに形成され、
この絶縁性接着剤層2の上には、銅合金製のリードフレ
ーム3が所定の位置に、精度よく積層された後キュアす
ることにより接着されている。上記の絶縁性硬化型接着
剤CRP−3110Aは、エポキシ系樹脂とアミン系硬
化剤から成る熱硬化型接着剤であり、フィラーとして球
状の二酸化珪素(以下、シリカと云う)の微粉を55w
t%含んでいるために、硬化物のガラス転移温度として
は120°C前後と低いものの、トランスファーモール
ド法において用いられる封止樹脂のように、離型剤が一
切含まれていないために、熱時をも含めて非常に強力な
接着力が示される。本実施例においても、接着後におい
てリード引張強度試験を行った場合には、全てリード破
断モードにおける破壊であり、平均60gf弱程度の強
度が示されている。
【0027】リードフレーム3の表面には、1.4μm
TYP のニッケルと0.05μmMINの金の層が、電解メ
ッキされている(図示されない)。半導体素子4は、基
板1上にディスペンス供給されたエポキシ系の絶縁性熱
硬化型接着剤(住友ベークライト(株)製、型番:CR
M−1120)により形成されるダイボンディング用の
絶縁性接着剤層5により固着されている。このCRM−
1120は、基板接着に用いられているCRP3110
Aを、ディスペンス法での供給が可能となるように、含
まれているシリカフィラーの粒度分布とエポキシ系樹脂
の粘度とを、低粘度・低揺変度となるように変更した接
着剤である。従って、その硬化物の物性は、CRP−3
110Aと略同様である。ここにおいて、通常のプラス
チックパッケージのダイボンディングに一般的に用いら
れている導電性銀ペーストを用いていないのは、リード
フレームのインナーリード間の銀ペーストによる電気的
な短絡を回避するためである、従って、設計上インナー
リード先端から半導体素子4までの距離が大きくなり、
短絡の惧れがない場合には、導電性の銀ペーストを用い
てもよいことは云うまでもない。
【0028】半導体素子4上の電極(図示されない)と
リードフレーム3のインナーリードは、一般的な超音波
併用熱圧着法によるワイアボンディングにより、25μ
mφの金細線6により電気的に接続されている。このワ
イアボンディングは、使用されているガラスエポキシ基
板1およびエポキシ系絶縁性熱硬化型接着剤により形成
された絶縁性接着剤層2および5のガラス転移温度を配
慮して、120°Cという低い温度で行われたが、結果
として、良好なボンディング作業性と接続強度が得られ
ている。なお、薄型のパッケージを得るためには、当然
のことながらワイアボンディングの際に、できるだけ低
いループ高となるように、ポンディング条件を設定しな
ければならない。本実施例においても、ボンダーのボン
ディングパラメータの設定値の最適化、および使用する
金細線に低ループ・高強度の種類(住友金属鉱山(株)
製、型番:SGL2)を選定することにより、半導体素
子4の表面を基準とした金細線6の最大ループ高を18
0μmに収めている。
【0029】なお、樹脂封止工程は、東京プロセスサー
ビス(株)の叶出性の非常に高いAM209メッシュ
に、所要の封止用パターンを乳剤厚350μmに形成し
たスクリーンを用いて行っている。
【0030】用いた樹脂は、特に調整されたものであ
り、硬化物の機械的強度の向上と線膨張係数の低減のた
めに、シリカフィラーが約60wt%含まれているが、
粘度増加を抑えるために全て球状とし、更に揺変性を増
加させるたために平均粒径が1μm以下の超微粉のシリ
カフィラーが相当%添加されている。樹脂系は、前述の
CRP−3110AおよびCRM−1120と同様に、
エポキシ樹脂であり、硬化触媒をアミン系化合物とし
て、比較的低温(100〜120°C)での硬化を可能
としている。また、球状とは云え、大量のシリカフィラ
ーが含まれており、揺変性性も増加されているために、
樹脂の粘度は数千PSという値になっており、常識的に
はスクリーン印刷を行うことができないような非常に高
い粘度となっている。スクリーン印刷の作業は、スクリ
ーン印刷機に、上述のAM209メッシュを用いたスク
リーンと角型のスキージを装着し、印刷条件として、ス
キージ移動速度即ち印刷速度を10mm/秒程度の非常
に遅い値とすることにより、精度・歩留まりとも良い状
態で行うことができた。
【0031】封止樹脂のキュアを所定条件(120°
C、3時間)において行った後の工程は、ダムバー除去
工程および外装メッキ工程がない以外は、通常のプラス
チックパッケージの製造工程と同じである。ここで、外
部リード成形が基板面がパッケージの表側となる方向に
なされているのは、スクリーン印刷された封止樹脂の表
面がなだらかな凹凸があるのに対して、基板表面は、略
平坦になるため、真空吸着によるパッケージのハンドリ
ングおよびパッケージに対する放熱器の取り付けが容易
であるようにとの配慮からである。
【0032】なお、本実施例においては、パッケージ本
体厚0.7mmTYP 、取り付け高さ1.1mmMIN とい
う寸法を持つ半導体装置が実現されている。
【0033】次に、本発明の第2の実施例について説明
する。本実施例の縦断面図は、第1の実施例の場合と同
様に、図1により示される。本実施例においては、基板
1の材質として、0.6mm厚の単結晶シリコンウェハ
ーの両面に1μmの熱酸化膜(図示されない)を形成し
た後に、10mm角にフルカットダイシングにより個片
化された基板が用いられている。この単結晶シリコン基
板表面の熱酸化膜は、リードフレーム3との電気的絶縁
を、絶縁性接着剤層2のみならず、より確実にするため
に設けられている。なお、本実施例において、基板1の
材質として単結晶シリコンを用いている理由は、下記の
表2に示されるように、単結晶シリコンは、多結晶アル
ミナよりも3倍以上熱伝導率が高い上に、当然のことな
がらその線膨張係数が半導体素子4の同一であることに
よる。これにより、どのように大型の半導体素子を基板
上に搭載しても、線膨張係数の差異による問題が生じる
ことがない。このような材質の基板を選定することによ
り、非常に熱抵抗の低い半導体装置用パッケージをも実
現することが可能となる。なお、本実施例においては、
第1の実施例の場合とは異なり、基板厚として0.6m
mを使用している理由は、半導体素子4からの熱をでき
るだけ広いパッケージ表面積に拡散し、パッケージの熱
抵抗を更に低下させるためである。
【0034】
【表2】
【0035】次に、本発明の第3の実施例について説明
する。図2は、本発明の第3の実施例の縦断面図であ
る。図2において、本実施例の半導体装置は、0.63
5mm厚のアルミナセラミック製(京セラ(株)製、型
番:A−476)の基板1’は、セラミック板専用のダ
イシングブレードを用いて、28mm角の寸法にフルカ
ットのダイシン加工により個片化されている。基板1’
の材質としてアルミナセラミックを選定している理由
は、剛性の高い材質を用いないと、封止樹脂の収縮応力
によってパッケージ反りが大きくなり、パッケージの外
部リードの平坦性(コプラナリティ)が悪化してしまう
からである。これと同じ理由により、基板の剛性を更に
高めるために、基板厚についても、0.635mmと幾
分厚くしている。前記第2の実施例において用いられて
いる単結晶シリコンは、そのコストが高いので、特に低
熱抵抗を要求されるパッケージ用途以外には選定しにく
いので、本実施例においては用いられていない。
【0036】図2において、基板1’の表面には、スク
リーン印刷法により印刷された導電性銅ペーストによる
配線層2’が形成されている。ここにおいて、配線層
2’として用いられている導電性銅ペーストは、接着性
も非常に高く、リードフレーム3と配線層2’との間の
接着においても、この導電性銅ペーストにより十分な接
続強度が得られている。以下において、このスクリーン
印刷法による導電性銅ペーストの配線層2’の形成につ
いて説明する。
【0037】使用したスクリーンは、東京プロセスサー
ビス(株)製のSXメッシュを用いて、最小ライン/ス
ペース=140/60μmの寸法設計基準で、所要の配
線パターンが乳剤厚20μmで形成されている。使用し
た導電性銅ペーストは、特に調製した熱硬化型のフェノ
ール樹脂系の銅ペーストであり、スクリーン印刷性に優
れ、金属との接着性も良好な上に、基板1’との密着性
・接着性も良好であり、且つ硬化物の被メッキ性の高い
ものを新規に開発して用いている。この銅ペーストは、
粘度は200PS程度であるが、揺変性が高く、微細パ
ターンを印刷する際にもダレの発生が少なくなってい
る。スクリーン印刷作業は、スクリーン印刷機に、上述
のSX−300メッシュを用いたスクリーンと角型のス
キージとを装着し、印刷条件としてはスキージ移動速度
を50mm/秒程度のやや遅い値に設定して、更に印刷
パターンの滲み対策としては低めの印刷圧と小さめのク
リアランスとすることにより、印刷精度および歩留まり
共に問題なく行うことができた。
【0038】上述のスクリーン印刷により、30μm程
度の厚さに形成された銅ペーストによる配線層2’にお
ける各パターンは、キュア前にリードフレーム3のイン
ナーリードと、それぞれ精度良く重ね合わせた後に加熱
・キュアして、基板1’との機械的接着と、配線層2’
とリードフレーム3との電気的接続を同時に実現してい
る。本実施例においても、リードフレーム3の素材は銅
合金であり、リードフレーム3および銅ペーストから成
る配線層2’の表面には、1.4μmTYP のニッケルと
0.05μmMIN の金が電解メッキされている(図示さ
れない)。また、半導体素子4は、基板1’上にディス
ペンス法により供給されたエポキシ系絶縁性熱硬化型接
着剤層(住友ベークライト(株)製、型番:CRM−1
120)5によって固着されている。ここで、通常のプ
ラスチックパッケージのダイボンディングにおいて、一
般的に用いられている導電性銀ペーストを用いていない
理由は、リードフレーム3のインナーリード間の銀ペー
ストによる短絡を回避するためである。
【0039】更に、半導体素子4上の電極(図示されな
い)とリードフレーム3のインナーリードは、一般的な
超音波併用熱圧着法によるワイアボンディング技術を用
いて、25μmφの金細線6により電気的に接続されて
いる。リードフレーム3は、銅ペーストの配線層2’に
より半導体素子の近傍まで延長されているためにボンデ
ィング距離が短かくなり、これにより25μmφという
細い金線径によるボンディングが十分に可能となってい
る。また、金線径が細くボンディング距離が短かいため
に、第1の実施例の場合と同様に、低ループ・高精度の
金細線種を選定することにより、半導体素子4の表面を
基準とした金細線6の最大ループ高は、120μm以内
に収まっている。このワイアボンディング工程は、線膨
張係数の差による熱応力によって、銅ペーストの配線層
2’とリードフレーム3のインナーリードとの接続部分
がストレスを受けるのを避けるため、ボンディング温度
は120°Cというやや低い温度で行われたが、良好な
ボンディング作業性と接続強度とが得られている。
【0040】樹脂封止工程は、前述の第1および第2の
実施例の場合と同様に、東京プロセスサービス(株)が
市販している叶出性が非常に高いAM209メッシュ
に、所要の封止用のパターンを乳剤厚300μmで形成
したスクリーンを用いて行われた。使用されている封止
樹脂および印刷条件も、第1および第2の実施例の場合
と同様である。封止樹脂のキュアを所定の条件(95°
C、10時間程度)で行った後においては、ダムバー除
去工程および外装メッキ工程を除き、通常のプラスチッ
クパッケージの製造工程と同一の工程が行われる。封止
樹脂のキュア条件が、第1および第2の実施例に比較し
て低温・長時間に設定されている理由は、キュア温度を
下げて室温との温度差を小さくすることにより封止樹脂
の収縮応力を低減し、パッケージの反りを抑制するため
である。これに伴って、キュア温度の低下を補うため
に、キュア時間が延長されている。また、リードの成形
方向が、基板面がパッケージの表側になるように設定さ
れているのは、スクリーン印刷された封止樹脂の表面が
なだらかながらも凹凸があるのに対して、基板表面は略
平坦になっているために、真空吸着によるパッケージの
ハンドリングおよびパッケージに対する放熱器の取り付
けなどが容易になるようにという配慮によるものであ
る。
【0041】
【発明の効果】以上説明したように、本発明は、半導体
装置用パッケージにおける半導体素子の搭載部を、少な
くとも当該搭載部の表面に絶縁性を有する基板および前
記半導体素子を封止する絶縁性の有機樹脂により形成す
ることにより、当該半導体装置の構造ならびに製法を簡
略化することが可能になり、組立てコストを大幅に低減
することができるという効果とともに、半導体装置のパ
ッケージ本体厚を容易に薄型化することができるという
効果がある。
【0042】また、トランスファーモールド法による半
導体装置の樹脂封止を用いる場合においても、そのプロ
セス上の制限に起因するパッケージ本体の寸法、ピン数
およびリード間隔等に対する制約を排除することができ
るという効果がある。
【0043】更に、前記基板に単結晶シリコンを用いる
ことにより、熱抵抗を低くすることが可能となり、熱的
な信頼性を高めることができるという効果がある。
【0044】更にまた、前記基板と外部接続用リードと
の間の接続を、当該基板の少なくとも絶縁性を有する表
面にスクリーン印刷された接着剤層を介して行うことに
より、半導体装置のパッケージの薄型化、低コスト化お
よび低熱抵抗化を同時に実現することができるという効
果がある。
【図面の簡単な説明】
【図1】本発明の第1および第2の実施例を示す縦断面
図である。
【図2】本発明の第3の実施例を示す縦断面図である。
【図3】従来例を示す縦断面図である。
【図4】前記従来例を示す縦断面図である。
【図5】他の従来例を示す縦断面図である。
【符号の説明】
1、1’、1” 基板 2、2”、5 絶縁性接着剤層 2’、10、11 配線層 3 リードフレーム 4 半導体素子 5’ 銀ペースト層 6、6’ 金細線 7、7’ 封止樹脂 8 スルーホール 9、9’、9” アイランド 12 絶縁物層

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 半導体装置用パッケージにおける半導体
    素子の搭載部が、少なくとも当該搭載部の表面に絶縁性
    を有する基板および前記半導体素子を封止する絶縁性の
    有機樹脂により形成されることを特徴とする半導体装
    置。
  2. 【請求項2】 半導体装置用パッケージにおける半導体
    素子の搭載部が、少なくとも当該搭載部の表面に絶縁性
    を有する基板および前記半導体素子を封止する絶縁性の
    有機樹脂により形成され、前記基板と外部接続用リード
    との接続が、当該基板の少なくとも絶縁性を有する表面
    にスクリーン印刷された接着剤層を介して行われること
    を特徴とする半導体装置。
JP6170620A 1994-07-22 1994-07-22 半導体装置 Pending JPH0837252A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP6170620A JPH0837252A (ja) 1994-07-22 1994-07-22 半導体装置
US08/505,084 US5818105A (en) 1994-07-22 1995-07-21 Semiconductor device with plastic material covering a semiconductor chip mounted on a substrate of the device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6170620A JPH0837252A (ja) 1994-07-22 1994-07-22 半導体装置

Publications (1)

Publication Number Publication Date
JPH0837252A true JPH0837252A (ja) 1996-02-06

Family

ID=15908254

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6170620A Pending JPH0837252A (ja) 1994-07-22 1994-07-22 半導体装置

Country Status (2)

Country Link
US (1) US5818105A (ja)
JP (1) JPH0837252A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100359678C (zh) * 1996-03-18 2008-01-02 株式会社日立制作所 半导体器件
WO2011046036A1 (ja) * 2009-10-14 2011-04-21 株式会社小糸製作所 回路装置及びその製造方法
US8642395B2 (en) * 2009-03-30 2014-02-04 Freescale Semiconductor, Inc. Method of making chip-on-lead package
JP2014090136A (ja) * 2012-10-31 2014-05-15 Sanken Electric Co Ltd 半導体装置およびその製造方法
US9287476B2 (en) 2008-09-03 2016-03-15 Nichia Corporation Light emitting device, resin package, resin-molded body, and methods for manufacturing light emitting device, resin package and resin-molded body

Families Citing this family (97)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3301355B2 (ja) * 1997-07-30 2002-07-15 日立電線株式会社 半導体装置、半導体装置用tabテープ及びその製造方法、並びに半導体装置の製造方法
US6049125A (en) * 1997-12-29 2000-04-11 Micron Technology, Inc. Semiconductor package with heat sink and method of fabrication
US6300231B1 (en) * 1998-05-29 2001-10-09 Tessera Inc. Method for creating a die shrink insensitive semiconductor package and component therefor
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
JP3334864B2 (ja) * 1998-11-19 2002-10-15 松下電器産業株式会社 電子装置
US6542720B1 (en) * 1999-03-01 2003-04-01 Micron Technology, Inc. Microelectronic devices, methods of operating microelectronic devices, and methods of providing microelectronic devices
JP3690171B2 (ja) * 1999-03-16 2005-08-31 株式会社日立製作所 複合材料とその製造方法及び用途
US6222261B1 (en) * 1999-05-03 2001-04-24 The United States Of America As Represented By The Secretary Of The Army Barrier layers for thin film electronic materials
KR100526844B1 (ko) * 1999-10-15 2005-11-08 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조방법
US6639308B1 (en) * 1999-12-16 2003-10-28 Amkor Technology, Inc. Near chip size semiconductor package
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
TW525274B (en) * 2001-03-05 2003-03-21 Samsung Electronics Co Ltd Ultra thin semiconductor package having different thickness of die pad and leads, and method for manufacturing the same
US6545345B1 (en) 2001-03-20 2003-04-08 Amkor Technology, Inc. Mounting for a package containing a chip
KR100369393B1 (ko) 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
JP3445591B2 (ja) * 2001-11-30 2003-09-08 沖電気工業株式会社 樹脂封止型半導体装置
JP2003197827A (ja) * 2001-12-25 2003-07-11 Toshiba Corp 半導体装置およびその製造方法
US6608366B1 (en) 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads
JP2003318362A (ja) * 2002-04-24 2003-11-07 Mitsubishi Electric Corp 樹脂封止形半導体装置
US6818973B1 (en) 2002-09-09 2004-11-16 Amkor Technology, Inc. Exposed lead QFP package fabricated through the use of a partial saw process
US6919620B1 (en) 2002-09-17 2005-07-19 Amkor Technology, Inc. Compact flash memory card with clamshell leadframe
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US6798047B1 (en) 2002-12-26 2004-09-28 Amkor Technology, Inc. Pre-molded leadframe
US6750545B1 (en) 2003-02-28 2004-06-15 Amkor Technology, Inc. Semiconductor package capable of die stacking
US6927483B1 (en) 2003-03-07 2005-08-09 Amkor Technology, Inc. Semiconductor package exhibiting efficient lead placement
US6794740B1 (en) 2003-03-13 2004-09-21 Amkor Technology, Inc. Leadframe package for semiconductor devices
US6879034B1 (en) 2003-05-01 2005-04-12 Amkor Technology, Inc. Semiconductor package including low temperature co-fired ceramic substrate
US6921967B2 (en) 2003-09-24 2005-07-26 Amkor Technology, Inc. Reinforced die pad support structure
US6847122B1 (en) 2003-10-16 2005-01-25 Kulicke & Soffa Investments, Inc. System and method for preventing and alleviating short circuiting in a semiconductor device
US7179688B2 (en) * 2003-10-16 2007-02-20 Kulicke And Soffa Industries, Inc. Method for reducing or eliminating semiconductor device wire sweep in a multi-tier bonding device and a device produced by the method
US6955949B2 (en) 2003-10-16 2005-10-18 Kulicke & Soffa Investments, Inc. System and method for reducing or eliminating semiconductor device wire sweep
US7161232B1 (en) 2004-09-14 2007-01-09 National Semiconductor Corporation Apparatus and method for miniature semiconductor packages
JP4057017B2 (ja) * 2005-01-31 2008-03-05 富士通株式会社 電子装置及びその製造方法
DE102005006281B4 (de) * 2005-02-10 2014-07-17 Infineon Technologies Ag Hochfrequenzleistungsbauteil mit Goldbeschichtungen und Verfahren zur Herstellung desselben
US7507603B1 (en) 2005-12-02 2009-03-24 Amkor Technology, Inc. Etch singulated semiconductor package
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
JP2007165714A (ja) * 2005-12-15 2007-06-28 Renesas Technology Corp 半導体装置
US7682879B2 (en) * 2006-03-28 2010-03-23 Seagate Technology Llc Edge coating a microelectronic device
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
US7687893B2 (en) 2006-12-27 2010-03-30 Amkor Technology, Inc. Semiconductor package having leadframe with exposed anchor pads
US7829990B1 (en) 2007-01-18 2010-11-09 Amkor Technology, Inc. Stackable semiconductor package including laminate interposer
US7982297B1 (en) 2007-03-06 2011-07-19 Amkor Technology, Inc. Stackable semiconductor package having partially exposed semiconductor die and method of fabricating the same
US7834449B2 (en) * 2007-04-30 2010-11-16 Broadcom Corporation Highly reliable low cost structure for wafer-level ball grid array packaging
US7977774B2 (en) 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US7687899B1 (en) 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7872347B2 (en) * 2007-08-09 2011-01-18 Broadcom Corporation Larger than die size wafer-level redistribution packaging process
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8089159B1 (en) 2007-10-03 2012-01-03 Amkor Technology, Inc. Semiconductor package with increased I/O density and method of making the same
US7847386B1 (en) 2007-11-05 2010-12-07 Amkor Technology, Inc. Reduced size stacked semiconductor package and method of making the same
US7956453B1 (en) 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US7875965B2 (en) * 2008-03-18 2011-01-25 Mediatek Inc. Semiconductor chip package
US7834436B2 (en) * 2008-03-18 2010-11-16 Mediatek Inc. Semiconductor chip package
KR101505552B1 (ko) * 2008-03-31 2015-03-24 페어차일드코리아반도체 주식회사 복합 반도체 패키지 및 그 제조방법
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7768135B1 (en) 2008-04-17 2010-08-03 Amkor Technology, Inc. Semiconductor package with fast power-up cycle and method of making same
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
TWM351450U (en) * 2008-07-24 2009-02-21 Yi-Min Lin Integrated circuit having porous ceramic heat dissipation plate
US8125064B1 (en) 2008-07-28 2012-02-28 Amkor Technology, Inc. Increased I/O semiconductor package and method of making same
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8680656B1 (en) 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
US7960818B1 (en) 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
US8575742B1 (en) 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
US8643164B2 (en) * 2009-06-11 2014-02-04 Broadcom Corporation Package-on-package technology for fan-out wafer-level packaging
TWI420626B (zh) * 2009-07-01 2013-12-21 Advanced Semiconductor Eng 封裝結構與封裝製程
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
CN104037149A (zh) 2013-03-05 2014-09-10 飞思卡尔半导体公司 引线框和基板半导体封装
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
CA2915406C (en) * 2013-07-03 2019-11-12 Rosenberger Hochfrequenztechnik Gmbh & Co. Kg A substrate less die package having wires with dielectric and metal coatings and the method of manufacturing the same
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57107060A (en) * 1980-12-25 1982-07-03 Seiko Epson Corp Semiconductor device
JPS58204545A (ja) * 1982-05-25 1983-11-29 Citizen Watch Co Ltd Icの封止方法
JPH0621251A (ja) * 1990-03-23 1994-01-28 Motorola Inc 低温紫外線硬化型エポキシ封止を有する半導体デバイスとその製法
JPH06120362A (ja) * 1992-10-06 1994-04-28 Kyocera Corp 半導体素子収納用パッケージ

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01239961A (ja) * 1988-03-22 1989-09-25 Mitsubishi Electric Corp Icパツケージ
JPH03105961A (ja) * 1989-09-19 1991-05-02 Nec Corp 樹脂封止型半導体装置
JPH04150061A (ja) * 1990-10-12 1992-05-22 Toshiba Corp 半導体装置
JPH04215465A (ja) * 1990-12-14 1992-08-06 Fujitsu Ltd 半導体装置
JPH04225554A (ja) * 1990-12-27 1992-08-14 Kawasaki Steel Corp 樹脂パッケージ
JP2962586B2 (ja) * 1991-03-05 1999-10-12 新光電気工業株式会社 半導体装置とその製造方法及びこれに用いる接合体
JPH05198701A (ja) * 1992-01-22 1993-08-06 Mitsubishi Electric Corp 半導体装置用パッケージ
JPH05243448A (ja) * 1992-02-28 1993-09-21 Nec Kyushu Ltd 集積回路用パッケージ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57107060A (en) * 1980-12-25 1982-07-03 Seiko Epson Corp Semiconductor device
JPS58204545A (ja) * 1982-05-25 1983-11-29 Citizen Watch Co Ltd Icの封止方法
JPH0621251A (ja) * 1990-03-23 1994-01-28 Motorola Inc 低温紫外線硬化型エポキシ封止を有する半導体デバイスとその製法
JPH06120362A (ja) * 1992-10-06 1994-04-28 Kyocera Corp 半導体素子収納用パッケージ

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100359678C (zh) * 1996-03-18 2008-01-02 株式会社日立制作所 半导体器件
US9287476B2 (en) 2008-09-03 2016-03-15 Nichia Corporation Light emitting device, resin package, resin-molded body, and methods for manufacturing light emitting device, resin package and resin-molded body
US9490411B2 (en) 2008-09-03 2016-11-08 Nichia Corporation Light emitting device, resin package, resin-molded body, and methods for manufacturing light emitting device, resin package and resin-molded body
US9537071B2 (en) 2008-09-03 2017-01-03 Nichia Corporation Light emitting device, resin package, resin-molded body, and methods for manufacturing light emitting device, resin package and resin-molded body
US10115870B2 (en) 2008-09-03 2018-10-30 Nichia Corporation Light emitting device, resin package, resin-molded body, and methods for manufacturing light emitting device, resin package and resin-molded body
US10573789B2 (en) 2008-09-03 2020-02-25 Nichia Corporation Light emitting device, resin package, resin-molded body, and methods for manufacturing light emitting device, resin package and resin-molded body
US10573788B2 (en) 2008-09-03 2020-02-25 Nichia Corporation Light emitting device, resin package, resin-molded body, and methods for manufacturing light emitting device, resin package and resin-molded body
US10700241B2 (en) 2008-09-03 2020-06-30 Nichia Corporation Light emitting device, resin package, resin-molded body, and methods for manufacturing light emitting device, resin package and resin-molded body
US11094854B2 (en) 2008-09-03 2021-08-17 Nichia Corporation Light emitting device, resin package, resin-molded body, and methods for manufacturing light emitting device, resin package and resin-molded body
US8642395B2 (en) * 2009-03-30 2014-02-04 Freescale Semiconductor, Inc. Method of making chip-on-lead package
WO2011046036A1 (ja) * 2009-10-14 2011-04-21 株式会社小糸製作所 回路装置及びその製造方法
JP2014090136A (ja) * 2012-10-31 2014-05-15 Sanken Electric Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US5818105A (en) 1998-10-06

Similar Documents

Publication Publication Date Title
JPH0837252A (ja) 半導体装置
KR100703830B1 (ko) 수지밀봉형 반도체장치의 제조방법
CN100423258C (zh) 半导体器件及其制造方法
JP2891607B2 (ja) 半導体集積回路装置の製造方法
JP3619773B2 (ja) 半導体装置の製造方法
US8896111B2 (en) Semiconductor device and method for manufacturing the same
US7400002B2 (en) MOSFET package
JP4614586B2 (ja) 混成集積回路装置の製造方法
US20030127747A1 (en) Semiconductor device and manufacturing method thereof
US20050189627A1 (en) Method of surface mounting a semiconductor device
US9520374B2 (en) Semiconductor device, substrate and semiconductor device manufacturing method
US20180040487A1 (en) Manufacturing method of semiconductor device and semiconductor device
JPH11219984A (ja) 半導体装置パッケージおよびその製造方法ならびにそのための回路基板
JPH11340249A (ja) 樹脂封止型半導体装置及びその製造方法
CN102522376A (zh) 微电子封装及其散热方法
JP2837355B2 (ja) 半導体icチップのパッケージ及びその製造方法並びにリード・フレーム
JP2000022040A (ja) 半導体装置およびその製造方法
JP2586835B2 (ja) 半導体集積回路
JPH11354572A (ja) 半導体チップパッケ―ジ及びその製造方法
US20220230944A1 (en) Configurable leaded package
JP4623871B2 (ja) 混成集積回路装置
US9412685B2 (en) Semiconductor device and method of manufacturing the same
JP3314574B2 (ja) 半導体装置の製造方法
JP2008235492A (ja) 半導体装置および半導体装置の製造方法
KR100840869B1 (ko) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19970128