JP4057017B2 - 電子装置及びその製造方法 - Google Patents

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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/83905—Combinations of bonding methods provided for in at least two different groups from H01L2224/838 - H01L2224/83904
    • H01L2224/83907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83909—Post-treatment of the layer connector or bonding area
    • H01L2224/83951—Forming additional members, e.g. for reinforcing, fillet sealant
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    • H01L2224/92—Specific sequence of method steps
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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Description

本発明は、電子装置及びその製造方法に係り、特に電子回路素子が気密封止された電子装置及びその製造方法に関する。
近時の微細加工技術の進歩により、電子回路素子の高集積化が進むにつれて、処理速度の飛躍的な高速化、低コスト化が実現されている。
一方、産業機器用や自動車用の半導体装置は、高温・高湿等の過酷な環境下で使用されることが想定される。このため、気密性の高いパッケージ内に半導体チップを封入することが必要となる。
また、携帯電話等の高周波フィルタとして使用されるＳＡＷ（Surface Acoustic Wave、弾性表面波）デバイスでは、表面弾性波の伝達を達成するとともに、櫛歯状電極対を保護すべく、気密封止を行う必要がある。
半導体チップ等をパッケージ内に封入して外部雰囲気から遮断する方法としては、パッケージ内に半導体チップ等を実装し、ステンレス等からなる金属の蓋を被せて密封する方法が知られている。蓋は、半導体チップ等が実装されているパッケージに、半田付け、溶接等により固定される。パッケージには内部から引き出された外部接続端子が設けられており、パッケージ内に実装された半導体チップ等からの信号線等は、ボンディングワイヤ等により外部接続端子に接続される。
電子回路素子が形成された半導体チップ等を気密性の高いパッケージ内に封入すれば、厳しい環境条件に耐え得る電子装置を提供することが可能となる。
特開２００４−２１４４６９号公報 特開平１０−１８９８１９号公報 特開２００３−１１０４０２号公報 特開２００２−１１０８６９号公報
しかしながら、従来の技術では、金属製の蓋や、セラミック等からなるパッケージが高価なため、コスト増を招いてしまっていた。また、蓋やパッケージ自体が比較的大きいため、電子装置の小型化に対する阻害要因になってしまうことも懸念される。
更には、上記特許文献の例では、次のような問題もある。
特許文献１には、電子回路素子（ＳＡＷチップ）上の電極とパッケージ基板上の電極とを金属接合するだけでなく、素子形成領域の外周を金属間化合物により接合し、ＳＡＷチップの櫛歯電極を外部から遮断して、櫛歯電極を含む素子形成領域を保護する技術が開示されている。しかしながら、このような構造では、金属間化合物の高い接合温度のため、ＳＡＷチップがストレスを受け易いという問題がある。
また、特許文献２には、絶縁基板上に集積回路チップをフリップチップの方式で実装する際に、導電性バンプの外周に障壁バンプを設け、チップの回路形成面や電極等を外部から遮断して保護する技術が開示されている。しかしながら、このような構造では、（半田や金等からなる）障壁バンプが溶融して接続されるため、集積回路チップが熱膨張率のストレスを受け易いという問題がある。また、障壁バンプが溶融して半田が流れ出すことも想定され、障壁バンプの厚さコントロールが難しいという問題もある。
また、特許文献３には、表面弾性波デバイスに関して、表面弾性波チップをパッケージ基板にフリップチップ接続した後、低融点のガラス材料により表面弾性波チップを覆い、内部を気密空間に封止する技術が開示されている。しかしながら、このような構造では、内部のチップが、高いガラスの溶融温度に曝されてダメージを受けるという問題がある。また、十分な封止強度を保つためには、金属の蓋等による封止に比べて数倍の厚さが必要になるという問題もある。
また、特許文献４には、フリップチップ実装された半導体チップを、樹脂の板と蛇腹状の金属バネを用いて気密封止する技術が開示されているが、構造が複雑であり、金属バネ等の材料が高価になるという問題がある。
本発明の目的は、大幅なコスト増や大型化を招くことなく、高い気密性で電子回路素子を封止し得る電子装置及びその製造方法を提供することにある。
本発明の一観点によれば、一方の主面の所定領域に電子回路素子が配設された第１の基板と、前記第１の基板の前記一方の主面に対向して配設された第２の基板と、前記第１の基板と前記第２の基板との間に、前記第１の基板における前記所定領域を囲んで配設された封止部と、前記第１の基板と前記第２の基板との間であって、且つ、前記封止部の側面に配設された接着層とを有することを特徴とする電子装置が提供される。
また、本発明の他の観点によれば、一方の主面の所定領域に電子回路素子が配設された第１の基板と、前記第１の基板の前記一方の主面に対向して配設された第２の基板と、前記第１の基板の前記一方の主面上に、前記所定領域を囲んで配設された第１の封止用構造物と、前記第１の基板に対向する前記第２の基板における一方の主面に、前記第１の封止用構造物に対応して形成され、且つ、前記第１の封止用構造物に接合された第２の封止用構造物と、前記第１の基板と前記第２の基板との間であって、且つ、前記第１の封止用構造物及び前記第２の封止用構造物の側面に配設された接着層とを有することを特徴とする電子装置が提供される。
また、本発明の更に他の観点によれば、第１の基板の一方の主面上の電子回路素子が形成された所定領域を囲んで、前記第１の基板の前記一方の主面上に第１の封止用構造物を形成する工程と、前記第１の封止用構造物の上部をバイトにより切削する工程と、第２の基板上に、前記第１の封止用構造物に対応するように第２の封止用構造物を形成する工程と、前記第２の封止用構造物の上部をバイトにより切削する工程と、前記第１の封止用構造物及び前記第２の封止用構造物のうちの一方の側面に半硬化の接着層を形成する工程と、前記第１の封止用構造物と前記第２の封止用構造物とを互いに密着させ、前記第１の封止用構造物及び前記第２の封止用構造物のうちの前記一方を、前記第１の封止用構造物及び前記第２の封止用構造物のうちの他方に対して上側に配置した状態で、熱処理を行うことにより、前記接着層を溶解させ、前記接着層を前記第１の封止用構造物及び前記第２の封止用構造物のうちの前記他方の側面まで到達させる工程と、前記接着層が硬化した後、熱処理を行うことにより、前記第１の封止用構造物と前記第２の封止用構造物とを固相拡散接合する工程とを有する電子装置の製造方法が提供される。
また、本発明の更に他の観点によれば、第１の基板の一方の主面上の電子回路素子が形成された所定領域を囲んで、前記第１の基板の前記一方の主面上に第１の封止用構造物を形成する工程と、前記第１の封止用構造物の上部をバイトにより切削する工程と、第２の基板上に、前記第１の封止用構造物に対応するように第２の封止用構造物を形成する工程と、前記第２の封止用構造物の側面に半硬化の接着層を形成する工程と、前記第２の封止用構造物の上部をバイトにより切削する工程と、前記第１の封止用構造物と前記第２の封止用構造物とを互いに密着させ、前記第２の封止用構造物を前記第１の封止用構造物の上側に配置した状態で、熱処理を行うことにより、前記接着層を溶解させ、前記接着層を前記第１の封止用構造物の側面まで到達させる工程と、前記接着層が硬化した後、熱処理を行うことにより、前記第１の封止用構造物と前記第２の封止用構造物とを固相拡散接合する工程とを有する電子装置の製造方法が提供される。
また、本発明の更に他の観点によれば、第１の基板の一方の主面上の電子回路素子が形成された所定領域を囲んで、前記第１の基板の前記一方の主面上に第１の封止用構造物を形成する工程と、前記第１の封止用構造物の側面に半硬化の接着層を形成する工程と、前記第１の封止用構造物の上部をバイトにより切削する工程と、第２の基板上に、前記第１の封止用構造物に対応するように第２の封止用構造物を形成する工程と、前記第２の封止用構造物の上部をバイトにより切削する工程と、前記第１の封止用構造物と前記第２の封止用構造物とを互いに密着させ、前記第１の封止用構造物を前記第２の封止用構造物の上側に配置した状態で、熱処理を行うことにより、前記接着層を溶解させ、前記接着層を前記第２の封止用構造物の側面まで到達させる工程と、前記接着層が硬化した後、熱処理を行うことにより、前記第１の封止用構造物と前記第２の封止用構造物とを固相拡散接合する工程とを有する電子装置の製造方法が提供される。
また、本発明の更に他の観点によれば、第１の基板の一方の主面上の電子回路素子が形成された所定領域を囲んで、前記第１の基板の前記一方の主面上に第１の封止用構造物を形成する工程と、前記第１の封止用構造物の側面に半硬化の第１の接着層を形成する工程と、前記第１の封止用構造物の上部をバイトにより切削する工程と、第２の基板上に、前記第１の封止用構造物に対応するように、第２の封止用構造物を形成する工程と、前記第２の封止用構造物の側面に半硬化の第２の接着層を形成する工程と、前記第２の封止用構造物の上部を、バイトにより切削する工程と、前記第１の封止用構造物と前記第２の封止用構造物とを互いに密着させた状態で、熱処理を行うことにより、前記第１の接着層と前記第２の接着層とを互いに接着させる工程と、前記第１の接着層及び前記第２の接着層が硬化した後、熱処理を更に行うことにより、前記第１の封止用構造物と前記第２の封止用構造物とを固相拡散接合する工程とを有することを特徴とする電子装置の製造方法が提供される。
本発明によれば、第１の基板側の第１の封止用構造物と第２の基板側の第２の封止用構造物の側面に接着層が形成されているため、第１の封止用構造物と第２の封止用構造物とを接合する際に、第１の封止用構造物と第２の封止用構造物との密着性を十分に確保することができる。
このため、本発明によれば、第１の基板側の第１の封止用構造物と第２の基板側の第２の封止用構造物とを、確実に接合することができる。しかも、第１の基板側の第１の封止用構造物と第２の基板側の第２の封止用構造物とが金属間固相拡散接合されているため、極めて高い気密性を確保することができる。また、大きな封止用パッケージにチップを封入することを要しないため、小型化に寄与することができる。ウェハレベルチップサイズパッケージ（Wafer Level-Chip Size Package、ＷＬ−ＣＳＰ）技術を用いて製造することができ、しかも、高価な封止用パッケージに封入することを要しないため、低コストで製造することが可能である。従って、本発明によれば、大幅なコスト増や大型化を招くことなく、高い気密性を確保し得る電子装置を提供することができる。
また、本発明によれば、第１の基板側の第１の電極と第２の基板側の第２の電極とを、溶解することなく金属間固相拡散接合により一体化するため、第１の電極と第２の電極とを接合する際に第１の電極や第２の電極が潰されて横方向に広がってしまうことがない。
従って、本発明によれば、第１の電極或いは第２の電極のピッチを狭くした場合であっても、互いに隣接する第１の電極どうし或いは第２の電極どうしが短絡してしまうのを防止することができる。従って、本発明によれば、信頼性の極めて高い電子装置を提供することが可能となる。
更に、本発明によれば、第１の基板上に形成された第１の封止用構造物の上部と第１の電極の上部とを切削し、第２の基板上に形成された第２の封止用構造物の上部と第２の電極の上部とを切削するため、第１の封止用構造物の上面（第２の封止用構造物に対向する面）及び第２の封止用構造物の上面（第１の封止用構造物に対向する面）、並びに第１の上面（第２の電極に対向する面）及び第２の電極の上面（第１の電極に対向する面）は極めて平坦となる。
このため、第１の封止用構造物と第２の封止用構造物との間、並びに、第１の電極と第２の電極との間で、十分な接触面積が得られる。従って、本発明によれば、外部から強い圧力を加える、或いは熱処理温度を高く設定することなく、極めて良好な金属間固相拡散による接合を得ることができる。
［第１実施形態］
本発明の第１実施形態による電子装置及びその製造方法を図１乃至図１３を用いて説明する。図１は、本実施形態による電子装置を示す断面図である。
（電子装置）
図１に示すように、本実施形態による電子装置は、半導体基板１０と封止用基板１２とが対向して配置されている。
半導体基板１０の一方の主面における所定領域には、トランジスタ等の半導体素子により構成された電子回路素子（図示せず）を含む集積回路（図示せず）が形成されている。
即ち、半導体基板１０の一方の主面における所定領域には、トランジスタ等の能動素子（図示せず）及び／或いは容量素子等の受動素子（図示せず）などの電子回路素子が配設されている。また、かかる電子回路素子が形成された半導体基板１０上には、複数の層間絶縁膜及び配線層からなる多層配線構造が形成されて、電子回路素子間を電気的に接続している（図示せず）。
図１にあっては、複数層に亘って形成されている配線のうち、最上層の配線１４のみを示している。
かかる最上層の配線１４は、半導体基板１０上に形成された集積回路（図示せず）と外部とを電気的に接続するためのものであり、導体プラグ（図示せず）及び配線（図示せず）を介して電子回路素子（図示せず）等に電気的に接続されている。
半導体基板１０の材料としては、例えばシリコン基板が用いられている。配線１４の材料としては、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）等が用いられている。
配線１４が形成された半導体基板１０上には、例えばポリイミドよりなるパッシベーション膜１６が形成されている。パッシベーション膜１６には、配線１４に達するコンタクトホール１８が形成されている。
コンタクトホール１８内には、例えばチタン（Ｔｉ）膜とＣｕ膜とを積層して成る積層膜２０が形成されている。Ｔｉ膜の膜厚は、例えば１００ｎｍ〜３００ｎｍに設定されている。Ｃｕ膜の膜厚は、例えば２００ｎｍ〜１μｍに設定されている。積層膜２０は、その上部に電極等がめっき形成される際のめっき電極として機能するものである。
積層膜２０上には、例えばニッケル（Ｎｉ）膜２２が形成されている。Ｎｉ膜２２の膜厚は、例えば１μｍ〜２μｍに設定されている。Ｎｉ膜２２は、その上部に形成される電極等の金属材料が積層膜２０に拡散することを防止するバリア膜として機能するものである。
Ｎｉ膜２２上には、電極２４が形成されている。電極２４は、半導体基板１０上に形成された電子回路素子（図示せず）に電気的に接続されている。電極２４は、半導体基板１０上に形成された集積回路（図示せず）と外部との間を電気的に接続するためのものである。電極２４の材料としては、例えば錫（Ｓｎ）合金（Ｓｎ系はんだ）が用いられている。なお、電極２４の材料としては、上記Ｓｎ合金の他に、Ｃｕ或いは金（Ａｕ）も使用可能である。
積層膜２０は、半導体基板１０の周縁部にも形成されている。このとき、Ｎｉ膜２２は、半導体基板１０の周縁部の積層膜２０上に形成される。
半導体基板１０の周縁部のＮｉ膜２２上には、電子回路素子を含む集積回路（図示せず）が形成された領域を囲うように封止用構造物２６が形成されている。封止用構造物２６は、封止用構造物４０と相俟って、集積回路部を高い気密性をもって封止するためのものである。封止用構造物２６の平面形状は、例えば枠状（リング状）になっている。封止用構造物２６の材料としては、例えばＳｎ合金（Ｓｎ系はんだ）が用いられている。なお、封止用構造物２６の材料としては、上記Ｓｎ合金の他に、Ｃｕ或いはＡｕも使用可能である。
図示される構成において、電極２４の上部及び封止用構造物２６の上部は、後述するように、ダイヤモンド等よりなるバイト６８（図４参照）を用いて切削されている。このため、電極２４の上面の高さと封止用構造物２６の上面の高さとは、同じになっている。ダイヤモンド等よりなるバイト６８により切削されているため、電極２４の上面及び封止用構造物２６の上面は極めて平坦になっている。
一方、封止用基板１２には、貫通孔２８が形成されている。貫通孔２８内には、例えばＣｕよりなるビア（貫通電極）３０が埋め込まれている。封止用基板１２の材料としては、ガラス基板又はセラミック基板が用いられている。
封止用基板１２の一方の主面側（半導体基板１０に対向する面側）には、ビア３０に接続された配線３６が形成されている。封止用基板１２側の電極３８は、半導体基板１０側の電極２４の位置に対応するように配されるのに対し、外部接続電極５０は、外部機器の電極のピッチに対応するように配置される。半導体基板１０側の電極２４は比較的狭いピッチで配される場合が多いのに対し、外部接続端子５０はフリップチップ接合における信頼性を確保すべく比較的広いピッチで配される場合が多い。
配線３６は、互いに異なる位置に配される電極２４と外部接続電極５０を電気的に接続するために形成されている。配線３６は、Ｃｕ膜３２とＮｉ膜３４とを順次積層してなる積層膜により構成されている。Ｃｕ膜３２の膜厚は、例えば２〜１０μｍに設定され、Ｎｉ膜３４の膜厚は、例えば１〜２μｍに設定されている。
配線３６の一の面（半導体基板１０に対向する面）には、電極３８が形成されている。電極３８は、配線３６と電極２４とを電気的に接続するためのものである。電極３８の材料としては、例えばＡｕが用いられている。電極３８は、半導体基板１０側に形成された電極２４に対応する位置に配されている。なお、電極３８の材料としては、上記Ａｕ他に、Ｓｎ合金或いはＣｕも使用可能である。
Ｃｕ膜３２は、封止用基板１２の周縁部にも形成されている。Ｎｉ膜３４は、封止用基板１２の周縁部に形成されたＣｕ膜３２の一の面側（半導体基板１０に対向する面側）にも形成されている。
封止用基板１２の周縁部に形成されたＮｉ膜３４の一の面（半導体基板１０に対向する面）には、封止用構造物４０が形成されている。封止用構造物４０は、半導体基板１０における封止用構造物２６と協働して、集積回路部が形成された所定領域を封止する。封止用構造物４０の平面形状は、半導体基板１０側に形成された封止用構造物２６に対応するように形成されて、例えば矩形枠状（或いはリング状）に形成されている。
封止用構造物４０の材料としては、Ａｕが用いることができるが、Ａｕの他に、Ｓｎ合金或いはＣｕも使用可能である。
図示される構成において、電極３８の一部（電極２４に対向する面側の部分）及び封止用構造物４０の一部（封止用構造物２６に対向する面側の部分）は、後述するように、ダイヤモンド等よりなるバイト６８（図１１参照）を用いて切削される。このため、電極３８の下面（電極２４に対向する面）の高さと封止用構造物４０の一の面（封止用構造物２６に対向する面）の高さは、同一となっている。
ダイヤモンド等よりなるバイト６８を用いて切削されているため、電極３８の一の面（電極２４に対向する面）及び封止用構造物４０の一の面（封止用構造物２６に対向する面）は極めて平坦になっている。
封止用構造物２６、４０の側面には、接着層４２が形成されている。接着層４２は、封止用構造物２６と封止用構造物４０とを接合し、電極２４と電極３８とを接合する際に、これらの密着性を確保するものである。
封止用構造物２６、４０の側面に接着層４２を形成しない場合には、封止用構造物２６と封止用構造物４０とを金属間固相拡散接合し、また電極２４と電極３８とを金属間固相拡散接合する際に、何らかの加圧手段を用いて外部からウェハに対して圧力を加えておかなければならない。多数のウェハに対して長時間に亘って外部から圧力を加えておくことは、製造設備上の観点から極めて困難である。
これに対し、本実施形態では、封止用構造物２６、４０の側面に接着層４２が形成されているため、封止用構造物２６と封止用構造物４０とが確実に密着した状態で固定され、電極２４と電極３８とが確実に密着した状態で固定される。即ち、封止用構造物２６と封止用構造物４０との密着性、及び電極２４と電極３８との密着性が接着層４２により確保される。
従って、本実施形態によれば、封止用構造物２６と封止用構造物４０とを密着させ、電極２４と電極３８とを密着させた後に、外部から長時間に亘って圧力を加えていなくても、封止用構造物２６と封止用構造物４０との金属間固相拡散接合及び電極２４と電極３８との金属間固相拡散接合を確実に進行させることができる。
半導体基板１０側の封止用構造物２６と封止用基板１２側の封止用構造物４０とは、金属間固相拡散接合されている。封止用構造物２６と封止用構造物４０とにより、封止部４１が構成されている。
封止用構造物２６の一の面（封止用構造物４０に対向する面）及び封止用構造物４０の一の面（封止用構造物２６に対向する面）が極めて平坦であり、封止用構造物２６と封止用構造物４０との間で十分大きな接触面積が得られているため、封止用構造物２６と封止用構造物４０との間では、極めて良好な金属間固相拡散接合が得られている。
従って、半導体基板１０側の封止用構造物２６と封止用基板１２側の封止用構造物４０とにより、十分な気密性が確保されている。
また、半導体基板１０側の電極２４と封止用基板１２側の電極３８との間も、金属間固相拡散により結合されている。半導体基板１０側の電極２４と封止用基板１２側の電極３８とが金属間固相拡散接合されて一体化されているため、半導体基板１０側の電極２４と封止用基板１２側の電極３８とのコンタクト抵抗は十分に低くなっている。
封止用基板１２の他方の主面側（半導体基板１０に対向しない面側）には、ビア３０に接続されたＣｕ膜４４が形成されている。Ｃｕ膜４４の膜厚は、例えば２μｍに設定されている。Ｃｕ膜４４の一の面側（半導体基板１０に対向しない面側）には、Ｎｉ膜４６が形成されている。Ｎｉ膜４６の膜厚は、例えば１〜２μｍに設定されている。Ｎｉ膜４６の一の面側（半導体基板１０に対向しない面側）には、Ａｕ膜４８が形成されている。
Ａｕ膜４８の膜厚は、例えば１μｍに設定されて折り、Ｃｕ膜、Ｎｉ膜４６及びＡｕ膜４８により、外部接続電極５０が構成されている。
外部接続電極５０上には、例えばＳｎ系はんだよりなる半田バンプ５１が形成されている。
こうして本実施形態による電子装置が構成されている。
本実施形態による電子装置は、一方の基板１０側に形成された封止用構造物２６と他方の基板１２側に形成された封止用構造物４０とが金属間固相拡散接合により一体化されており、一方の基板１０側の封止用構造物２６の側面、及び他方の基板１２側の封止用構造物４０の側面に接着層４２が形成されていることに特徴の一つがある。
本実施形態によれば、一方の基板１０側の封止用構造物２６と他方の基板１２側の封止用構造物４０の側面に接着層４２が形成されているため、一方の基板１０側の封止用構造物２６と他方の基板１２側の封止用構造物４０とを金属間固相拡散接合する際に、一方の基板１０側の封止用構造物２６と他方の基板１２側の封止用構造物４０との密着性を十分に確保することができる。
従って、一方の基板１０側の封止用構造物２６と他方の基板１２側の封止用構造物４０とを、確実に金属間固相拡散接合により一体化することができる。一方の基板１０側の封止用構造物２６と他方の基板１２側の封止用構造物４０とが金属間固相拡散接合されているため、極めて高い気密性を確保することができる。
また、大きな封止用パッケージにチップを封入することを要しないため、小型化に寄与することができ、且つ高価な封止用パッケージに封入することを要しないため、大幅なコスト増を招くのを防止することができる。
従って、本実施形態によれば、大幅なコスト増や大型化を招くことなく、高い気密性を確保し得る電子装置を提供することができる。
また、本実施形態による電子装置は、一方の基板１０側に形成された電極と他方の基板に形成された電極３８とが、金属間固相拡散接合により一体化されていることも特徴の一つである。
本実施形態によれば、一方の基板１０側の電極２４と他方の基板１２側の電極３８とを、溶解することなく金属間固相拡散接合により一体化するため、電極２４、３８を結合する際に電極２４、３８が潰されて横方向に広がってしまうことがない。
従って、本実施形態によれば、電極２４、３８のピッチを狭くした場合であっても、互いに隣接する電極２４、３８が短絡してしまうのを防止することができ、信頼性の極めて高い電子装置を提供することが可能となる。
（電子装置の製造方法）
次に、本実施形態による電子装置の製造方法について説明する。
図２乃至図１３は、本実施形態による電子装置の製造方法を示す工程図である。図２（ａ）乃至図３（ｂ）、図４（ｂ）、図５（ａ）、図６（ａ）乃至図８（ａ）、図９（ａ）、図１０（ａ）、図１０（ｂ）、図１１（ｂ）、図１２（ａ）、図１３（ａ）乃至図１３（ｃ）は、断面図である。図５（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｃ）及び図１２（ｂ）は、平面図である。図５（ａ）は図５（ｂ）のＡ−Ａ′線断面図であり、図８（ａ）は図８（ｂ）のＡ−Ａ′線断面図である。図９（ａ）は図９（ｂ）のＡ−Ａ′線断面図であり、図１０（ｂ）は図１０（ｃ）のＡ−Ａ′線断面図である。図１２（ａ）は、図１２（ｂ）のＡ−Ａ′線断面図である。
本実施形態にあっては、図２（ａ）に示すように、トランジスタ等の半導体素子により構成された電子回路を含む集積回路素子（図示せず）が形成された半導体基板１０を用意する。
半導体基板１０は、チップサイズに切断されていない状態の半導体基板、即ち、ウェハ状態の半導体基板である。半導体基板１０としては、例えばシリコン基板を用いる。
かかる半導体基板１０上の一方の主面には、トランジスタ等の半導体素子（図示せず）などにより構成された電子回路を含む集積回路素子が複数形成されているが、かかる図２にあっては、一つの集積回路素子部を示している。
前記各集積回路素子部にあっては、その表面に複数の層間絶縁膜及び配線層からなる多層配線構造が形成されている（図示せず）が、図２にあっては、最上層の配線１４のみを示している。
かかる配線１４は、半導体基板１０上に形成された集積回路部と外部との間を電気的に接続するためのものである。かかる配線１４は、導体プラグ（図示せず）及び／或いは配線（図示せず）を介して前記電子回路部に電気的に接続されている。
一方、配線１４の材料としては、例えばＡｌ、Ｃｕ等が用いられている。
配線１４が形成された半導体基板１０上には、ポリイミド等よりなるパッシベーション膜１６が形成され、かかるパッシベーション膜１６には、配線１４に達するコンタクトホール１８が形成されている。
本発明にあっては、図２（ｂ）に示すように、全面に、例えばスパッタリング法により、Ｔｉ膜及びＣｕ膜を積層形成して積層膜２０を形成する。Ｔｉ膜の膜厚は、例えば１００ｎｍ〜３００ｎｍ、Ｃｕ膜の膜厚は、例えば２００ｎｍ〜１μｍとする。
次に、半導体基板１０上に、フォトレジスト膜７０を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜７０に開口部７２ａ、７２ｂを形成する。開口部７２ａは、電極２４を形成するためのものであり、また開口部７２ｂは、封止用構造物２６を形成するためのものである。
次いで、めっき法により、開口部７２ａ、７２ｂ内に露出する積層膜２０上に、Ｎｉ膜２２を形成する。Ｎｉ膜２２の膜厚は、例えば１μｍ〜２μｍとする（図２（ｃ）参照）。
なお、ここでは、開口部７２ａ、７２ｂ内に露出する積層膜２０上にのみＮｉ膜２２を形成する場合を例に説明するが、積層膜２０を形成した後、フォトレジスト膜７０を形成する前に、Ｎｉ膜２２を全面に形成してもよい。かかる場合には、Ｎｉ膜２２は、スパッタリング法或いはめっき法により形成することができる。
次に、図３（ａ）に示すように、電気めっき法により、開口部７２ａ内に例えばＳｎ合金（Ｓｎ系はんだ）よりなる電極２４を形成するとともに、開口部７２ｂ内に例えばＳｎ合金よりなる封止用構造物２６を形成する。この時、電極２４及び封止用構造物２６の高さが、半導体基板１０の表面から例えば２５μｍ程度の高さとなるように、電極２４及び封止用構造物２６を形成する。
なお、上記電極２４及び封止用構造物２６の材料としては、上記Ｓｎ合金の他に、Ｃｕ或いはＡｕも使用可能である。
しかる後、フォトレジスト膜７０を除去する。
次に、Ｓｎ合金層２４，Ｎｉ層２２をマスクとして、積層膜２０の露出部分をエッチング除去する。
こうして、図３（ｂ）に示すように、半導体基板１０の一方の主面上に、電極２４と封止用構造物２６が形成される。かかる封止用構造物２６は、個々の集積回路部を囲んで、矩形枠状或いはリング状に形成される。
次に、図４（ａ）に示すように、半導体基板１０を、超精密旋盤６４のチャックテーブル６６上に、真空吸着により固定する。図４（ａ）は、半導体基板を超精密旋盤に固定した状態を示す斜視図である。
チャックテーブル６６は、基板等を加工する際に、かかる基板などの被加工物を固定する。
半導体基板１０をチャックテーブル６６上に固定する際には、半導体基板１０の裏面側、即ち、電極２４や封止用構造物２６が形成されていない側の面をチャックテーブル６６に固定する。なお、半導体基板１０をチャックテーブル６６上に固定する際には、ピンチャック（図示せず）を用いることが好ましい。
次に、チャックテーブル６６の回転によって半導体基板１０を回転させながら、ダイヤモンドよりなるバイト６８を用いて、電極２４の上部及び封止用構造物２６の上部を切削する（図４参照）。
なお、半導体基板１０を固定し、バイト６８を取り付けたフォイール（図示せず）を回転させて切削処理することも可能である（図示せず）。
この際、電極２４の一の面（封止用基板１２に形成される電極３８に対向する面）及び封止用構造物２６の一の面（封止用基板１２に形成される封止用構造物４０に対向する面）の高さが、半導体基板１０の一方の主面（封止用基板１２に対向する面）から２０μｍ程度の高さになるまで切削を行う。なお、図４（ｂ）中の破線は、バイト６８による切削平面を示す。
電極２４の上部、及び封止用構造物２６の上部を切削する際の条件は、例えば以下の通りとする。
バイト６８のすくい角を例えば３０度とする。
なお、すくい角とは、被切削物の切削面に対して垂直な面と、バイト刃先の進行方向の前面（すくい面）とのなす角度である。一般に、すくい角が大きくなる程切れ具合は良くなるが、バイト刃先へのダメージが大きくなり刃先の寿命が短くなる傾向がある。
チャックテーブル６６の回転数は、例えば１０００ｒｐｍ程度とする。
バイト６８の切り込み量は、例えば２μｍ程度とする。なお、切り込み量とは、切削を行う際におけるバイト６８の切り込み深さである。
バイト６８の送りは、例えば２０μｍ／回転とする。なお、送りとは、切削を行う際に、チャックテーブル６６の半径方向（即ち、チャックテーブル６６における外縁の一点と回転中心とを結ぶ方向）にバイトを進めていく際、バイトの進行速度である。
かかる切削条件は、上記の値に限定されるものではない。被加工物に対応して選択される。
尚、切削を行う際に電極２４にバリが生じると、隣接或いは近接する電極２４どうしがバリによって短絡してしまう虞がある。
従って、切削を行う際に電極２４にバリが生じないよう、切削条件を適宜設定することが望ましい。
また、切削を行った際に生ずる切り屑が、電極２４間に入り込んだ場合にも、互いに隣接或いは隣接する電極２４どうしが、同切り屑により短絡してしまう虞がある。
このように切り屑が電極２４間に入り込むのを防止する為に、切削加工前に電極２４間に樹脂を配設しておき、切削後にかかる樹脂を除去することが考えられるが、工数の増加を招いてしまう。従って、切削の際、切削部に気体を吹き付けて切り屑を吹き飛ばす、或いは切削後に切り屑を吹き飛ばすことが望ましい。
こうして、図５（ａ）に示すように、電極２４の上部及び封止用構造物２６の上部が切削される。
バイト６８により連続して切削されることにより、電極２４の上面（半導体基板１０側に形成される電極３８に対向する面）、及び封止用構造物２６の上面（半導体基板１０側に形成される封止用構造物４０に対向する面）は、同一の高さとなる。
封止用構造物２６は、前述の如く個々の集積回路部を囲んで、矩形枠状或いはリング状に形成される。図５（ｂ）は、一つの集積回路部に於ける配設構造を示す。
一方、図６（ａ）に示すように、ビア３０、外部接続電極５０等を予め形成した封止用基板１２を用意する。
封止用基板１２としては、チップサイズに切断されていない状態の封止用基板を用意する。封止用基板１２の材料は、例えば、ガラス基板又はセラミック基板とする。
封止用基板１２に形成された貫通孔２８内には、ビア（貫通電極）３０が埋め込まれている。ビア３０の材料は、例えばＣｕとする。
封止用基板１２の一方の主面側（半導体基板１０に対向する面とは反対の側）には、ビア３０に接続された外部接続電極５０が形成されている。ビア３０は外部接続電極５０を介して外部に電気的に接続される。このため、ビア３０及び外部接続電極５０は、外部機器（図示せず）の電極（図示せず）に対応するように配されている。
外部接続電極５０は、Ｃｕ膜４４、Ｎｉ膜４６及びＡｕ膜４８を順次積層することにより構成されている。Ｃｕ膜４４の膜厚は、例えば２μｍと、Ｎｉ膜４６の膜厚は、例えば１〜２μｍとする。またＡｕ膜４８の膜厚は、例えば１μｍとする。
次に、図６（ｂ）に示すように、スパッタリング法及び電気めっき法により、封止用基板１２の他方の主面側（半導体基板１０に対向する面側）の全面に、Ｃｕ膜３２を形成する。
次に、電気めっき法により、Ｃｕ膜３２上の全面に、Ｎｉ膜３４を形成する。Ｎｉ膜３４の膜厚は、例えば１〜２μｍとする。なお、Ｎｉ膜３４は、電極３８及び封止用構造物４０を電気めっき法により形成する直前に形成することも可能である。
次に、図６（ｃ）に示すように、封止用基板１２上に、フォトレジスト膜５２を形成する。
次に、フォトリソグラフィ技術を用い、かかる第１のフォトレジスト膜５２に開口部５４ａ、５４ｂを形成する。開口部５４ａは、電極３８を形成するためのものである。このため、半導体基板１０側の電極２４が形成される位置に対応して開口部５４ａを形成する。また、開口部５４ｂは、封止用構造物４０を形成するためのものである。このため、封止用構造物４０が形成される位置に対応して、開口部５４ｂを形成する。
次に、図６（ｄ）に示すように、電気めっき法により、開口部５４ａ内に例えばＡｕよりなる電極３８を形成するとともに、開口部５４ｂ内に例えばＡｕよりなる封止用構造物４０を形成する。この際、電極３８及び封止用構造物４０の高さが、封止用基板１２の表面から２５μｍ程度の高さになるように、電極３８及び封止用構造物４０を形成する。
次に、図７（ａ）に示すように、第１のフォトレジスト膜５２を剥離する。
次に、封止用基板１２上に、第２のフォトレジスト膜５６を形成する。
次に、フォトリソグラフィ技術を用い、かかる第２のフォトレジスト膜５６を配線３６（図１参照）の平面形状にパターニングする（図７（ｂ）参照）。
次に、図７（ｃ）に示すように、第２のフォトレジスト膜５６をマスクとして、Ｎｉ膜３４及びＣｕ膜３２を選択的にエッチング除去し、Ｃｕ膜３２とＮｉ膜３４とからなる配線３６を形成する。この後、第２のフォトレジスト膜５６を剥離する。
こうして、図８（ａ）及び図８（ｂ）に示すように、封止用基板１２上に、配線３６、電極３８及び封止用構造物４０等が形成される。図８（ｂ）に示すように、封止用構造物４０は、前記半導体基板１０に形成された封止用構造物２６に対応して、例えば矩形枠状（或いはリング状）に形成される。
次に、印刷法により、封止用構造物４０の側面に接着層４２ｂを形成する。具体的には、以下のようにして接着層４２ｂを封止用構造物４０の側面に形成する。
まず、図９に示すように、封止用基板１２上に、封止用構造物４０の側面を露出する開口部６０が形成されたマスク５８を載置する。
次に、図１０（ａ）に示すように、マスク５８及びスキージ６２等を用いて、接着剤４２ａを塗布する。接着剤４２ａとしては、例えば、エイブルスティック社製のＢステージ型接着剤（型番：エイブルフレックス６２００）を用いることができる。
かかる接着剤は、エポキシ樹脂系の接着剤であり、熱処理を行う前の段階では液状（Ａステージ）であり、比較的低い温度で熱処理を行うと半硬化状態（Ｂステージ）となり、更に高い温度で熱処理を行うと完全硬化状態（Ｃステージ）となる硬化特性を有する。
こうして、枠状の封止用構造物４０の側面に、接着剤よりなる接着層４２ａが形成される。接着層４２ａを塗布した直後の段階では、未だ熱処理が行われていないため、接着層４２ａは液状（Ａステージ）になっている。但し、接着層４２ａは、粘度が比較的高く、ペースト状であるため、接着層４２ａが過度に横方向に広がってしまうことはない。
次に、接着層４２ａが半硬化するような条件で熱処理を行うことにより、接着層４２ａを半硬化状態（Ｂステージ）の接着層４２ｂに変換する（図１０（ｂ）及び図１０（ｃ）参照）。熱処理温度（第１の温度）は、例えば１００〜１３０℃程度とし、熱処理時間は、例えば１時間程度とする。
なお、熱処理条件は、上記に限定されるものではなく、接着層４２ａが半硬化するような条件で熱処理を行えばよい。
次に、図１１（ａ）に示すように、封止用基板１２を、超精密旋盤６４のチャックテーブル６６上に、真空吸着により固定する。
図１１（ａ）は、封止用基板を超精密旋盤に固定した状態を示す斜視図である。封止用基板１２をチャックテーブル６６上に固定する際には、封止用基板１２の裏面側、即ち、電極３８や封止用構造物４０が形成されていない側の面をチャックテーブル６６に固定する。
なお、封止用基板１２をチャックテーブル６６上に固定する際には、ピンチャックを用いることが好ましい。また図１１（ｂ）中の破線は、バイト６８による切削平面を示す。
封止用基板１２の裏面側には複数の外部接続電極５０が形成されているが、その厚さは数μｍと極めて薄いため、封止用基板１２をチャックテーブル６６に対し、真空吸着により再現性良く固定することができる。
次に、封止用基板１２を回転させながら、ダイヤモンドよりなるバイト６８を用いて、電極３８の上部、封止用構造物４０の上部及び接着層４２ｂの上部を切削する（図１１参照）。この際、電極３８の一の面（半導体基板１０に形成される電極２４に対向する面）及び封止用構造物４０の一の面（半導体基板１０に形成される封止用構造物２６に対向する面）の高さが、封止用基板１２の他方の主面（半導体基板１０に対向する面）から２０μｍ程度の高さになるまで切削を行う。
電極３８の上部、封止用構造物４０の上部及び接着層４２ｂの上部を切削する際の条件は、例えば以下の通りとする。
バイト６８のすくい角を例えば３０度とする。
チャックテーブル６６の回転数は、例えば１０００ｒｐｍ程度とする。
バイト６８の切り込み量は、例えば２μｍ程度とする。
そして、バイト６８の送りは、例えば２０μｍ／回転とする。
尚、切削を行う際に電極３８にバリが生じると、隣接或いは近接する電極３８どうしがバリにより短絡してしまう虞がある。従って、切削を行う際に電極３８にバリが生じないよう、切削条件を適宜設定することが好ましい。
また、切削を行った際に生ずる切り屑が、電極３８間に入り込んだ場合にも、互いに隣接或いは隣接する電極３８どうしが、同切り屑により短絡してしまう虞がある。このように切り屑が電極３８間に入り込むのを防止する為に、切削加工前に電極３８間に樹脂を配設しておき、切削後にかかる樹脂を除去することが考えられるが、工数の増加を招いてしまう。従って、切削の際、切削部に気体を吹き付けて切り屑を吹き飛ばす、或いは切削後に切り屑を吹き飛ばすことが望ましい。
こうして、図１２に示すように、電極３８の上部、封止用構造物４０の上部及び接着層４２ｂの上部が切削される。
バイト６８により連続して切削されることにより、電極３８の一の面（半導体基板１０に形成される電極２４に対向する面）、封止用構造物４０の一の面（半導体基板１０に形成される封止用構造物２６に対向する面）及び接着層４２ｂの一の面（半導体基板１０に対向する面）は、同じ高さとされる。
封止用構造物４０は、前述の如く、半導体基板１０に形成される封止用構造物２６に対応して形成されている。
次いで、図１３（ａ）に示すように、半導体基板１０と封止用基板１２とを対向させる。この際、半導体基板１０側の電極２４と封止用基板１２側の電極３８とが互いに対向し、半導体基板１０側の封止用構造物２６と封止用基板１２側の封止用構造物４０とが互いに対向するように、半導体基板１０と封止用基板１２とを対向させる。
なお、本実施形態では、加工コストを低く抑えるために、半導体基板１０及び封止用基板１２を、それぞれチップサイズに切断しない状態で、半導体基板１０と封止用基板１２とを対向させることを想定しているが、半導体基板１０と封止用基板１２とを対向させる前に、半導体基板１０及び封止用基板１２を、それぞれチップサイズに切断し、かかる状態で対向させてもよい。
次に、半導体基板１０側の封止用構造物２６と封止用基板１２側の封止用構造物４０とを互いに密着させ、また半導体基板１０側の電極２４と封止用基板１２側の電極３８とを互いに密着させ、半導体基板１０より封止用基板１２が上側に位置している状態で、圧力を加えながら熱処理を行う。
かかる加熱・加圧処理にあっては、半硬化状態の接着層４２ｂが溶解し、電極３８、２４及び封止用構造物２６、４０が溶解しないような条件で熱処理を行う。
例えば、１００℃（第１の温度）、３０分の熱処理により半硬化させた接着層４２ｂを溶解させるためには、第１の温度より高い熱処理温度（第２の温度）で熱処理を行う必要がある。具体的には、熱処理温度（第２の温度）は、例えば１７０℃程度とする。熱処理時間は、例えば５〜１０秒とする。
溶解した接着層４２は、半導体基板１０側の封止用構造物２６の側面まで達する。このため、半導体基板１０側の封止用構造物２６及び封止用基板１２側の封止用構造物４０の側面に、接着層４２ｃが形成されることとなる。熱処理後に室温に戻すと、接着層４２ｃは硬化し、再び半硬化の状態（Ｂステージ）となる。
なお、この熱処理は比較的短時間であることが望ましい。但し、液状の接着層４２ａを半硬化状態の接着層４２ｂにした際の熱処理温度（第１の温度）より高い熱処理温度（第２の温度）で熱処理を行うため、再硬化後の接着層４２ｃは硬化が一層進行した状態となる。第２の温度での熱処理の後に再硬化した接着層４２ｃは、第２の温度に対して十分に高い温度で熱処理を行わなければ、再び溶解することはない。
こうして、半導体基板１０側の封止用構造物２６の側面及び封止用基板１２側の封止用構造物４０の側面に接着層４２ｃが形成され、半導体基板１０側の封止用構造物２６と封止用基板１２側の封止用構造物４０との密着性、及び、半導体基板１０側の電極２４と封止用基板１２側の電極３８との密着性が、接着層４２ｃにより確保される（図１３（ｂ）参照）。
次に、例えばオーブン（熱処理装置）を用い、電極２４と電極３８とが金属間固相拡散接合され、封止用構造物２６と封止用構造物４０とが金属間固相拡散接合されるような条件で、熱処理を行う。この際、半導体基板１０側の封止用構造物２６と封止用基板１２側の封止用構造物４０との密着性を接着層４２ｃにより確保し、半導体基板１０側の電極２４と封止用基板１２側の電極３８との密着性を接着層４２ｃにより確保しておく必要がある。このため、半硬化状態の接着層４２ｃが溶解してしまうことがないような熱処理温度（第３の温度）で、熱処理を行う。
具体的には、接着層４２ｂを溶解させた際の熱処理温度（第２の温度）に対して、著しく高くない熱処理温度（第３の温度）で熱処理を行えば、接着層４２ｃが溶解するのを防止しつつ、電極２４と電極３８との金属間固相拡散接合及び封止用構造物２６と封止用構造物４０との金属間固相拡散接合を促進することができる。熱処理温度（第３の温度）は、例えば１５０〜１７０℃とし、また熱処理時間は例えば１時間とする。
この熱処理により、半導体基板１０側の封止用構造物２６と封止用基板１２側の封止用構造物４０とが金属間固相拡散接合により一体化され、また半導体基板側１０の電極２４と封止用基板１２側の電極３８とが金属間固相拡散接合により一体化される。更に、半硬化状態（Ｂステージ）の接着層４２ｃが、完全硬化状態（Ｃステージ）の接着層４２となる。
封止用構造物２６、４０の側面に接着層４２ｃを形成しない場合には、封止用構造物２６と封止用構造物４０とを金属間固相拡散結合し、また電極２４と電極３８とを金属間固相拡散接合する際に、何らかの加圧手段を用いて外部から長時間に亘ってウェハに対して圧力を加えておかなければならない。多数のウェハに対して長時間に亘って圧力を加えておくことは、製造設備上の観点から極めて困難である。
これに対し、本実施形態では、封止用構造物２６、４０の側面に接着層４２ｃを形成するため、封止用構造物２６と封止用構造物４０とが確実に密着した状態で固定され、電極２４と電極３８とが確実に密着した状態で固定される。
即ち、封止用構造物２６と封止用構造物４０との密着性、及び電極２４と電極３８との密着性が接着層４２ｃにより確保される。このため、本実施形態によれば、封止用構造物２６と封止用構造物４０とを密着させ、電極２４と電極３８とを密着させた後に、外部から長時間に亘って圧力を加えていなくても、封止用構造物２６と封止用構造物４０との金属間固相拡散接合、及び電極２４と電極３８との金属間固相拡散接合を確実に進行させることができる。
次に、外部接続電極５０上に、例えばＳｎ系はんだよりなる半田バンプ５１を形成する（図１３（ｃ）参照）。なお、ここでは、封止用構造物２６と封止用構造物４０とを金属間固相拡散接合するとともに、電極２４と電極３８とを金属間固相拡散接合した後の段階で半田バンプ５１を形成する場合を例に説明したが、半導体基板１０と封止用基板１２とを対向させる前の段階で半田バンプ５１を形成してもよい。
この後、半導体基板１０及び封止用基板１２を密着させた状態のもの（ウェハサイズのもの）を、ダイアモンド粒子などを結合材で固めて形成した薄刃のブレードを用いて、チップサイズに切断する。なお、予め半導体基板１０、並びに封止用基板１２をチップサイズに切断・分離しておいた場合には、かかる処理は当然必要としない。
こうして、本実施形態による電子装置が製造される。
本実施形態による電子装置の製造方法は、一方の基板１０側の封止用構造物２６の側面及び他方の基板１２側の封止用構造物４０の側面に接着層４２ｃを予め形成しておき、一方の基板１０側の封止用構造物２６と他方の基板１２側の封止用構造物４０との密着性を接着層４２ｃにより確保する。そして、一方の基板１０側の電極２４と他方の基板１２側の電極３８との密着性を接着層４２ｃにより確保した状態で、熱処理を行うことにより、一方の基板１０側の封止用構造物２６と他方の基板１２側の封止用構造物４０とを金属間固相拡散により結合させ、また一方の基板１０側の電極２４と他方の基板１２側の電極３８とを金属間固相拡散接合させることに、特徴の一つがある。
一方の基板１０側の封止用構造物２６と他方の基板１２側の封止用構造物４０との結合強度は、一方の基板１０側の封止用構造物２６と他方の基板１２側の封止用構造物４０とを密着させた段階では必ずしも十分ではないが、本実施形態によれば、接着層４２ｃにより、一方の基板１０側の封止用構造物２６と他方の基板１２側の封止用構造物４０とが確実に金属間固相拡散接合により一体化して十分な接合強度が得られるまで、その密着性を十分に確保することができる。
従って、本実施形態によれば、一方の基板１０側の封止用構造物２６と他方の基板１２側の封止用構造物４０とを確実に金属間固相拡散接合により一体化することができる。また一方の基板１０側の封止用構造物２６と他方の基板１２側の封止用構造物４０とを金属間固相拡散接合により一体化するため、極めて高い気密性を確保することができる。
更に、大きな封止用パッケージにチップを封入することを要しないため、小型化に寄与することができる。
本実施形態によれば、所謂ウェハレベル・チップサイズパッケージ（Wafer Level-Chip Size Package、ＷＬ−ＣＳＰ）技術を用いて製造することができ、高価な封止用パッケージに封入することを要しないため、低コストで製造することが可能である。
従って、本実施形態によれば、大幅なコスト増や大型化を招くことなく、高い気密性を確保し得る電子装置を提供することができる。
尚、本実施形態による電子装置の製造方法は、一方の基板１０側に形成された電極２４と他方の基板１２に形成された電極３８とを、熔解することなく金属間固相拡散接合により一体化することも特徴の一つである。
本実施形態によれば、電極２４、３８を熔解することなく金属間固相拡散接合により一体化するため、電極２４と電極３８とを密着させて結合させる際に電極２４、３８が潰れて横方向に広がることを生じない。従って、電極２４、３８のピッチを極めて狭くした場合であっても、互いに隣接する電極２４、３８が短絡してしまうのを防止することができる。
即ち、本実施形態によれば、信頼性の極めて高い電子装置を提供することが可能となる。
また、本実施形態による電子装置の製造方法は、封止用構造物２６の上部と電極２４の上部とを切削し、封止用構造物４０の上部と電極３８の上部とを切削し、上部が切削された封止用構造物２６と上部が切削された封止用構造物４０とを金属間固相拡散接合により一体化するとともに、上部が切削された電極２４と上部が切削された電極３８とを金属間固相拡散接合により一体化することに特徴の一つがある。
基板上に封止用構造物及び電極を形成した段階では、封止用構造物や電極の表面には凹凸が存在している。このため、このような封止用構造物や電極を金属間固相拡散接合により結合しようとした場合には、接触面積が小さいため良好な結合状態が得られない。外部から強い圧力を加えるとともに、熱処理温度を比較的高く設定すれば、ある程度接合することは可能であるが、多数のウェハに対して長時間に亘って外部から圧力を加えておくことは、製造設備の観点から極めて困難である。また、熱処理温度を比較的高く設定した場合には、封止用構造物や電極が溶解してしまう虞もある。
これに対し、本実施形態では、封止用構造物２６の上部と電極２４の上部とを切削し、封止用構造物４０の上部と電極３８の上部とを切削するため、封止用構造物２６、４０の上面、及び電極２４、３８の上面は極めて平坦となる。このため、封止用構造物２６と封止用構造物４０との間、及び、電極２４と電極３８との間で、十分な接触面積が得られる。 このため、本実施形態によれば、外部から強い圧力を加えたり、熱処理温度を高く設定したりすることなく、極めて良好な金属間固相拡散接合による結合状態を得ることができる。
（変形例）
次に、本実施形態の変形例に従う電子装置の製造方法を図１４乃至図１７を用いて説明する。
図１４乃至図１７は、本変形例による電子装置の製造方法を示す工程図である。図１４（ａ）乃至図１４（ｃ）、図１５（ｂ）図１６（ａ）、及び、図１７（ａ）乃至図１７（ｃ）は、断面図である。図１６（ｂ）は平面図である。図１６（ａ）は、図１６（ｂ）のＡ−Ａ′線断面図である。
本変形例による電子装置の製造方法は、感光性樹脂よりなる接着剤７３ａを基板全面に塗布した後、接着剤７３ａを半硬化させ、半硬化した接着剤７３ｂをパターニングすることにより、接着剤よりなる接着層７３ｂを封止用構造物の側面に形成することに特徴がある。
まず、図２（ａ）乃至図５（ｂ）を用いて上述した電子装置の製造方法と同様にして、半導体基板１０上に電極２４、封止用構造物２６等を形成する。
半導体基板１０上に電極２４、封止用構造物２６等を形成する際の製造方法は、図２（ａ）乃至図５（ｂ）を用いて上述した電子装置の製造方法と同様であるので、ここでは説明を省略する。
一方、封止用基板１２上に、配線３６、電極３８及び封止用構造物４０を形成するまでの工程も、前記図６（ａ）乃至図８（ｂ）を用いて上述した電子装置の製造方法と同様であるので説明を省略する。
次に、図１４（ａ）に示すように、全面に、感光性樹脂よりなる接着剤７３ａを塗布する。かかる接着剤７３ａとしては、例えばＪＳＲ株式会社製の感光型絶縁膜（製品名：ＷＰＲ）を用いることができる。
かかる接着剤７３ａは、熱処理を行う前の段階では液状（Ａステージ）であり、所定の温度で熱処理を行うと半硬化状態（Ｂステージ）となり、更に高い温度で熱処理を行うと完全硬化状態（Ｃステージ）となる接着剤であって、しかも感光性を有する接着剤である。
次に、接着剤７３ａが半硬化するような条件で、接着剤７３ａを熱処理する。熱処理温度（第４の温度）は、例えば１３０℃とする。熱処理時間は、例えば３〜３０分とする。こうして、液状の接着剤７３ａが半硬化状態（Ｂステージ）の接着剤７３ｂとなる。
次に、図１４（ｂ）に示すように、封止用基板１２の上方に、封止用構造物４０の側面を露出する開口部７６が形成されたマスク７４を載置する。
次に、マスク７４を用い、紫外線を露光する。これにより、開口部７６内に露出している部分の接着剤７３ｂが、紫外線により露光される。
次に、接着剤７３ｂを現像する。これにより、封止用基板１２側の封止用構造物４０の側面に、接着剤より成る接着層７３ｂが形成される（図１４（ｃ）参照）。
次に、図１５（ａ）に示すように、封止用基板１２を、超精密旋盤６６のチャックテーブル６６上に、真空吸着により固定する。図１５は、封止用基板を超精密旋盤に固定した状態を示す斜視図である。
次に、封止用基板１２を回転させながら、ダイヤモンドよりなるバイト６８を用いて、電極３８の上部、封止用構造物４０の上部及び接着層７３ｂの上部を切削する（図１５参照）。この際、電極３８の上面（半導体基板１０に形成される電極２４に対向する面）、封止用構造物４０の上面（半導体基板１０に形成される封止用構造物２６に対向する面）及び接着層７３ｂの上面の高さが、封止用基板１２の一方の主面（半導体基板１０に対向する面）から２０μｍ程度の高さになるまで、切削を行う。なお、図１５（ｂ）中の破線は、バイト６８による切削平面を示す。
電極３８の上部、封止用構造物４０の上部及び接着層７３ｂの上部を切削する際の条件は、例えば以下の通りとする。
バイト６８のすくい角を例えば３０度とする。チャックテーブル６６の回転数は、例えば１０００ｒｐｍ程度とする。バイト６８の切り込み量は、例えば２μｍ程度とする。バイト６８の送りは、例えば２０μｍ／回転とする。
切削を行う際に電極３８にバリが生じると、隣接或いは近接する電極３８どうしがバリにより短絡してしまう虞があるため、切削を行う際に電極３８にバリが生じないよう、切削条件を適宜設定することが好ましい。
こうして、電極３８の上部、封止用構造物４０の上部及び接着層７３ｂの上部が切削される。電極３８の上部、封止用構造物４０の上部及び接着層７３ｂの上部をバイト６８により連続して切削するため、電極３８の上面（半導体基板１０に形成される電極２４に対向する面）、封止用構造物４０の上面（半導体基板１０に形成される封止用構造物２６に対向する面）及び接着層７３ｂの上面（半導体基板１０に対向する面）は、同じ高さとなる（図１６参照）。
次に、図１７（ａ）に示すように、半導体基板１０と封止用基板１２とを対向させる。
この際、半導体基板１０側の電極２４と封止用基板１２側の電極３８とが互いに対向し、半導体基板１０側の封止用構造物２６と封止用基板１２側の電極３８とが互いに対向するように、半導体基板１０と封止用基板１２とを対向させる。
なお、半導体基板１０と封止用基板１２とを対向させる前に、半導体基板１０及び封止用基板１２を、それぞれチップサイズに切断しても良い。
次に、半導体基板１０側の封止用構造物２６と封止用基板１２側の封止用構造物４０とを互いに密着させ、半導体基板１０側の電極２４と封止用基板１２側の電極３８とを互いに密着させ、半導体基板１０より封止用基板１２が上側に位置している状態で、圧力を加えながら熱処理を行う。
この際、半硬化状態の接着層７３ｂが溶解し、電極３８、２４及び封止用構造物２６、４０が溶解しないような条件で熱処理を行う。第４の温度で半硬化させた接着層７３ｂを溶解させるためには、第４の温度より高い熱処理温度（第５の温度）で熱処理を行う必要がある。熱処理温度（第５の温度）は、例えば１９０℃程度とし、熱処理時間は、例えば５〜１０秒とする。
溶解した接着層７３ｂは、半導体基板１０側の封止用構造物２６の側面まで達する。このため、半導体基板１０側の封止用構造物２６及び封止用基板１２側の封止用構造物４０の側面に、接着層７３ｃが形成されることとなる。
熱処理後に、接着層７３ｃは硬化し、半硬化の状態（Ｂステージ）となる。但し、液状の接着層７３ａを半硬化状態の接着層７３ｂにした際の熱処理温度（第４の温度）より高い熱処理温度（第５の温度）で熱処理を行うため、再硬化後の接着層７３ｃは硬化が一層進行した状態となる。第５の温度での熱処理の後に再硬化した接着層７３ｃは、第５の温度に対して十分に高い温度で熱処理を行わなければ、再び溶解することはない。
こうして、半導体基板１０側の封止用構造物２６の側面及び封止用基板１２側の封止用構造物４０の側面に接着層７３ｃが形成される。そして、半導体基板１０側の封止用構造物２６と封止用基板１２側の封止用構造物４０との密着性が接着層７３ｃにより確保され、半導体基板１０側の電極２４と封止用基板１２側の電極３８との密着性が接着層７３ｃにより確保される（図１７（ｂ）参照）。
次に、例えばオーブン（熱処理装置）を用い、電極２４と電極３８とが金属間固相拡散接合により一体化・結合されると共に、封止用構造物２６と封止用構造物４０とが金属間固相拡散接合により一体化・結合される条件で、熱処理を行う。
この際、半導体基板１０側の封止用構造物２６と封止用基板１２側の封止用構造物４０との密着性を接着層７３ｃにより確保し、半導体基板１０側の電極２４と封止用基板１２側の電極３８との密着性を接着層７３ｃにより確保しておく必要がある。このため、半硬化状態の接着層７３ｃが溶解してしまうことがないような熱処理温度（第６の温度）で、熱処理を行う。
具体的には、接着層７３ｂを溶解させた際の熱処理温度（第５の温度）に対して、著しく高くない熱処理温度（第６の温度）で熱処理を行えば、接着層７３ｃが溶解するのを防止しつつ、金属間固相拡散接合を促進することができる。熱処理温度（第６の温度）は、例えば１９０℃とする。熱処理時間は、例えば１時間とする。この熱処理により、半導体基板１０側の封止用構造物２６と封止用基板１２側の封止用構造物４０とが金属間固相拡散接合により一体化され、半導体基板側１０の電極２４と封止用基板１２側の電極３８とが金属間固相拡散接合により一体化・結合される。また、半硬化状態（Ｂステージ）の接着層７３ｃは、完全硬化状態（Ｃステージ）の接着層７３となる。
次に、外部接続電極５０上に、例えばＳｎ系はんだよりなる半田バンプ５１を形成する（図１７（ｃ）参照）。なお、ここでは、封止用構造物２６と封止用構造物４０とを金属間固相拡散により結合するとともに、電極２４と電極３８とを金属間固相拡散により結合させた後の段階で半田バンプ５１を形成する場合を例に説明したが、半導体基板１０と封止用基板１２とを対向させる前の段階で半田バンプ５１を形成してもよい。
この後、半導体基板１０及び封止用基板１２をチップサイズに切断する。なお、予め半導体基板１０及び封止用基板１２をチップサイズに切断しておいた場合には、勿論かかる処理は必要とされない。
こうして、本実施形態による電子装置が製造される。
このように、感光性樹脂よりなる接着剤７３ａを全面に塗布した後、接着剤７３ａを半硬化させ、半硬化した接着剤７３ｂをパターニングすることにより、接着剤よりなる接着層７３ｂを封止用構造物４０の側面に形成するようにしてもよい。
［第２実施形態］
本発明の第２実施形態による電子装置の製造方法を図１８乃至図２０を用いて説明する。
図１８乃至図２０は、本実施形態による電子装置の製造方法を示す工程断面図である。
図１乃至図１７に示す第１実施形態による電子装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による電子装置の製造方法は、封止用基板１２側の封止用構造物４０の側面に接着層４２ｂを形成するのみならず、半導体基板１０側の封止用構造物２６の側面にも接着層７８ｂを形成し、封止用基板１２側の接着層４２ｂと半導体基板側１０の接着層７８ｂとを互いに接続することに特徴がある。
まず、半導体基板１０を準備する工程から、半導体基板１０上に電極２４及び封止用構造物２６を形成する工程までは、図２（ａ）乃至図３（ｂ）を用いて上述した電子装置の製造方法と同様であるので説明を省略する。
次に、印刷法により、封止用構造物２６の側面に接着層７８ｂを形成する。具体的には、以下のようにして接着層７８ｂを封止用構造物２６の側面に形成する。
まず、図１８（ａ）に示すように、半導体基板１０上に、封止用構造物２６の側面を露出する開口部８２が形成されたマスク８０を載置する。
次に、図１８（ｂ）に示すように、マスク８０及びスキージ６２等を用いて、接着剤７８ａを塗布する。接着剤７８ａとしては、例えば、第１実施形態と同様に、エイブルスティック社製のＢステージ型接着剤（型番：エイブルフレックス６２００）を用いることができる。
かかる接着剤は、上述したように、熱処理を行う前の段階では液状（Ａステージ）であり、比較的低い温度で熱処理を行うと半硬化状態（Ｂステージ）となり、更に高い温度で熱処理を行うと完全硬化状態（Ｃステージ）となる硬化特性を有する。
こうして、枠状の封止用構造物２６の側面に、接着剤よりなる接着層７８ａが形成される（図１８（ｃ）参照）。接着層７８ａを塗布した直後の段階では、未だ熱処理が行われていないため、接着層７８ａは液状（Ａステージ）になっている。但し、接着層７８ａは、粘度が比較的高く、ペースト状であるため、接着層７８ａが過度に横方向に広がってしまうことはない。
次に、接着層７８ａが半硬化するような条件で熱処理を行うことにより、半硬化状態（Ｂステージ）の接着層７８ｂにする（図１９（ａ）参照）。熱処理温度（第１の温度）は、例えば１００〜１３０℃程度とする。熱処理時間は、例えば１時間程度とする。なお、熱処理条件は、上記に限定されるものではなく、接着層７８ａが半硬化するような条件で熱処理を行えばよい。
次に、半導体基板１０を、超精密旋盤６４のチャックテーブル６６（図４（ａ）参照）上に、真空吸着により固定する。
次に、半導体基板１０を回転させながら、ダイヤモンドよりなるバイト６８を用いて、電極２４の上部、封止用構造物２６の上部及び接着層７８ｂの上部を切削する（図１９（ｂ）参照）。この際、電極２４の上面（封止用基板１２に形成される電極３８に対向する面）及び封止用構造物２６の上面（封止用基板１２に形成される封止用構造物４０に対向する面）の高さが、半導体基板１０の一方の主面（封止用基板１２に対向する面）から２０μｍ程度の高さになるまで切削を行う。なお、図１９（ｂ）中の破線は、バイト６８による切削平面を示す。
電極２４の上部、封止用構造物２６の上部及び接着層７８ｂの上部を切削する際の条件は、例えば以下の通りとする。
バイト６８のすくい角を例えば３０度とする。
チャックテーブル６６の回転数は、例えば１０００ｒｐｍ程度とする。
バイト６８の切り込み量は、例えば２μｍ程度とする。
バイト６８の送りは、例えば２０μｍ／回転とする。
なお、切削条件は上記に限定されるものではない。
一方、切削を行う際に電極２４にバリが生じると、隣接或いは近接する電極２４どうしがバリによって短絡してしまう虞がある。従って、切削を行う際に電極２４にバリが生じないよう、切削条件を適宜設定することが好ましい。
こうして、図１９（ｃ）に示すように、電極２４の上部、封止用構造物２６の上部及び接着層７８ｂの上部が切削される。電極２４の上部、封止用構造物２６の上部及び接着層７８ｂの上部をバイト６８により切削するため、電極２４の上面（封止用基板１２に形成される電極３８に対向する面）、封止用構造物２６の上面（封止用基板１２に形成される封止用構造物４０に対向する面）及び接着層７８ｂの上面（封止用基板１２に対向する面）は、同じ高さになる。
また、封止用基板１２を用意する工程から、電極３８の上部、封止用構造物４０の上部及び接着層４２ｂ上部を切削する工程までは、図６（ａ）乃至図１２（ｂ）を用いて上述した電子装置の製造方法と同様であるので説明を省略する。
次に、図２０（ａ）に示すように、半導体基板１０と封止用基板１２とを対向させる。この際、半導体基板１０側の電極２４と封止用基板１２側の電極３８とが互いに対向し、半導体基板１０側の封止用構造物２６と封止用基板１２側の電極３８とが互いに対向するように、半導体基板１０と封止用基板１２とを対向させる。
なお、半導体基板１０と封止用基板１２とを対向させる前に、半導体基板１０及び封止用基板１２を、予めそれぞれチップサイズに切断してもよい。
次に、半導体基板１０側の封止用構造物２６と封止用基板１２側の封止用構造物４０とを互いに密着させ、半導体基板１０側の電極２４と封止用基板１２側の電極３８とを互いに密着させ、半導体基板１０より封止用基板１２が上側に位置している状態で、圧力を加えながら熱処理を行う。この際、半硬化状態の接着層７８ｂが溶解し、電極３８、２４及び封止用構造物２６、４０が溶解しないような条件で熱処理を行う。
第１の温度で半硬化させた接着層７８ｂを溶解させるためには、第１の温度より高い熱処理温度（第２の温度）で熱処理を行う必要がある。熱処理温度（第２の温度）は、例えば１７０℃程度とする。熱処理時間は、例えば５〜１０秒とする。
溶解した接着層４２ｂ、７８ｂは、互いに接続される。
熱処理後には、接着層４２ｂ、７８ｂは硬化し、半硬化の状態（Ｂステージ）となる。
但し、液状の接着層４２ａ、７８ａを半硬化状態の接着層４２ｂ、７８ｂにした際の熱処理温度（第１の温度）より高い熱処理温度（第２の温度）で熱処理を行うため、再硬化後の接着層４２ｃ、７８ｃは硬化が一層進行した状態となる。第２の温度での熱処理の後に再硬化した接着層４２ｃ、７８ｃは、第２の温度に対して十分に高い温度で熱処理を行わなければ、再び溶解することはない。こうして、接着層４２ｃと接着層７８ｃとからなる接着層８４が構成される。
このように半導体基板１０側の封止用構造物２６の側面及び封止用基板１２側の封止用構造物４０の側面に接着層８４が形成されることにより、半導体基板１０側の封止用構造物２６と封止用基板１２側の封止用構造物４０との密着性が接着層８４により確保されると共に、半導体基板１０側の電極２４と封止用基板１２側の電極３８との密着性も確保される（図２０（ｂ）参照）。
次に、例えばオーブンを用い、電極２４と電極３８とが金属間固相拡散接合により一体化され、また封止用構造物２６と封止用構造物４０とが金属間固相拡散接合により一体化される条件で、熱処理を行う。
この際、半導体基板１０側の封止用構造物２６と封止用基板１２側の封止用構造物４０との密着性を接着層８４により確保し、半導体基板１０側の電極２４と封止用基板１２側の電極３８との密着性を接着層８４により確保しておく必要がある。
このため、半硬化状態の接着層８４が溶解してしまうことがないような熱処理温度（第３の温度）で、熱処理を行う。具体的には、接着層４２ｂ、７８ｂを溶解させた際の熱処理温度（第２の温度）に対して、著しく高くない熱処理温度（第３の温度）で熱処理を行えば、接着層８４が溶解するのを防止しつつ、金属間固相拡散接合を促進することができる。
熱処理温度（第３の温度）は、例えば１５０℃とする。熱処理時間は、例えば１時間とする。
この熱処理により、半導体基板１０側の封止用構造物２６と封止用基板１２側の封止用構造物４０とが金属間固相拡散接合により一体化され、半導体基板側１０の電極２４と封止用基板１２側の電極３８とが金属間固相拡散接合により一体化される。また、半硬化状態（Ｂステージ）の接着層４２ｃ、７８ｃが完全硬化状態（Ｃステージ）の接着層４２、７８となる。完全硬化状態の接着層４２と完全硬化状態７８とにより接着層８４ａが構成される。
次に、外部接続電極５０上に、例えばＳｎ系はんだよりなる半田バンプ５１を形成する（図２０（ｃ）参照）。なお、ここでは、封止用構造物２６と封止用構造物４０とを金属間固相拡散接合により結合するとともに、電極２４と電極３８とを金属間固相拡散接合により結合した後の段階で半田バンプ５１を形成する場合を例に説明したが、半導体基板１０と封止用基板１２とを対向させる前の段階で半田バンプ５１を形成してもよい。
この後、半導体基板１０及び封止用基板１２をチップサイズに切断する。なお、予め半導体基板１０及び封止用基板１２をチップサイズに切断しておいた場合には、かかる処理は必要とされない。
こうして、本実施形態による電子装置が形成される。
本実施形態による電子装置の製造方法は、上述したように、封止用基板１２側の封止用構造物４０の側面に接着層４２ｂを形成するのみならず、半導体基板１０側の封止用構造物２６の側面にも接着層７８ｂを形成し、封止用基板１２側の接着層４２ｂと半導体基板側１０の接着層７８ｂとを互いに接続することに特徴がある。
本実施形態によれば、封止用基板１２側の封止用構造物４０の側面に接着層４２ｂを形成するのみならず、半導体基板１０側の封止用構造物２６の側面にも接着層７８ｂを形成し、封止用基板１２側の接着層４２ｂと半導体基板側１０の接着層７８ｂとを互いに接続するため、前記第１実施形態による製造方法のように、封止用基板１２側に形成した接着層４２ｂを半導体基板１０側まで流動させることを要しない。
このため、本実施形態によれば、封止用基板１２側の接着層４２ｂと半導体基板１０側の接着層７８ｂとを短時間で接続することができる。
また、本実施形態によれば、第１実施形態による製造方法のように、封止用基板１２側に形成した接着層４２ｂを半導体基板１０側まで流動させることを要しないため、接着層４２ｂの粘度が十分に低くなるような高温の熱処理を行うことを要しない。
このため、本実施形態によれば、比較的低い熱処理温度であっても、封止用基板１２側の接着層４２ｂと半導体基板１０側の接着層７８ｃとを接続することができる。従って、本実施形態によれば、接着層８４を形成する際に電極２４、３８或いは封止用構造物２６、４０が溶解してしまうのを防止することができる。
［第３実施形態］
本発明の第３実施形態による電子装置の製造方法について、図２１乃至図２３を用いて説明する。図２１乃至図２３は、本実施形態による電子装置の製造方法を示す工程断面図である。
前記、図１乃至図２０をもって示した第１又は第２実施形態による電子装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による電子装置の製造方法は、封止用基板１２側に接着層を形成せず、半導体基板１０側にのみ接着層を形成することに特徴がある。
まず、半導体基板１０を用意する工程から、半導体基板１０上に電極２４及び封止用構造物２６を形成する工程までは、図２乃至図３（ｂ）に示す第１実施形態による電子装置の製造方法と同様であるので説明を省略する。
また、封止用構造物２６の側面に接着層７８ｂを形成する工程から、電極２４の上部、封止用構造物２６の上部及び接着層７８ｂの上部を切削する工程までは、図１８（ａ）乃至図１９（ｃ）に示す第２実施形態による電子装置の製造方法と同様であるので説明を省略する。
また、封止用基板１２を用意する工程から、封止用基板１２上に電極３８及び封止用構造物４０を形成する工程までは、図６（ａ）乃至図８（ｂ）に示す第１実施形態による電子装置の製造方法と同様であるので説明を省略する。
次に、封止用基板１２上に接着層を形成することなく、図２１（ａ）に示すように、封止用基板１２を、超精密旋盤６６のチャックテーブル６６上に、真空吸着により固定する。図２１（ａ）は、封止用基板を超精密旋盤に固定した状態を示す斜視図である。
次に、封止用基板１２を回転させながら、ダイヤモンドよりなるバイト６８を用いて、電極３８の上部及び封止用構造物４０の上部を切削する（図２１参照）。
この時、電極３８の上面（半導体基板１０に形成される電極２４に対向する面）及び封止用構造物４０の上面（半導体基板１０に形成される封止用構造物２６に対向する面）の高さが、封止用基板１２の一方の主面（半導体基板１０に対向する面）から２０μｍ程度の高さになるまで、切削を行う。なお、図２１（ｂ）中の破線は、バイト６８による切削平面を示す。
電極３８の上部及び封止用構造物４０の上部を切削する際の条件は、例えば以下の通りとする。
バイト６８のすくい角を例えば３０度とする。チャックテーブル６６の回転数は、例えば１０００ｒｐｍ程度とする。バイト６８の切り込み量は、例えば２μｍ程度とする。バイト６８の送りは、例えば２０μｍ／回転とする。
切削を行う際に電極３８にバリが生じると、隣接或いは近接する電極３８どうしがバリにより短絡してしまう虞があるため、切削を行う際に電極３８にバリが生じないよう、切削条件を適宜設定することが好ましい。
こうして、電極３８の上部及び封止用構造物４０の上部が切削される。電極３８の上部及び封止用構造物４０の上部をバイト６８により切削するため、電極３８の上面（半導体基板１０に形成される電極２４に対向する面）及び封止用構造物４０の上面（半導体基板１０に形成される封止用構造物２６に対向する面）は、同じ高さとなる（図２２（ａ）参照）。
次に、図２２（ｂ）に示すように、半導体基板１０と封止用基板１２とを対向させる。この際、半導体基板１０側の電極２４と封止用基板１２側の電極３８とが互いに対向し、半導体基板１０側の封止用構造物２６と封止用基板１２側の電極３８とが互いに対向するように、半導体基板１０と封止用基板１２とを対向させる。
なお、半導体基板１０と封止用基板１２とを対向させる前に、半導体基板１０及び封止用基板１２を、それぞれチップサイズに切断し、かかるチップザイズの状態で対向させても良い。
次に、半導体基板１０側の封止用構造物２６と封止用基板１２側の封止用構造物４０とを互いに密着させ、半導体基板１０側の電極２４と封止用基板１２側の電極３８とを互いに密着させ、封止用基板１２より半導体基板１０が上側に位置している状態で、圧力を加えながら熱処理を行う。
この時、半硬化状態の接着層７８ｂは溶解するも、電極３８、２４及び封止用構造物２６、４０は溶解しない条件で熱処理を行う。
第１の温度で半硬化させた接着層７８ｂを溶解させるためには、第１の温度より高い熱処理温度（第２の温度）で熱処理を行う必要がある。熱処理温度（第２の温度）は、例えば１７０℃程度とする。熱処理時間は、例えば５〜１０秒とする。
溶解した接着層７８ｂは、封止用基板１２側の封止用構造物４０の側面まで達する。このため、半導体基板１０側の封止用構造物２６及び封止用基板１２側の封止用構造物４０の側面に、接着層７８ｃが形成されることとなる。熱処理後には、接着層７８ｃは硬化し、半硬化の状態（Ｂステージ）となる。但し、液状の接着層７８ａを半硬化状態の接着層７８ｂにした際の熱処理温度（第１の温度）より高い熱処理温度（第２の温度）で熱処理を行うため、再硬化後の接着層７８ｃは硬化が一層進行した状態となる。
第２の温度での熱処理の後に再硬化した接着層７８ｃは、第２の温度に対して十分に高い温度で熱処理を行わなければ、再び溶解することはない。
こうして、半導体基板１０側の封止用構造物２６の側面及び封止用基板１２側の封止用構造物４０の側面に接着層７８ｃが形成され、半導体基板１０側の封止用構造物２６と封止用基板１２側の封止用構造物４０との密着性が接着層７８ｃにより確保される。また半導体基板１０側の電極２４と封止用基板１２側の電極３８との密着性もかかる接着層７８ｃにより確保される（図２３（ａ）参照）。
次に、例えばオーブン（熱処理装置）を用い、電極２４と電極３８とが金属間固相拡散により一体化され、また封止用構造物２６と封止用構造物４０とが金属間固相拡散接合により一体化される条件で、熱処理を行う。
この時、半導体基板１０側の封止用構造物２６と封止用基板１２側の封止用構造物４０との密着性を接着層７８ｃにより確保し、半導体基板１０側の電極２４と封止用基板１２側の電極３８との密着性を接着層７８ｃにより確保しておく必要がある。このため、半硬化状態の接着層７８ｃが溶解してしまうことがないような熱処理温度（第３の温度）で、熱処理を行う。
具体的には、接着層７８ｂを溶解させた際の熱処理温度（第２の温度）に対して、著しく高くない熱処理温度（第３の温度）で熱処理を行えば、接着層７８ｃが溶解するのを防止しつつ、金属間固相拡散接合を促進することができる。熱処理温度（第３の温度）は、例えば１７０℃とする。熱処理時間は、例えば１時間とする。
この熱処理により、半導体基板１０側の封止用構造物２６と封止用基板１２側の封止用構造物４０とが金属間固相拡散接合により一体化され、また半導体基板側１０の電極２４と封止用基板１２側の電極３８とが金属間固相拡散接合により一体化される。一方、半硬化状態（Ｂステージ）の接着層７８ｃが、完全硬化状態（Ｃステージ）の接着層７８となる（図２３（ｂ）参照）。
次に、外部接続電極５０上に、例えばＳｎ系はんだよりなる半田バンプ５１を形成する（図２３（ｃ）参照）。なお、ここでは、封止用構造物２６と封止用構造物４０とを金属間固相拡散により結合するとともに、電極２４と電極３８とを金属間固相拡散により結合した後に、半田バンプ５１を形成する場合を例に説明したが、半導体基板１０と封止用基板１２とを対向させる前の段階で半田バンプ５１を形成してもよい。
この後、半導体基板１０及び封止用基板１２を、チップサイズに切断する。なお、予め半導体基板１０及び封止用基板１２をチップサイズに切断しておいた場合には、かかる処理は勿論必要とされない。
こうして、本実施形態による電子装置が製造される。
このように、封止用基板１２側の封止用構造物４０の側面に接着層を形成することなく、半導体基板１０側の封止用構造物２６の側面にのみ接着層７８ｂを形成し、しかる後熱処理を行うことにより、封止用構造物４０の側面に接着層７８ｃを到達させるようにしてもよい。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
即ち、前記第２及び第３実施形態では、印刷法により接着層を形成する場合を例に説明したが、第１実施形態の変形例による電子装置の製造方法のように、感光性の接着剤を全面に塗布し、接着剤を半硬化させた後に、接着剤をパターニングすることにより、接着剤よりなる接着層を形成してもよい。
また、上記実施形態では、封止用構造物の上部を切削する際に接着層の上部をも同時に切削加工したが、封止用構造物の上部を切削する際に接着層の上部を切削しなくてもよい。例えば、封止用構造物の上部を切削した後に、封止用構造物の側面に接着層を形成するようにしてもよい。この場合、封止用構造物の一の面（他の封止用構造物に対向する面）に接着層が付着しないようにすることが望ましい。また、封止用構造物よりも高さが低い接着層を形成し、この後、封止用構造物の上部を切削するようにしてもよい。この場合には、封止用構造物のみが切削されることとなる。
また、上記実施形態では、封止用構造物の外側に接着層を配設する場合を例に説明したが、封止用構造物の内側に接着層を配設してもよい。また、封止用構造物の外側及び内側に接着層を配設するようにしてもよい。
また、上記実施形態では、封止用構造物の平面形状を枠状にする場合を例に説明したが、封止用構造物の平面形状は枠状に限定されるものではない。電子回路素子が形成された半導体基板１０上の所定領域を囲うように例えばリング状に封止用構造物を配設すればよい。
また、上記実施形態では、封止用基板１２側の電極２４及び封止用構造物２６の材料としてＡｕを用いる場合を例に説明したが、封止用基板１２側の電極２４及び封止用構造物２６の材料は、Ａｕに限定されるものではない。例えば、封止用基板１２側の電極２４及び封止用構造物２６の材料として、Ａｕ合金、Ｓｎ、Ｓｎ合金等を用いてもよい。
また、上記実施形態では、半導体基板１０側の電極３８及び封止用構造物４０の材料としてＳｎ合金（Ｓｎ系はんだ）を用いる場合を例に説明したが、半導体基板１０側の電極３８及び封止用構造物４０の材料は、Ｓｎ合金に限定されるものではなく、例えば、Ｓｎ、Ａｕ、Ａｕ合金等を用いてもよい。
また、上記実施形態では、半導体基板１０側の電極２４と封止用構造物２６とに同じ材料を用いたが、互いに異なる材料を用いて電極２４と封止用構造物２６を構成してもよい。
また、上記実施形態では、封止用基板１２側の電極３８と封止用構造物４０とに同じ材料を用いたが、互いに異なる材料を用いて電極３８及び封止用構造物４０を構成してもよい。
また、上記実施形態では、封止用基板１２側の電極３８及び封止用構造物４０の材料と異なる材料を半導体基板１０側の電極２４及び封止用構造物２６の材料として用いたが、同じ材料を用いてもよい。
また、上記実施形態では、封止用構造物２６、４０の材料として金属を用いたが、封止用構造物２６、４０の材料は金属に限定されるものではなく、例えばセラミック等を用いてもよい。
また、上記実施形態では、接着剤としてエポキシ樹脂系の接着剤を用いる場合を例に説明したが、接着剤はエポキシ樹脂系の接着剤に限定されるものではない。
例えば、ＢＣＢ（ベンゾシクロブテン）樹脂系の接着剤を用いてもよい。
かかるＢＣＢ接着剤としては、例えば、ダウ・ケミカル社製の接着剤（型番：シクロテン３０２２−６３）等を用いることができる。かかる接着剤は、半硬化状態（Ｂステージ）にするための熱処理条件が１８０℃、１時間程度であり、完全硬化状態（Ｃステージ）にするための熱処理条件が２５０℃、１時間程度である。
また、上記実施形態にあっては、一方の基板１０として半導体基板を用いたが、かかる一方の基板１０は半導体基板に限定されるものではない。
即ち、本発明は一方の基板１０として例えばＬｉＴａＯ３基板を用い、かかるＬｉＴａＯ３基板上に櫛型電極を形成して構成されるＳＡＷ（Surface Acoustic Wave、弾性表面波）デバイスを形成する場合にも適用することができる。
即ち、本発明は、前述の如き半導体装置に限定されるものではなく、基板上に形成される各種の電子回路素子を封止し電子機器を形成する際に適用することが可能である。
以上詳述したように、本発明の特徴をまとめると以下のようになる。
（付記１）
一方の主面の所定領域に電子回路素子が配設された第１の基板と、
前記第１の基板の前記一方の主面に対向して配設された第２の基板と、
前記第１の基板と前記第２の基板との間に、前記第１の基板における前記所定領域を囲んで配設された封止部と、
前記封止部の側面に配設された接着層と
を有することを特徴とする電子装置。
（付記２）
一方の主面の所定領域に電子回路素子が配設された第１の基板と、
前記第１の基板の前記一方の主面に対向して配設された第２の基板と、
前記第１の基板の前記一方の主面上に、前記所定領域を囲んで配設された第１の封止用構造物と、
前記第１の基板に対向する前記第２の基板における一方の主面に、前記第１の封止用構造物に対応して形成され、且つ、前記第１の封止用構造物に接合された第２の封止用構造物と、
前記第１の封止用構造物及び前記第２の封止用構造物の側面に配設された接着層と
を有することを特徴とする電子装置。
（付記３）
付記２記載の電子装置において、
前記第１の封止用構造物と前記第２の封止用構造物とが、固相拡散接合により結合されている
ことを特徴とする電子装置。
（付記４）
付記２又は３記載の電子装置において、
前記第１の基板上の前記所定領域内に配設され、前記電子回路素子に電気的に接続された第１の電極と、
前記第２の基板の前記一方の主面に、前記第１の電極に対応して配設され、且つ、前記第１の電極に固相拡散接合された第２の電極とを更に有する
ことを特徴とする電子装置。
（付記５）
付記４記載の電子装置において、
前記第２の基板には、前記第２の電極に電気的に接続された貫通電極が埋め込まれている
ことを特徴とする電子装置。
（付記６）
付記２乃至５のいずれかに記載の電子装置において、
前記第１の封止用構造物又は前記第２の封止用構造物は、金属よりなる
ことを特徴とする電子装置。
（付記７）
付記２乃至６のいずれかに記載の電子装置において、
前記第１の封止用構造物は、Ｓｎ、Ｓｎ合金、Ａｕ、又はＡｕ合金よりなり、
前記第２の封止用構造物は、Ｓｎ、Ｓｎ合金、Ａｕ、又はＡｕ合金よりなる
ことを特徴とする電子装置。
（付記８）
付記４又は５記載の電子装置において、
前記第１の電極は、Ｓｎ、Ｓｎ合金、Ａｕ、又はＡｕ合金よりなり、
前記第２の電極は、Ｓｎ、Ｓｎ合金、Ａｕ、又はＡｕ合金よりなる
ことを特徴とする電子装置
（付記９）
付記１乃至８のいずれかに記載の電子装置において、
前記接着層は、熱硬化性樹脂よりなる
ことを特徴とする電子装置。
（付記１０）
第１の基板の一方の主面上の電子回路素子が形成された所定領域を囲んで、前記第１の基板の前記一方の主面上に第１の封止用構造物を形成する工程と、
前記第１の封止用構造物の上部をバイトにより切削する工程と、
第２の基板上に、前記第１の封止用構造物に対応するように第２の封止用構造物を形成する工程と、
前記第２の封止用構造物の上部をバイトにより切削する工程と、
前記第１の封止用構造物及び前記第２の封止用構造物のうちの一方の側面に半硬化の接着層を形成する工程と、
前記第１の封止用構造物と前記第２の封止用構造物とを互いに密着させ、前記第１の封止用構造物及び前記第２の封止用構造物のうちの前記一方を、前記第１の封止用構造物及び前記第２の封止用構造物のうちの他方に対して上側に配置した状態で、熱処理を行うことにより、前記接着層を溶解させ、前記接着層を前記第１の封止用構造物及び前記第２の封止用構造物のうちの前記他方の側面まで到達させる工程と、
前記接着層が硬化した後、熱処理を行うことにより、前記第１の封止用構造物と前記第２の封止用構造物とを固相拡散接合する工程と
を有することを特徴とする電子装置の製造方法。
（付記１１）
第１の基板の一方の主面上の電子回路素子が形成された所定領域を囲んで、前記第１の基板の前記一方の主面上に第１の封止用構造物を形成する工程と、
前記第１の封止用構造物の上部をバイトにより切削する工程と、
第２の基板上に、前記第１の封止用構造物に対応するように第２の封止用構造物を形成する工程と、
前記第２の封止用構造物の側面に半硬化の接着層を形成する工程と、
前記第２の封止用構造物の上部をバイトにより切削する工程と、
前記第１の封止用構造物と前記第２の封止用構造物とを互いに密着させ、前記第２の封止用構造物を前記第１の封止用構造物の上側に配置した状態で、熱処理を行うことにより、前記接着層を溶解させ、前記接着層を前記第１の封止用構造物の側面まで到達させる工程と、
前記接着層が硬化した後、熱処理を行うことにより、前記第１の封止用構造物と前記第２の封止用構造物とを固相拡散接合する工程と
を有することを特徴とする電子装置の製造方法。
（付記１２）
付記１１記載の電子装置の製造方法において、
前記第１の封止用構造物を形成する工程では、前記電子回路素子に電気的に接続された第１の電極を前記第１の基板上の前記所定領域内に更に形成し、
前記第１の封止用構造物の上部を前記バイトにより切削する工程では、前記第１の電極の上部をも前記バイトにより切削し、
前記第２の封止用構造物を形成する工程では、前記第１の電極に対応するように第２の電極を前記第２の基板上に更に形成し、
前記第２の封止用構造物の上部を前記バイトにより切削する工程では、前記第２の電極の上部をも前記バイトにより切削する
ことを特徴とする電子装置の製造方法。
（付記１３）
付記１１又は１２記載の電子装置の製造方法において、
前記第２の封止用構造物の上部を前記バイトにより切削する工程では、前記接着層の上部をも前記バイトにより切削する
ことを特徴とする電子装置の製造方法。
（付記１４）
付記１１乃至１３のいずれかに記載の電子装置の製造方法において、
前記半硬化の接着層を形成する工程は、印刷法により、前記第２の封止用構造物の側面に前記接着層を形成する工程と；熱処理を行うことにより、前記接着層を半硬化させる工程とを有する
ことを特徴とする電子装置の製造方法。
（付記１５）
付記１１乃至１３のいずれかに記載の電子装置の製造方法において、
前記半硬化の接着層を形成する工程は、前記第２の基板上に感光性の接着剤を塗布する工程と；熱処理を行うことにより、前記接着剤を半硬化させる工程と；前記接着剤をパターニングすることにより、前記第２の封止用構造物の側面に前記接着剤よりなる前記接着層を形成する工程とを有する
ことを特徴とする電子装置の製造方法。
（付記１６）
第１の基板の一方の主面上の電子回路素子が形成された所定領域を囲んで、前記第１の基板の前記一方の主面上に第１の封止用構造物を形成する工程と、
前記第１の封止用構造物の側面に半硬化の接着層を形成する工程と、
前記第１の封止用構造物の上部をバイトにより切削する工程と、
第２の基板上に、前記第１の封止用構造物に対応するように第２の封止用構造物を形成する工程と、
前記第２の封止用構造物の上部をバイトにより切削する工程と、
前記第１の封止用構造物と前記第２の封止用構造物とを互いに密着させ、前記第１の封止用構造物を前記第２の封止用構造物の上側に配置した状態で、熱処理を行うことにより、前記接着層を溶解させ、前記接着層を前記第２の封止用構造物の側面まで到達させる工程と、
前記接着層が硬化した後、熱処理を行うことにより、前記第１の封止用構造物と前記第２の封止用構造物とを固相拡散接合する工程と
を有することを特徴とする電子装置の製造方法。
（付記１７）
付記１６記載の電子装置の製造方法において、
前記第１の封止用構造物を形成する工程では、前記電子回路素子に電気的に接続された第１の電極を前記第１の基板上の前記所定領域内に更に形成し、
前記第１の封止用構造物の上部を前記バイトにより切削する工程では、前記第１の電極の上部をも前記バイトにより切削し、
前記第２の封止用構造物を形成する工程では、前記第１の電極に対応するように第２の電極を前記第２の基板上に更に形成し、
前記第２の封止用構造物の上部を前記バイトにより切削する工程では、前記第２の電極の上部をも前記バイトにより切削する
ことを特徴とする電子装置の製造方法。
（付記１８）
付記１６又は１７記載の電子装置の製造方法において、
前記半硬化の接着層を形成する工程は、印刷法により、前記第１の封止用構造物の側面に前記接着層を形成する工程と；熱処理を行うことにより、前記接着層を半硬化させる工程とを有する
ことを特徴とする電子装置の製造方法。
（付記１９）
付記１６又は１７記載の電子装置の製造方法において、
前記半硬化の接着層を形成する工程は、前記第１の基板上に感光性の接着剤を塗布する工程と；熱処理を行うことにより、前記接着剤を半硬化させる工程と；前記接着剤をパターニングすることにより、前記第１の封止用構造物の側面に前記接着剤よりなる前記接着層を形成する工程とを有する
ことを特徴とする電子装置の製造方法。
（付記２０）
第１の基板の一方の主面上の電子回路素子が形成された所定領域を囲んで、前記第１の基板の前記一方の主面上に第１の封止用構造物を形成する工程と、
前記第１の封止用構造物の側面に半硬化の第１の接着層を形成する工程と、
前記第１の封止用構造物の上部をバイトにより切削する工程と、
第２の基板上に、前記第１の封止用構造物に対応するように、第２の封止用構造物を形成する工程と、
前記第２の封止用構造物の側面に半硬化の第２の接着層を形成する工程と、
前記第２の封止用構造物の上部を、バイトにより切削する工程と、
前記第１の封止用構造物と前記第２の封止用構造物とを互いに密着させた状態で、熱処理を行うことにより、前記第１の接着層と前記第２の接着層とを互いに接着させる工程と、
前記第１の接着層及び前記第２の接着層が硬化した後、熱処理を更に行うことにより、前記第１の封止用構造物と前記第２の封止用構造物とを固相拡散接合する工程と
を有することを特徴とする電子装置の製造方法。
（付記２１）
付記２０記載の電子装置の製造方法において、
前記第１の封止用構造物を形成する工程では、前記電子回路素子に電気的に接続された第１の電極を前記第１の基板上の前記所定領域内に更に形成し、
前記第１の封止用構造物の上部を前記バイトにより切削する工程では、前記第１の電極の上部をも前記バイトにより切削し、
前記第２の封止用構造物を形成する工程では、前記第１の電極に対応するように第２の電極を前記第２の基板上に更に形成し、
前記第２の封止用構造物の上部を前記バイトにより切削する工程では、前記第２の電極の上部をも前記バイトにより切削する
ことを特徴とする電子装置の製造方法。
（付記２２）
付記２０又は２１記載の電子装置の製造方法において、
前記第１の封止用構造物の上部を前記バイトにより切削する工程では、前記第１の接着層の上部をも前記バイトにより切削し、
前記第２の封止用構造物の上部を前記バイトにより切削する工程では、前記第２の接着層の上部をも前記バイトにより切削する
ことを特徴とする電子装置の製造方法。
（付記２３）
付記１０乃至２２のいずれかに記載の電子装置の製造方法において、
前記第１の封止用構造物は、Ｓｎ、Ｓｎ合金、Ａｕ、又はＡｕ合金よりなり、
前記第２の封止用構造物は、Ｓｎ、Ｓｎ合金、Ａｕ、又はＡｕ合金よりなる
ことを特徴とする電子装置の製造方法。
（付記２４）
付記１０乃至２２のいずれかに記載の電子装置の製造方法において、
前記接着層は、熱硬化性樹脂よりなる
ことを特徴とする電子装置の製造方法。
本発明の第１実施形態による電子装置を示す断面図である。 本発明の第１実施形態による電子装置の製造方法を示す工程図（その１）である。 本発明の第１実施形態による電子装置の製造方法を示す工程図（その２）である。 本発明の第１実施形態による電子装置の製造方法を示す工程図（その３）である。 本発明の第１実施形態による電子装置の製造方法を示す工程図（その４）である。 本発明の第１実施形態による電子装置の製造方法を示す工程図（その５）である。 本発明の第１実施形態による電子装置の製造方法を示す工程図（その６）である。 本発明の第１実施形態による電子装置の製造方法を示す工程図（その７）である。 本発明の第１実施形態による電子装置の製造方法を示す工程図（その８）である。 本発明の第１実施形態による電子装置の製造方法を示す工程図（その９）である。 本発明の第１実施形態による電子装置の製造方法を示す工程図（その１０）である。 本発明の第１実施形態による電子装置の製造方法を示す工程図（その１１）である。 本発明の第１実施形態による電子装置の製造方法を示す工程図（その１２）である。 本発明の第１実施形態の変形例による電子装置の製造方法を示す工程図（その１）である。 本発明の第１実施形態の変形例による電子装置の製造方法を示す工程図（その２）である。 本発明の第１実施形態の変形例による電子装置の製造方法を示す工程図（その３）である。 本発明の第１実施形態の変形例による電子装置の製造方法を示す工程図（その４）である。 本発明の第２実施形態による電子装置の製造方法を示す工程断面図（その１）である。 本発明の第２実施形態による電子装置の製造方法を示す工程断面図（その２）である。 本発明の第２実施形態による電子装置の製造方法を示す工程断面図（その３）である。 本発明の第３実施形態による電子装置の製造方法を示す工程断面図（その１）である。 本発明の第３実施形態による電子装置の製造方法を示す工程断面図（その２）である。 本発明の第３実施形態による電子装置の製造方法を示す工程断面図（その３）である。
符号の説明
１０…半導体基板
１２…封止用基板
１４…配線
１６…パッシベーション膜
１８…開口部
２０…積層膜
２２…Ｎｉ膜
２４…電極
２６…封止用構造物
２８…貫通孔
３０…ビア
３２…Ｃｕ膜
３４…Ｎｉ膜
３６…配線
３８…電極
４０…封止用構造物
４１…封止部
４２…接着層
４４…Ｃｕ膜
４６…Ｎｉ膜
４８…Ａｕ膜
５０…外部接続電極
５１…半田バンプ
５２…第１のフォトレジスト膜
５４…開口部
５６…第２のフォトレジスト膜
５８…マスク
６０…開口部
６２…スキージ
６４…超精密旋盤
６６…チャックテーブル
６８…バイト
７０…フォトレジスト膜
７２…開口部
７３…接着層
７４…マスク
７６…開口部
７８…接着層
８０…マスク
８２…スキージ
８４…接着層

Claims (12)

  1. 一方の主面の所定領域に電子回路素子が配設された第１の基板と、
    前記第１の基板の前記一方の主面に対向して配設された第２の基板と、
    前記第１の基板と前記第２の基板との間に、前記第１の基板における前記所定領域を囲んで配設された封止部と、
    前記第１の基板と前記第２の基板との間であって、且つ、前記封止部の側面に配設された接着層と
    を有することを特徴とする電子装置。
  2. 請求項１記載の電子装置において、
    前記接着層は、前記封止部の側面のみに形成されている
    ことを特徴とする電子装置。
  3. 一方の主面の所定領域に電子回路素子が配設された第１の基板と、
    前記第１の基板の前記一方の主面に対向して配設された第２の基板と、
    前記第１の基板の前記一方の主面上に、前記所定領域を囲んで配設された第１の封止用構造物と、
    前記第１の基板に対向する前記第２の基板における一方の主面に、前記第１の封止用構造物に対応して形成され、且つ、前記第１の封止用構造物に接合された第２の封止用構造物と、
    前記第１の基板と前記第２の基板との間であって、且つ、前記第１の封止用構造物及び前記第２の封止用構造物の側面に配設された接着層と
    を有することを特徴とする電子装置。
  4. 請求項３記載の電子装置において、
    前記接着層は、前記第１の封止用構造物及び前記第２の封止用構造物の側面のみに形成されている
    ことを特徴とする電子装置。
  5. 請求項３又は４記載の電子装置において、
    前記第１の封止用構造物と前記第２の封止用構造物とが、固相拡散接合により結合されている
    ことを特徴とする電子装置。
  6. 請求項３乃至５のいずれか１項に記載の電子装置において、
    前記第１の基板上の前記所定領域内に配設され、前記電子回路素子に電気的に接続された第１の電極と、
    前記第２の基板の前記一方の主面に、前記第１の電極に対応して配設され、且つ、前記第１の電極に固相拡散接合された第２の電極とを更に有する
    ことを特徴とする電子装置。
  7. 第１の基板の一方の主面上の電子回路素子が形成された所定領域を囲んで、前記第１の基板の前記一方の主面上に第１の封止用構造物を形成する工程と、
    前記第１の封止用構造物の上部をバイトにより切削する工程と、
    第２の基板上に、前記第１の封止用構造物に対応するように第２の封止用構造物を形成する工程と、
    前記第２の封止用構造物の上部をバイトにより切削する工程と、
    前記第１の封止用構造物及び前記第２の封止用構造物のうちの一方の側面に半硬化の接着層を形成する工程と、
    前記第１の封止用構造物と前記第２の封止用構造物とを互いに密着させ、前記第１の封止用構造物及び前記第２の封止用構造物のうちの前記一方を、前記第１の封止用構造物及び前記第２の封止用構造物のうちの他方に対して上側に配置した状態で、熱処理を行うことにより、前記接着層を溶解させ、前記接着層を前記第１の封止用構造物及び前記第２の封止用構造物のうちの前記他方の側面まで到達させる工程と、
    前記接着層が硬化した後、熱処理を行うことにより、前記第１の封止用構造物と前記第２の封止用構造物とを固相拡散接合する工程と
    を有することを特徴とする電子装置の製造方法。
  8. 第１の基板の一方の主面上の電子回路素子が形成された所定領域を囲んで、前記第１の基板の前記一方の主面上に第１の封止用構造物を形成する工程と、
    前記第１の封止用構造物の上部をバイトにより切削する工程と、
    第２の基板上に、前記第１の封止用構造物に対応するように第２の封止用構造物を形成する工程と、
    前記第２の封止用構造物の側面に半硬化の接着層を形成する工程と、
    前記第２の封止用構造物の上部をバイトにより切削する工程と、
    前記第１の封止用構造物と前記第２の封止用構造物とを互いに密着させ、前記第２の封止用構造物を前記第１の封止用構造物の上側に配置した状態で、熱処理を行うことにより、前記接着層を溶解させ、前記接着層を前記第１の封止用構造物の側面まで到達させる工程と、
    前記接着層が硬化した後、熱処理を行うことにより、前記第１の封止用構造物と前記第２の封止用構造物とを固相拡散接合する工程と
    を有することを特徴とする電子装置の製造方法。
  9. 請求項８記載の電子装置の製造方法において、
    前記第１の封止用構造物を形成する工程では、前記電子回路素子に電気的に接続された第１の電極を前記第１の基板上の前記所定領域内に更に形成し、
    前記第１の封止用構造物の上部を前記バイトにより切削する工程では、前記第１の電極の上部をも前記バイトにより切削し、
    前記第２の封止用構造物を形成する工程では、前記第１の電極に対応するように第２の電極を前記第２の基板上に更に形成し、
    前記第２の封止用構造物の上部を前記バイトにより切削する工程では、前記第２の電極の上部をも前記バイトにより切削する
    ことを特徴とする電子装置の製造方法。
  10. 第１の基板の一方の主面上の電子回路素子が形成された所定領域を囲んで、前記第１の基板の前記一方の主面上に第１の封止用構造物を形成する工程と、
    前記第１の封止用構造物の側面に半硬化の接着層を形成する工程と、
    前記第１の封止用構造物の上部をバイトにより切削する工程と、
    第２の基板上に、前記第１の封止用構造物に対応するように第２の封止用構造物を形成する工程と、
    前記第２の封止用構造物の上部をバイトにより切削する工程と、
    前記第１の封止用構造物と前記第２の封止用構造物とを互いに密着させ、前記第１の封止用構造物を前記第２の封止用構造物の上側に配置した状態で、熱処理を行うことにより、前記接着層を溶解させ、前記接着層を前記第２の封止用構造物の側面まで到達させる工程と、
    前記接着層が硬化した後、熱処理を行うことにより、前記第１の封止用構造物と前記第２の封止用構造物とを固相拡散接合する工程と
    を有することを特徴とする電子装置の製造方法。
  11. 請求項１０記載の電子装置の製造方法において、
    前記第１の封止用構造物を形成する工程では、前記電子回路素子に電気的に接続された第１の電極を前記第１の基板上の前記所定領域内に更に形成し、
    前記第１の封止用構造物の上部を前記バイトにより切削する工程では、前記第１の電極の上部をも前記バイトにより切削し、
    前記第２の封止用構造物を形成する工程では、前記第１の電極に対応するように第２の電極を前記第２の基板上に更に形成し、
    前記第２の封止用構造物の上部を前記バイトにより切削する工程では、前記第２の電極の上部をも前記バイトにより切削する
    ことを特徴とする電子装置の製造方法。
  12. 第１の基板の一方の主面上の電子回路素子が形成された所定領域を囲んで、前記第１の基板の前記一方の主面上に第１の封止用構造物を形成する工程と、
    前記第１の封止用構造物の側面に半硬化の第１の接着層を形成する工程と、
    前記第１の封止用構造物の上部をバイトにより切削する工程と、
    第２の基板上に、前記第１の封止用構造物に対応するように、第２の封止用構造物を形成する工程と、
    前記第２の封止用構造物の側面に半硬化の第２の接着層を形成する工程と、
    前記第２の封止用構造物の上部を、バイトにより切削する工程と、
    前記第１の封止用構造物と前記第２の封止用構造物とを互いに密着させた状態で、熱処理を行うことにより、前記第１の接着層と前記第２の接着層とを互いに接着させる工程と、
    前記第１の接着層及び前記第２の接着層が硬化した後、熱処理を更に行うことにより、前記第１の封止用構造物と前記第２の封止用構造物とを固相拡散接合する工程と
    を有することを特徴とする電子装置の製造方法。
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4057017B2 (ja) * 2005-01-31 2008-03-05 富士通株式会社 電子装置及びその製造方法
JP4667094B2 (ja) * 2005-03-18 2011-04-06 富士通株式会社 電子装置の製造方法
US7786592B2 (en) 2005-06-14 2010-08-31 John Trezza Chip capacitive coupling
US7781886B2 (en) 2005-06-14 2010-08-24 John Trezza Electronic chip contact structure
US7851348B2 (en) 2005-06-14 2010-12-14 Abhay Misra Routingless chip architecture
US7215032B2 (en) 2005-06-14 2007-05-08 Cubic Wafer, Inc. Triaxial through-chip connection
US7521806B2 (en) * 2005-06-14 2009-04-21 John Trezza Chip spanning connection
US7534722B2 (en) * 2005-06-14 2009-05-19 John Trezza Back-to-front via process
US20060278331A1 (en) 2005-06-14 2006-12-14 Roger Dugas Membrane-based chip tooling
US7560813B2 (en) 2005-06-14 2009-07-14 John Trezza Chip-based thermo-stack
US8456015B2 (en) 2005-06-14 2013-06-04 Cufer Asset Ltd. L.L.C. Triaxial through-chip connection
US7838997B2 (en) 2005-06-14 2010-11-23 John Trezza Remote chip attachment
US7687400B2 (en) 2005-06-14 2010-03-30 John Trezza Side stacking apparatus and method
US7687397B2 (en) 2006-06-06 2010-03-30 John Trezza Front-end processed wafer having through-chip connections
US7670874B2 (en) 2007-02-16 2010-03-02 John Trezza Plated pillar package formation
US7781310B2 (en) * 2007-08-07 2010-08-24 Semiconductor Components Industries, Llc Semiconductor die singulation method
JP2010021219A (ja) * 2008-07-09 2010-01-28 Nec Schott Components Corp パッケージングデバイス装置およびパッケージ用ベース部材
US8618670B2 (en) * 2008-08-15 2013-12-31 Qualcomm Incorporated Corrosion control of stacked integrated circuits
US8202741B2 (en) * 2009-03-04 2012-06-19 Koninklijke Philips Electronics N.V. Method of bonding a semiconductor device using a compliant bonding structure
JP2011018720A (ja) * 2009-07-08 2011-01-27 Casio Computer Co Ltd 半導体装置の製造方法
US20110169158A1 (en) * 2010-01-14 2011-07-14 Qualcomm Incorporated Solder Pillars in Flip Chip Assembly
FR2961945B1 (fr) * 2010-06-23 2012-08-17 Commissariat Energie Atomique Procede de scellement de deux elements par thermocompression a basse temperature
US8531021B2 (en) * 2011-01-27 2013-09-10 Unimicron Technology Corporation Package stack device and fabrication method thereof
JP5848079B2 (ja) * 2011-09-26 2016-01-27 太陽誘電株式会社 弾性波デバイス及びその製造方法
JP5971543B2 (ja) * 2011-12-28 2016-08-17 国立研究開発法人産業技術総合研究所 半導体モジュール、及び半導体チップ実装方法
WO2013141091A1 (ja) * 2012-03-23 2013-09-26 オリンパス株式会社 積層型半導体装置およびその製造方法
CN103560115A (zh) * 2013-11-08 2014-02-05 宁波芯健半导体有限公司 一种带有支撑保护结构的封装方法
CN103545264A (zh) * 2013-11-08 2014-01-29 宁波芯健半导体有限公司 一种带有支撑保护结构的封装结构
US9356009B2 (en) 2014-05-27 2016-05-31 Micron Technology, Inc. Interconnect structure with redundant electrical connectors and associated systems and methods
CN106206328B (zh) * 2016-07-27 2018-12-18 桂林电子科技大学 一种埋入芯片式封装基板的制作方法
US10950567B2 (en) 2017-03-29 2021-03-16 Mitsubishi Electric Corporation Hollow sealed device and manufacturing method therefor
US11424214B1 (en) * 2019-10-10 2022-08-23 Meta Platforms Technologies, Llc Hybrid interconnect for laser bonding using nanoporous metal tips

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04302209A (ja) * 1991-03-29 1992-10-26 Clarion Co Ltd 中空素子構造
JPH06103707B2 (ja) * 1991-12-26 1994-12-14 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体チップの交換方法
US5448014A (en) * 1993-01-27 1995-09-05 Trw Inc. Mass simultaneous sealing and electrical connection of electronic devices
JPH0837252A (ja) * 1994-07-22 1996-02-06 Nec Corp 半導体装置
CN1155123C (zh) * 1996-05-15 2004-06-23 株式会社村田制作所 电子元件
JP3137322B2 (ja) 1996-07-12 2001-02-19 富士通株式会社 半導体装置の製造方法及び半導体装置製造用金型及び半導体装置
JPH10189819A (ja) 1996-12-27 1998-07-21 Texas Instr Japan Ltd 半導体装置及びその製造方法
DE69736630D1 (de) * 1997-06-19 2006-10-19 St Microelectronics Srl Hermetisch abgeschlossener Sensor mit beweglicher Mikrostruktur
JPH11239037A (ja) * 1998-02-20 1999-08-31 Nec Corp 弾性表面波装置
JP4069991B2 (ja) * 1998-08-10 2008-04-02 株式会社 日立ディスプレイズ 液晶表示装置
JP3303791B2 (ja) * 1998-09-02 2002-07-22 株式会社村田製作所 電子部品の製造方法
JP2000150557A (ja) 1998-11-13 2000-05-30 Hitachi Ltd 半導体装置およびその製造方法
JP3296356B2 (ja) * 1999-02-08 2002-06-24 松下電器産業株式会社 弾性表面波デバイスとその製造方法
US6566745B1 (en) * 1999-03-29 2003-05-20 Imec Vzw Image sensor ball grid array package and the fabrication thereof
WO2002021557A1 (en) * 2000-09-06 2002-03-14 Osram Opto Semiconductors Gmbh Encapsulation for oled devices
US7394153B2 (en) * 1999-12-17 2008-07-01 Osram Opto Semiconductors Gmbh Encapsulation of electronic devices
KR100343432B1 (ko) * 2000-07-24 2002-07-11 한신혁 반도체 패키지 및 그 패키지 방법
JP2002110869A (ja) 2000-09-26 2002-04-12 Toshiba Corp 半導体装置
JP2003110402A (ja) 2001-09-28 2003-04-11 Hitachi Media Electoronics Co Ltd 表面弾性波デバイス及びその製造方法
JP2003216059A (ja) * 2002-01-24 2003-07-30 Sharp Corp 表示素子およびその製造方法
JP4179038B2 (ja) * 2002-06-03 2008-11-12 株式会社村田製作所 表面弾性波装置
US7154206B2 (en) * 2002-07-31 2006-12-26 Kyocera Corporation Surface acoustic wave device and method for manufacturing same
JP4384443B2 (ja) * 2002-10-30 2009-12-16 京セラ株式会社 電子部品装置
JP2004153580A (ja) * 2002-10-30 2004-05-27 Kyocera Corp 弾性表面波装置
JP2004207674A (ja) * 2002-10-30 2004-07-22 Kyocera Corp 電子部品装置の製造方法
JP3614840B2 (ja) * 2002-11-28 2005-01-26 沖電気工業株式会社 半導体装置
JP3905041B2 (ja) 2003-01-07 2007-04-18 株式会社日立製作所 電子デバイスおよびその製造方法
JP2004303733A (ja) * 2003-03-31 2004-10-28 Osram Opto Semiconductors Gmbh 構成素子、とりわけ有機発光ダイオードを備える表示装置
JP4131681B2 (ja) * 2003-06-20 2008-08-13 富士通株式会社 半導体装置の製造方法
JP4264823B2 (ja) * 2004-03-08 2009-05-20 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
US7248133B2 (en) * 2004-06-28 2007-07-24 Kyocera Corporation Method for manufacturing surface acoustic wave device
JP4271625B2 (ja) * 2004-06-30 2009-06-03 株式会社フジクラ 半導体パッケージ及びその製造方法
JP4057017B2 (ja) * 2005-01-31 2008-03-05 富士通株式会社 電子装置及びその製造方法

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