JP4718809B2 - 電子装置およびそれを用いた半導体装置、ならびに半導体装置の製造方法 - Google Patents

電子装置およびそれを用いた半導体装置、ならびに半導体装置の製造方法 Download PDF

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Description

この発明は、半導体チップや配線基板などの電子装置およびそれを用いて構成した半導体装置、ならびに半導体装置の製造方法に関する。
半導体チップに別の半導体チップを接合したり、半導体チップを配線基板の表面にフリップチップボンディングしたりして構成される半導体装置では、半導体チップの表面に金（Ａu）や銅（Ｃｕ）からなるバンプが設けられる。このバンプの頂面には、バンプ材料よりも融点（溶融温度）の低い接合用の金属膜としての錫（Ｓｎ）やインジウム（Ｉｎ）の薄膜が形成されていて、相手側の半導体チップや配線基板との接合時には、この接合用金属膜が加熱溶融させられ、その後に冷却硬化させられる。これにより、相手側装置との機械的接合および電気的接続が達成される。
接合用金属膜は、可能な限り薄膜に形成されることが望まれ、具体的には、０．１〜５μｍの範囲の薄膜とする必要がある。これは、接合用金属膜を厚膜にすると、半導体装置の使用時の発熱によって体積膨張が生じたり、溶融および拡散して他の装置への悪影響が生じたりするうえ、溶融接合時の安定性も損なわれるからである。
特開２００２−２８９７６８号公報 特開２００３−１３３５０８号公報
ところが、バンプの材料（具体的にはＡｕまたはＣｕ）は拡散しやすい金属であるため、接合用金属膜の大半が合金膜（たとえば、Ａｕ−Ｓｎ合金膜）となっていて、接合用金属膜の材料の単体の状態の融点（たとえば、Ｓｎ単体の融点は２３２℃）よりも高融点（たとえば、２８０℃）となってしまっている。そのため、溶融接合時には、高温の熱処理が必要になり、半導体チップの特性への悪影響が懸念される。
この問題は、接合用金属膜を厚膜にすることによって解決できるが、その場合には上述のとおりの不具合が生じることになる。
そこで、この発明の目的は、薄い接合膜であっても比較的低温での溶融接合が可能な電子装置およびそれを用いた半導体装置を提供することである。
さらに、この発明の他の目的は、素子特性への影響を抑制しつつ、半導体チップを半導体基板に接合することができる半導体装置の製造方法を提供することである。
上記の目的を達成するための請求項１記載の発明は、基板と、基板の表面に形成され、第１金属材料（たとえば、ＡｕまたはＣｕ）からなるバンプと、このバンプの頂面に形成され、単体の状態の融点が上記第１金属材料との合金の融点よりも低い第２金属材料（たとえばＳｎ、ＩｎまたはＳｎ−Ｉｎ合金）からなり、他の装置の電気接続部との接合のための接合膜と、上記バンプの頂面と上記接合膜との間に介在され、上記第１金属材料に対する拡散係数が上記第２金属材料よりも低い第３金属材料（たとえば、ＴｉＷ）からなり、上記バンプの頂面の一部を覆うとともに残余の部分を露出するように形成された拡散防止膜とを含み、上記接合膜は、上記拡散防止膜上に形成された部分と、上記バンプの頂面に接して形成された部分とを有していることを特徴とする電子装置である。
ここで、「単体の状態」とは、第１金属材料と第２金属材料との合金（とくに相互拡散により生じる合金）が形成されていない状態を意味し、単一金属元素からなっている場合のほか、第２金属材料が第１金属材料以外の金属元素を含む合金の場合も含む。
上記の構成によれば、拡散防止膜上に形成された接合膜は、薄膜の状態でも、バンプの材料との相互拡散が生じないので、その材料金属である第２金属材料の単体の状態が保持される。したがって、薄い接合膜でありながら、低融点で溶融させることができ、他の装置の電気接続部との接合時において、比較的低温での溶融接合が可能になる。
さらにこの発明では、接合膜において拡散防止膜上に形成された部分は第２金属材料単体の状態に保持され、バンプの頂面に接して形成された部分は相互拡散によって第１および第２金属材料の合金膜となる。そして、第２金属材料単体の部分は、低温での溶融接合に寄与し、合金膜の部分はバンプと接合膜との接合強度の向上（ひいては相手側装置との接合強度の向上）に寄与することになる。こうして、低温での溶融接合と充分な接合強度とを両立できる。
また、上記接合膜を構成する第２金属材料は、上記拡散防止膜を構成する第３金属材料よりも融点の低い材料であることが好ましい。
上記電子装置は、外部接続用のパッドを活性面に有していることが好ましい（請求項２）。この場合に、上記パッドは、リードフレームのリード部にボンディングワイヤを介して電気接続されていてもよい（請求項３）。
上記電子装置は、上記バンプを複数有していてもよい（請求項４）。
上記基板が多層の配線構造を有していてもよい（請求項５）。この場合に、上記配線構造のうち最上層の配線の一部は、上記基板に形成された表面保護膜が有する開口から露出していてもよい（請求項６）。
上記バンプは金またはＣｕからなっていてもよい（請求項７）。
上記接合膜は、Ｓｎ、Ｓｎ−Ｉｎ合金、インジウムのいずれかからなることが好ましい（請求項８）。
また、上記接合膜の膜厚は、０．１μｍ以上、５μｍ以下であることが好ましい（請求項９）。
上記拡散防止膜は、ＴｉＷ、Ｎｉ、Ｔｉ、Ｃｒのいずれかからなることが好ましい（請求項１０）。
上記拡散防止膜の膜厚は、２００Å以上であることが好ましい（請求項１１）。
上記拡散防止膜は、上記バンプの頂面の中央領域のみに形成されていてもよい（請求項１２）。
上記電子装置は、上記接合膜上の中央領域を覆うとともに周縁の環状領域を露出させる第２拡散防止膜をさらに含んでいてもよい（請求項１３）。この場合に、上記第２拡散防止膜が２００Å以上の膜厚を有することが好ましい（請求項１４）。また、上記電子装置は、上記第２拡散防止膜および上記接合膜の露出部分を覆うように積層して形成された第２接合膜をさらに含むことが好ましい（請求項１５）。この場合に、上記第２接合膜の膜厚が０．１μｍ〜５μｍであることが好ましい（請求項１６）。
請求項１７記載の発明は、上記基板は、半導体基板であり、上記電子装置は、半導体チップであることを特徴とする請求項１ないし１６のいずれかに記載の電子装置である。
この構成により、低温での溶融接合が可能なバンプを有する半導体チップが得られる。
請求項１８記載の発明は、上記基板は、絶縁基板上に配線導体が形成された配線基板であり、上記バンプは、上記配線導体に接合された状態で上記配線基板上に設けられていることを特徴とする請求項１ないし１６のいずれかに記載の電子装置である。
この構成により、低温での溶融接合が可能なバンプを有する配線基板が得られる。この配線基板に対して、上記バンプを利用して半導体チップ等の他の電子装置を接合することができる。
請求項１９記載の発明は、上記絶縁基板の表面は、上記バンプの部位を除き、レジストまたは樹脂で被覆されていることを特徴とする請求項１８記載の電子装置である。
請求項２０記載の発明は、それぞれバンプを有する第１半導体チップおよび第２半導体チップをバンプ同士を接合させて結合したチップ・オン・チップ構造の半導体装置であって、上記第１半導体チップおよび第２半導体チップのうちの少なくともいずれか一方が、請求項１７記載の電子装置からなっていることを特徴とする半導体装置である。
この構成により、チップ・オン・チップ構造の半導体装置が得られ、両チップのバンプ間の接合を低温の溶融接合工程によって行える。
請求項２１記載の発明は、絶縁基板上に配線導体が形成された配線基板と、この配線基板に上記バンプを対向させて上記配線導体に接合された請求項１７記載の電子装置とを含むことを特徴とする半導体装置である。
この構成により、いわゆるフリップチップ接合型の半導体装置が得られ、配線基板上への半導体チップのフリップチップ接合を、低温の溶融接合工程によって行える。
請求項２２記載の発明は、半導体基板（たとえば半導体ウエハ）にバンプを介して半導体チップを接合させることによって半導体装置を製造するための方法であって、上記バンプが上記半導体基板および半導体チップの少なくともいずれか一方の表面に形成されており、上記バンプが第１金属材料からなり、このバンプの頂面に単体の状態の融点が上記第１金属材料との合金の融点よりも低い第２金属材料からなる接合膜が形成されており、上記バンプの頂面と上記接合膜との間に、上記バンプの頂面の一部を覆うとともに残余の部分を露出するように、上記第１金属材料に対する拡散係数が上記第２金属材料よりも低い第３金属材料からなる拡散防止膜が形成されており、上記接合膜は、上記拡散防止膜上に形成された部分と、上記バンプの頂面に接して形成された部分とを有しており、上記方法は、上記半導体チップが上記バンプを挟んで上記半導体基板上に配置された状態で、上記第２金属材料の単体の状態の融点以上であって、上記第１金属材料および第２金属材料の合金の融点未満の第１温度に上記接合膜を加熱することにより、上記半導体チップを上記半導体基板に仮接合させる仮接合工程と、この仮接合工程の後に、上記第１金属材料および第２金属材料の合金の融点以上の第２温度に上記接合膜を加熱することにより、上記半導体チップを上記半導体基板に本接合させる本接合工程とを含むことを特徴とする半導体装置の製造方法である。
この方法によれば、仮接合工程では、比較的低温での加熱によって、拡散防止膜上の接合膜（第２金属材料単体の状態の膜）を溶融させることによって、半導体チップと半導体基板との接合が達成される。その後、比較的高温での加熱によって、バンプの頂面に接している接合膜（第１および第２金属材料の合金膜）を溶融させることによって、接合膜と拡散防止膜との間の接合強度不足を補って、半導体チップを半導体基板に強固に接合させることができる。
上記本接合工程は、複数個の半導体チップを上記半導体基板上に仮接合させた後に行われてもよい。
この方法によれば、仮接合された複数個の半導体チップに関して、上記本接合工程を一括して行うことができるから、製造工程を短縮することができるうえ、半導体基板および半導体チップが経験することになる高温加熱プロセスの数が少なくなるから、それらに形成された素子の特性を良好に保持することができる。
たとえば、半導体ウエハに複数個の半導体チップを上記仮接合によって接合した後、これらの複数個の半導体チップに対して上記本接合を一括して行い、その後に、１個以上の所定個数の半導体チップを含む領域毎に半導体基板を切断（ダイシング）して個片化すれば、複数個のチップ・オン・チップ構造の半導体装置を得ることができる。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の構成を説明するための図解的な断面図である。この半導体装置は、いわゆるチップ・オン・チップ構造を有していて、親チップ１上に子チップ２，３を接合して構成されている。親チップ１および子チップ２，３はいずれも半導体チップ（たとえばシリコンチップ）であり、親チップ１の活性面（デバイスが形成された活性領域側表面）に子チップ２，３の活性面を対向させたフェース・ツー・フェース状態で接合されている。より具体的には、親チップ１は、活性面を上方に向けた姿勢でリードフレーム５のアイランド部６にダイボンディングされており、この親チップ１の上面に、子チップ２，３がフェースダウン姿勢で接合されている。親チップ１は、外部接続用のパッド（図示せず）を活性面に有しており、このパッドがリードフレーム５のリード部７に、ボンディングワイヤ８を介して電気接続されている。そして、親チップ１、子チップ２，３、ボンディングワイヤ８およびリードフレーム５が、封止樹脂９によって封止されて、半導体パッケージが構成されている。リード部７の一部は、封止樹脂９から露出し、外部接続部（アウターリード部）として機能する。
親チップ１および子チップ２，３の活性面には、複数のバンプＢ１，Ｂ２，Ｂ３がそれぞれ形成されている。親チップ１のバンプＢ１と子チップ２のバンプＢ２とが互いに接合され、また、親チップ１のバンプＢ１と子チップ３のバンプＢ３とが互いに接合されている。これにより、親チップ１および子チップ２はバンプＢ１，Ｂ２を介して電気的に接続され、かつ、機械的に接合されている。同様に、親チップ１および子チップ３は、バンプＢ１，Ｂ３を介して電気的に接続され、かつ、機械的に接合されている。
図２は、親チップ１に形成されたバンプＢ１の詳しい構成を説明するための断面図であり、参考例に係るバンプＢ１の構成を示す。親チップ１の本体部をなす半導体基板（たとえばシリコン基板）１１の表面には、たとえば、多層配線構造が形成されている。その最上層の配線層（または金属パッド）１２の一部は、表面保護膜１３に形成された開口から露出しており、この開口を覆うように、たとえば金（Ａｕ）からなるバンプＢ１が、表面保護膜１３から隆起して形成されている。このバンプＢ１の頂面には、バンプＢ１の材料の拡散を防止するための拡散防止膜１４が全域に形成されており、この拡散防止膜１４上に、たとえば錫（Ｓｎ）からなる接合膜１５が形成されている。つまり、接合膜１５は、その全部が拡散防止膜１４上に形成されている。接合膜１５は、その膜厚が、０．１μｍ以上、５μｍ以下とされる。
接合膜１５の材料であるＳｎ（融点は２３２℃）は、バンプＢ１の材料であるＡｕよりも融点が低く、かつ、バンプＢ１の材料であるＡｕとの合金（Ａｕ−Ｓｎ。融点は２８０℃）よりも、単体の状態の方が融点が低い。また、バンプＢ１は、拡散防止膜１４の材料よりも低融点の材料からなる。
拡散防止膜１４は、たとえば、ＴｉＷ膜からなる。この拡散防止膜１４の材料であるＴｉＷは、バンプＢ１の材料であるＡｕに対する拡散係数が、接合膜１５の材料であるＳｎよりも低い。また、拡散防止膜１４の膜厚は、２００Å以上とされる。拡散防止膜１４の膜厚が２００Å未満であると、ＡｕやＳｎの拡散防止が不十分になる。
バンプＢ１の形成は、めっき工程によって行える。また、拡散防止膜１４の形成は、めっき工程またはスパッタ工程によって行える。さらに、接合膜１５の形成は、めっき工程またはスパッタ工程によって行える。
子チップ２，３のバンプＢ２，Ｂ３は、たとえば、Ａｕで構成されている。これらのバンプＢ２，Ｂ３に関しては、その表面に、バンプＢ１の場合と同様な拡散防止膜や接合膜が設けられていてもよいが、一般的には、これらは必要ではない。
親チップ１に子チップ２，３を接合するときには、バンプＢ１とバンプＢ２，Ｂ３とを位置合わせしてそれらの頂面を互いに突き合わせる。その後、たとえば、親チップ１が加熱されることにより、接合膜１５が、その材料であるＳｎの融点以上の温度に加熱される。これにより、接合膜１５が溶融するから、その後に、加熱を停止すれば、接合膜１５が冷却して固化し、バンプＢ１とバンプＢ２，Ｂ３とが接合されることになる。
拡散防止膜１４の働きにより、その上に形成されている接合膜１５は、バンプＢ１の材料との相互拡散が生じることなく、Ｓｎ単体の状態に保持される。したがって、接合膜１５は、Ａｕ−Ｓｎ合金の融点よりも遙かに低い温度（２３２℃程度）の加熱で容易に溶融させることができる。これにより、低温での溶融接合工程によって良好な接合を達成できるから、親チップ１や子チップ２，３に形成された素子の特性を良好に保持することができる。
図３(a)は、バンプＢ１の他の構成例（実施例）を示す断面図であり、図３(b)はその平面図である。この構成例では、拡散防止膜１４が、バンプＢ１の頂面の中央領域のみに形成されており、バンプＢ１の頂面の周縁部領域は露出している。そして、接合膜１５は、拡散防止膜１４を覆うとともに、バンプＢ１の頂面の露出領域をも覆うように形成されている。すなわち、この構成例では、接合膜１５は、拡散防止膜１４の上に位置する中央領域に存在する単体領域１５Ａと、バンプＢ１の頂面に接触した環状領域（周縁部領域）に存在する合金領域１５Ｂとを有している。単体領域１５Ａは、バンプＢ１の材料であるＡｕとの相互拡散が生じないので、単体のＳｎで構成されている。したがって、この単体領域１５Ａの融点は、約２３２℃である。合金領域１５Ｂは、バンプＢ１の材料であるＡｕとの相互拡散により生じたＡｕ−Ｓｎ合金で構成されている。したがって、この合金領域１５Ｂの融点は、約２８０℃である。
上記のような構造は、拡散防止膜１４をバンプＢ１の頂面の全域に形成した後に、その拡散防止膜１４をリソグラフィ工程によってパターニングすることによって形成できる。
Ｓｎからなる接合膜１５とＴｉＷからなる拡散防止膜１４との接合強度（密着性）は必ずしも良くない。そこで、単体領域１５Ａを利用してバンプ間の仮接合工程を行い、その後に、合金領域１５Ｂを利用して本接合工程を行うことにより、充分な接合強度が得られる。
親チップ１に子チップ２，３を接合するときには、バンプＢ１とバンプＢ２，Ｂ３とを位置合わせしてそれらの頂面を互いに突き合わせ、たとえば、親チップ１を加熱することにより、接合膜１５が、その材料であるＳｎの融点以上の温度（ただし、Ａｕ−Ｓｎの融点よりも低い温度）に加熱される。これにより、接合膜１５の単体領域１５Ａが溶融するから、その後に、加熱を停止すれば、接合膜１５が冷却して固化し、バンプＢ１とバンプＢ２，Ｂ３とが仮接合されることになる。
親チップ１に接合すべき全ての子チップ２，３を仮接合した後に、親チップ１を加熱して、接合膜１５を、合金領域１５Ｂを溶融させることができる温度（約２８０℃以上）に加熱する。これにより、合金領域１５Ｂが溶融するから、その後に加熱を停止すれば、接合膜１５が冷却して固化し、合金領域１５ＢにおいてバンプＢ１とバンプＢ２，Ｂ３とが強固に接合される。こうして、拡散防止膜１４が介在する単体領域１５Ａにおける接合強度不足が、拡散防止膜１４の介在のない合金領域１５Ｂにおける接合によって補われることにより、本接合が達成される。
高温の溶融接合工程となる本接合工程は、全ての子チップ２，３を親チップ１に接合した後に行われるので、１回のみの工程となる。したがって、親チップ１および子チップ２，３に対する加熱回数を最小限に抑えることができるから、それらに形成された素子の特性を良好に保持できる。
図４(a)は、バンプＢ１のさらに他の構成例（実施例）を示す断面図であり、図４(b)はその平面図である。この構成例では、拡散防止膜１４が、バンプＢ１の頂面の中央部および周縁部を露出させ、残余の環状領域を覆う環状パターンに形成されている。このような、拡散防止膜１４は、拡散防止膜１４をバンプＢ１の頂面の全域に形成した後に、リソグラフィ工程によってパターニングすることにより得られる。
接合膜１５は、上記のような拡散防止膜１４を覆い、さらに、バンプＢ１の露出部分に接するように形成される。したがって、接合膜１５は、拡散防止膜１４よりも内側の中央領域に対応する中央合金領域１５１と、拡散防止膜１４上の領域である環状の単体領域１５２と、拡散防止膜１４よりも外側の周縁合金領域１５３とを有することになる。単体領域１５２は、Ｓｎ単体の領域であり、中央合金領域１５１および周縁合金領域１５３は、バンプＢ１の材料と接合膜１５の材料との相互拡散により生じたＡｕ−Ｓｎ合金からなる領域である。
親チップ１および子チップ２，３の接合工程は、図３の構成例の場合と同様である。ただし、図４の構成例の場合には、バンプＢ１の中央部および周縁部において、拡散防止膜１４の介在のない強固な接合が得られるので、接合強度をさらに向上することができる。
図５(a)は、バンプＢ１のさらの他の構成例（実施例）を示す断面図であり、図５(b)はその平面図である。この構成例では、図４の構成の場合と同様な環状の第１拡散防止膜１４（膜厚２００Å以上）がバンプＢ１の頂面に形成され、この第１拡散防止膜１４を覆い、さらにバンプＢ１の頂面の露出部分を覆うように第１接合膜１５（膜厚０．１μｍ〜５μｍ）が形成されており、さらに、第１接合膜１５上に、その中央領域を覆うとともに周縁の環状領域を露出させる第２拡散防止膜２４（膜厚２００Å以上）が形成され、さらに、この第２拡散防止膜２４および第１接合膜１５の露出部分を覆うように第２接合膜２５（膜厚０．１μｍ〜５μｍ）が積層して形成されている。第１および第２拡散防止膜１４，２４は、たとえば、いずれも、ＴｉＷからなる。また、たとえば、第１接合膜１５は、Ｓｎからなり、第２接合膜２５はＳｎ−Ｉｎ合金からなる。Ｓｎ−Ｉｎ合金の融点は、約２００℃である。
第１拡散防止膜１４よりも外方の領域では、バンプＢ１の材料であるＡｕと、第１接合膜１５の材料であるＳｎと、第２接合膜２５の材料であるＳｎ−Ｉｎとの拡散が生じていて、この領域は、Ａｕ−Ｓｎ−Ｉｎ合金領域３１となっている。この合金領域３１の内側であって、第２拡散防止膜２４よりも外方の環状の領域では、第１接合膜１５の材料であるＳｎと第２接合膜２５の材料であるＳｎ−Ｉｎ合金との相互拡散が生じていて、この領域は、ＳｎリッチなＳｎ−Ｉｎ合金領域３２となっている。また、第２拡散防止膜２４上の領域は、Ｓｎ−Ｉｎ合金の単体領域（Ａｕ元素が実質的に混入していない状態の領域）３３となっている。さらに、第１拡散防止膜１４と第２拡散防止膜２４との間の領域（ＳｎリッチなＳｎ−Ｉｎ合金領域３２の内側）は、Ｓｎ単体領域３４となっている。そして、第２拡散防止膜２４の直下の中央領域であって、第１拡散防止膜１４よりも内側の領域では、バンプＢ１の材料であるＡｕと第１接合膜１５の材料であるＳｎとの相互拡散が生じ、この領域は、Ａｕ−Ｓｎ合金領域３５となっている。
この構成の場合、ＳｎリッチなＳｎ−Ｉｎ合金領域３２は、約２００℃程度の加熱で溶融させることができるから、上記の仮接合工程をより低温で行うことができる。
図６は、この発明の他の実施形態に係る半導体装置の構成を説明するための図解的な断面図である。この半導体装置は、配線基板４０の表面に半導体チップ５０，６０をフリップチップ接合して構成されている。配線基板４０は、絶縁性基板４１と、この絶縁性基板４１上に形成された配線導体（たとえば、Ｃｕからなる）４２と、この配線導体４２上に突出して形成された複数のバンプＢ４０とを備えている。絶縁性基板４１の表面は、バンプＢ４０の部位を除き、レジストまたは樹脂（以下「レジスト等」という。）４４で被覆されている。
半導体チップ５０，６０は、活性面を配線基板４０の表面に対向させたフェースダウン姿勢で配線基板４０に接合されている。これらの半導体チップ５０，６０の活性面には、バンプＢ５０，Ｂ６０がそれぞれ複数設けられている。これらのバンプＢ５０，Ｂ６０は、レジスト等４４に形成された開口から露出しているバンプＢ４０にそれぞれ接合されており、これにより、半導体チップ５０，６０の配線基板４０への接合が達成されている。
図７は、配線基板４０のバンプＢ４０の近傍の構成を拡大して示す図解的な断面図である。バンプＢ４０は、たとえば、配線導体４２上に形成されたＡｕめっき層で構成されている。このバンプＢ４０の頂面は、たとえばＴｉＷからなる膜厚２００Å以上の拡散防止膜７０によって全域が被覆されており、この拡散防止膜５４上にたとえばＳｎからなる膜厚０．１μｍ以上５μｍ以下の接合膜５５が形成されている。すなわち、バンプＢ４０に関連する構成は、上述の図２（参考例）に示されたバンプＢ１に関連する構成と同様になっている。
したがって、バンプＢ４０の材料と接合膜５５の材料との相互拡散が生じることはなく、接合膜５５は、Ｓｎ単体の膜となっている。したがって、Ｓｎの融点（約２３２℃）程度の低温の加熱によって接合膜５５を溶融させることができ、半導体チップ５０，６０のバンプＢ５０，Ｂ６０をバンプＢ４０に接合することができる。
半導体チップ５０，６０のバンプＢ５０，Ｂ６０は、たとえば、Ａｕで構成されている。これらのバンプＢ５０，Ｂ６０の表面にも拡散防止膜と接合膜との積層構造を形成してもよいが、通常は不要である。
拡散防止膜５４と接合膜５５との密着力のみでは接合強度が不足する場合には、バンプＢ４０上に、図３(実施例)、図４(実施例)または図５(実施例)の場合と同様な積層構造を設ければよい。この場合には、まず、比較的低温（たとえば２３２℃前後）の加熱によって接合膜１５，２５の単体領域の溶融を生じさせて、接合すべきすべての半導体チップ５０，６０を配線基板４０に仮接合し、その後に、短時間の高温加熱（２８０℃程度）によってＡｕ−Ｓｎ合金部分やＡｕ−Ｓｎ−Ｉｎ合金部分の溶融を生じさせて、本接合を行えばよい。
図８は、この発明のさらに他の実施形態に係る半導体装置の製造工程を説明するための図解的な斜視図である。この実施形態では、チップ・オン・チップ構造の半導体装置が製造される。具体的に説明すると、半導体ウエハ（たとえばシリコンウエハ）Ｗには、複数個の半導体チップに対応した複数のチップ領域Ａが予め形成され、このチップ領域Ａには、上述の図３、図４または図５に示す積層膜を頂面に有するバンプＢが予め形成されている。この状態の半導体ウエハＷに対して、自動実装機械によって、複数個の半導体チップＣが複数のチップ領域Ａにそれぞれ順次配置されていく。半導体チップＣの下方に向けられた活性面には、バンプＢに接合すべきバンプ（図示せず）が形成されている。
複数個の半導体チップＣを複数のチップ領域Ａに順次配置していくとき、半導体ウエハＷは、上記仮接合工程に対応した所定の低温（たとえば、２３２℃前後）に保持される。これにより、バンプＢ上では、接合膜の単体部分が溶融して、半導体チップＣのバンプと仮接合されることになる。
半導体ウエハＷ上の所定の複数のチップ領域Ａ（たとえば、すべてのチップ領域Ａ）に半導体チップＣを仮接合し終えると、次に、半導体ウエハＷは、上記本接合工程に対応した所定の高温（たとえば、２８０℃程度）に所定の短時間だけ加熱される。これにより、接合膜の合金部分が溶融し、強固な結合が達成される。半導体ウエハＷが２８０℃程度の高温に加熱されるのは、本接合工程における短時間に限定されるから、半導体ウエハＷや半導体チップＣに形成された素子特性に対する影響を最小限に抑制しつつ、半導体チップＣを半導体ウエハＷに接合することができる。
その後、半導体ウエハＷは、スクライブラインＬに沿って切断され、チップ領域Ａごとに分離される。これにより、チップ・オン・チップ構造の半導体装置の個片が複数個得られることになる。
以上、この発明の３つの実施形態について説明したが、この発明はさらに他の形態で実施することもできる。たとえば、上記の実施形態では、親チップ１、配線基板４０および半導体ウエハＷの側に設けられるバンプの頂面に拡散防止膜および接合膜を形成することとしたが、子チップ２，３、半導体チップ５０，６０および半導体チップＣの側に設けられるバンプの頂面に拡散防止膜および接合膜を設けることとし、親チップ１、配線基板４０および半導体ウエハＷ側のバンプの頂面には、拡散防止膜および接合膜を設けないようにしてもよい。
また、上記の実施形態では、互いに接合されるバンプがいずれもＡｕからなっている例について説明したが、バンプの材料は、たとえば、Ｃｕであってもよく、互いに接合されるバンプの材料が共通している必要もない。すなわち、たとえば、ＡｕバンプとＣｕバンプとが接合膜を介して接合されてもよい。
また、互いに接合される電子装置（配線基板または半導体チップ）の両方にバンプを設けておく必要はなく、いずれか一方にのみバンプを設けておいてもよい。たとえば、配線基板上に半導体チップをフリップチップ接合する場合に、半導体チップ側にのみバンプを設けておき、このバンプを配線基板上に配線導体に接合するようにしてもよい。この場合には、半導体チップ側のバンプの頂面に、拡散防止膜および接合膜の積層構造を形成しておけばよい。
さらに、上記の実施形態では、接合膜の材料として、ＳｎおよびＳｎ−Ｉｎ合金を例示したが、これらのほかにも、インジウム（Ｉｎ）を用いることができる。一般に、バンプの頂面に、バンプの材料よりも低融点の接合膜を形成すればよい。より具体的には、接合膜／バンプの材料の組み合わせとしては、Ｓｎ／Ａｕ、Ｓｎ／Ｃｕ、Ｉｎ／Ａｕ、Ｉｎ／Ｃｕ、Ｉｎ／Ｓｎなどを例示できる。
また、上記の実施形態では、拡散防止膜としてＴｉＷ膜を例示したが、ほかにも、Ｎｉ膜、Ｔｉ膜およびＣｒ膜などを拡散防止膜として用いることができる。ただし、いずれの薄膜の場合にも、十分な拡散防止機能を得るためには、２００Å以上の膜厚とすることが好ましい。
また、上記図６および図７の構成の場合、Ｃｕからなる配線導体４２とＡｕからなるバンプＢ４０との間にＮｉ層を介在させて、これらの間の相互拡散を抑制することが好ましい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
この発明の一実施形態に係る半導体装置の構成を説明するための図解的な断面図である。 上記半導体装置を構成する親チップに形成されたバンプの詳しい構成を説明するための断面図である（参考例）。 (a)は上記バンプの他の構成例（実施例）を示す断面図であり、(b)はその平面図である。 (a)は上記バンプのさらに他の構成例（実施例）を示す断面図であり、(b)はその平面図である。 (a)は上記バンプのさらに他の構成例（実施例）を示す断面図であり、(b)はその平面図である。 この発明の他の実施形態に係る半導体装置の構成を説明するための図解的な断面図である。 図６の半導体装置における配線基板側のバンプの近傍の構成を拡大して示す図解的な断面図である。 この発明のさらに他の実施形態に係る半導体装置の製造工程を説明するための図解的な斜視図である。
符号の説明
１ 親チップ
２，３ 子チップ
１３ 表面保護膜
１４ 拡散防止膜
１５ 接合膜
１５Ａ 単体領域
１５Ｂ 合金領域
２４ 拡散防止膜
２５ 接合膜
３１ Ａｕ−Ｓｎ−Ｉｎ合金領域
３２ ＳｎリッチなＳｎ−Ｉｎ合金領域
３３ Ｓｎ−Ｉｎ合金の単体領域
３４ Ｓｎ単体領域
３５ Ａｕ−Ｓｎ合金領域
４０ 配線基板
４１ 絶縁性基板
４２ 配線導体
４４ レジストまたは樹脂
５０，６０ 半導体チップ
５４ 拡散防止膜
５５ 接合膜
７０ 拡散防止膜
１５１ 中央合金領域
１５２ 単体領域
１５３ 周縁合金領域
Ｂ１，Ｂ２，Ｂ３ バンプ
Ｂ４０，Ｂ５０，Ｂ６０ バンプ
Ａ チップ領域
Ｂ バンプ
Ｃ 半導体チップ
Ｌ スクライブライン
Ｗ 半導体ウエハ

Claims (22)

  1. 基板と、
    基板の表面に形成され、第１金属材料からなるバンプと、
    このバンプの頂面に形成され、単体の状態の融点が上記第１金属材料との合金の融点よりも低い第２金属材料からなり、他の装置の電気接続部との接合のための接合膜と、
    上記バンプの頂面と上記接合膜との間に介在され、上記第１金属材料に対する拡散係数が上記第２金属材料よりも低い第３金属材料からなり、上記バンプの頂面の一部を覆うとともに残余の部分を露出するように形成された拡散防止膜とを含み、
    上記接合膜は、上記拡散防止膜上に形成された部分と、上記バンプの頂面に接して形成された部分とを有している
    ことを特徴とする電子装置。
  2. 上記電子装置は、外部接続用のパッドを活性面に有していることを特徴とする請求項１記載の電子装置。
  3. 上記パッドは、リードフレームのリード部にボンディングワイヤを介して電気接続されていることを特徴とする請求項２記載の電子装置。
  4. 上記電子装置は、上記バンプを複数有することを特徴とする請求項１ないし３のいずれかに記載の電子装置。
  5. 上記基板が多層の配線構造を有することを特徴とする請求項１ないし４のいずれかに記載の電子装置。
  6. 上記配線構造のうち最上層の配線の一部は、上記基板に形成された表面保護膜が有する開口から露出していることを特徴とする請求項５記載の電子装置。
  7. 上記バンプは金またはＣｕからなることを特徴とする請求項１ないし６のいずれかに記載の電子装置。
  8. 上記接合膜が、Ｓｎ、Ｓｎ−Ｉｎ合金、インジウムのいずれかからなることを特徴とする請求項１ないし７のいずれかに記載の電子装置。
  9. 上記接合膜の膜厚が０．１μｍ以上、５μｍ以下であることを特徴とする１ないし８のいずれかに記載の電子装置。
  10. 上記拡散防止膜が、ＴｉＷ、Ｎｉ、Ｔｉ、Ｃｒのいずれかからなることを特徴とする請求項１ないし９のいずれかに記載の電子装置。
  11. 上記拡散防止膜の膜厚が、２００Å以上であることを特徴とする請求項１ないし１０のいずれかに記載の電子装置。
  12. 上記拡散防止膜が、上記バンプの頂面の中央領域のみに形成されていることを特徴とする請求項１ないし１１のいずれかに記載の電子装置。
  13. 上記接合膜上の中央領域を覆うとともに周縁の環状領域を露出させる第２拡散防止膜をさらに含むことを特徴とする請求項１ないし１１のいずれかに記載の電子装置。
  14. 上記第２拡散防止膜が２００Å以上の膜厚を有することを特徴とする請求項１３記載の電子装置。
  15. 上記第２拡散防止膜および上記接合膜の露出部分を覆うように積層して形成された第２接合膜をさらに含むことを特徴とする請求項１３または１４記載の電子装置。
  16. 上記第２接合膜の膜厚が０．１μｍ〜５μｍであることを特徴とする請求項１５記載の電子装置。
  17. 上記基板は、半導体基板であり、
    上記電子装置は、半導体チップであることを特徴とする請求項１ないし１６のいずれかに記載の電子装置。
  18. 上記基板は、絶縁基板上に配線導体が形成された配線基板であり、
    上記バンプは、上記配線導体に接合された状態で上記配線基板上に設けられていることを特徴とする請求項１ないし１６のいずれかに記載の電子装置。
  19. 上記絶縁基板の表面は、上記バンプの部位を除き、レジストまたは樹脂で被覆されていることを特徴とする請求項１８記載の電子装置。
  20. それぞれバンプを有する第１半導体チップおよび第２半導体チップをバンプ同士を接合させて結合したチップ・オン・チップ構造の半導体装置であって、
    上記第１半導体チップおよび第２半導体チップのうちの少なくともいずれか一方が、請求項１７記載の電子装置からなっていることを特徴とする半導体装置。
  21. 絶縁基板上に配線導体が形成された配線基板と、
    この配線基板に上記バンプを対向させて上記配線導体に接合された請求項１７記載の電子装置とを含むことを特徴とする半導体装置。
  22. 半導体基板にバンプを介して半導体チップを接合させることによって半導体装置を製造するための方法であって、
    上記バンプが上記半導体基板および半導体チップの少なくともいずれか一方の表面に形成されており、上記バンプが第１金属材料からなり、このバンプの頂面に単体の状態の融点が上記第１金属材料との合金の融点よりも低い第２金属材料からなる接合膜が形成されており、上記バンプの頂面と上記接合膜との間に、上記バンプの頂面の一部を覆うとともに残余の部分を露出するように、上記第１金属材料に対する拡散係数が上記第２金属材料よりも低い第３金属材料からなる拡散防止膜が形成されており、上記接合膜は、上記拡散防止膜上に形成された部分と、上記バンプの頂面に接して形成された部分とを有しており、
    上記方法は、
    上記半導体チップが上記バンプを挟んで上記半導体基板上に配置された状態で、上記第２金属材料の単体の状態の融点以上であって、上記第１金属材料および第２金属材料の合金の融点未満の第１温度に上記接合膜を加熱することにより、上記半導体チップを上記半導体基板に仮接合させる仮接合工程と、
    この仮接合工程の後に、上記第１金属材料および第２金属材料の合金の融点以上の第２温度に上記接合膜を加熱することにより、上記半導体チップを上記半導体基板に本接合させる本接合工程とを含むことを特徴とする半導体装置の製造方法。
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CNB2005800017088A CN100511613C (zh) 2004-08-11 2005-06-16 电子装置和使用其的半导体装置及半导体装置的制造方法
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4431606B2 (ja) * 2007-10-05 2010-03-17 シャープ株式会社 半導体装置、半導体装置の実装方法、および半導体装置の実装構造
FI122217B (fi) 2008-07-22 2011-10-14 Imbera Electronics Oy Monisirupaketti ja valmistusmenetelmä
JP5273073B2 (ja) * 2010-03-15 2013-08-28 オムロン株式会社 電極構造及び当該電極構造を備えたマイクロデバイス用パッケージ
US8803001B2 (en) 2011-06-21 2014-08-12 Toyota Motor Engineering & Manufacturing North America, Inc. Bonding area design for transient liquid phase bonding process
US10058951B2 (en) 2012-04-17 2018-08-28 Toyota Motor Engineering & Manufacturing North America, Inc. Alloy formation control of transient liquid phase bonding
US9044822B2 (en) 2012-04-17 2015-06-02 Toyota Motor Engineering & Manufacturing North America, Inc. Transient liquid phase bonding process for double sided power modules
JP6044885B2 (ja) * 2012-08-08 2016-12-14 パナソニックＩｐマネジメント株式会社 実装方法
JP2014116367A (ja) * 2012-12-06 2014-06-26 Fujitsu Ltd 電子部品、電子装置の製造方法及び電子装置
TWI600129B (zh) 2013-05-06 2017-09-21 奇景光電股份有限公司 玻璃覆晶接合結構
US9773711B2 (en) * 2014-12-01 2017-09-26 Industrial Technology Research Institute Picking-up and placing process for electronic devices and electronic module

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54159173A (en) * 1978-06-07 1979-12-15 Hitachi Ltd Construction of bump electrode
JPS62117346A (ja) * 1985-11-18 1987-05-28 Fujitsu Ltd 半導体装置
US5367195A (en) * 1993-01-08 1994-11-22 International Business Machines Corporation Structure and method for a superbarrier to prevent diffusion between a noble and a non-noble metal
US5431328A (en) * 1994-05-06 1995-07-11 Industrial Technology Research Institute Composite bump flip chip bonding
US20020047217A1 (en) * 1995-03-01 2002-04-25 Elke Zakel Metallic undercoating for solder materials
WO1998033217A1 (en) * 1997-01-24 1998-07-30 Rohm Co., Ltd. Semiconductor device and method for manufacturing thereof
US6082610A (en) * 1997-06-23 2000-07-04 Ford Motor Company Method of forming interconnections on electronic modules
JP3420917B2 (ja) * 1997-09-08 2003-06-30 富士通株式会社 半導体装置
US6387793B1 (en) * 2000-03-09 2002-05-14 Hrl Laboratories, Llc Method for manufacturing precision electroplated solder bumps
JP2002289768A (ja) 2000-07-17 2002-10-04 Rohm Co Ltd 半導体装置およびその製法
JP2002190490A (ja) 2000-12-20 2002-07-05 Denso Corp バンプを有する電子部品
TW531873B (en) * 2001-06-12 2003-05-11 Advanced Interconnect Tech Ltd Barrier cap for under bump metal
JP3787295B2 (ja) 2001-10-23 2006-06-21 ローム株式会社 半導体装置
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
US6914332B2 (en) * 2002-01-25 2005-07-05 Texas Instruments Incorporated Flip-chip without bumps and polymer for board assembly
JP4009505B2 (ja) * 2002-08-13 2007-11-14 ローム株式会社 半導体装置の製造方法
US6835593B2 (en) 2002-08-01 2004-12-28 Rohm Co., Ltd. Method for manufacturing semiconductor device
US20050151268A1 (en) * 2004-01-08 2005-07-14 Boyd William D. Wafer-level assembly method for chip-size devices having flipped chips
KR100597993B1 (ko) * 2004-04-08 2006-07-10 주식회사 네패스 반도체 패키지용 범프, 그 범프를 적용한 반도체 패키지 및 제조방법
US7176583B2 (en) * 2004-07-21 2007-02-13 International Business Machines Corporation Damascene patterning of barrier layer metal for C4 solder bumps

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