FI122217B - Monisirupaketti ja valmistusmenetelmä - Google Patents

Monisirupaketti ja valmistusmenetelmä Download PDF

Info

Publication number
FI122217B
FI122217B FI20085739A FI20085739A FI122217B FI 122217 B FI122217 B FI 122217B FI 20085739 A FI20085739 A FI 20085739A FI 20085739 A FI20085739 A FI 20085739A FI 122217 B FI122217 B FI 122217B
Authority
FI
Finland
Prior art keywords
contact
component
conductor pattern
conductor
contact terminals
Prior art date
Application number
FI20085739A
Other languages
English (en)
Swedish (sv)
Other versions
FI20085739A (fi
FI20085739A0 (fi
Inventor
Antti Iihola
Risto Tuominen
Original Assignee
Imbera Electronics Oy
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Imbera Electronics Oy filed Critical Imbera Electronics Oy
Priority to FI20085739A priority Critical patent/FI122217B/fi
Publication of FI20085739A0 publication Critical patent/FI20085739A0/fi
Priority to US12/506,519 priority patent/US8659134B2/en
Publication of FI20085739A publication Critical patent/FI20085739A/fi
Application granted granted Critical
Publication of FI122217B publication Critical patent/FI122217B/fi
Priority to US14/161,735 priority patent/US9691724B2/en
Priority to US15/611,812 priority patent/US20170271288A1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/188—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or attaching to a structure having a conductive layer, e.g. a metal foil, such that the terminals of the component are connected to or adjacent to the conductive layer before embedding, and by using the conductive layer, which is patterned after embedding, at least partially for connecting the component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73217—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/0969—Apertured conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H05K3/305—Affixing by adhesive

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Description

MONISIRUPAKETTI JA VALMISTUSMENETELMÄ
Keksinnön kohteena on komponenttipaketti useampaa kuin yhtä komponenttia varten sekä komponenttipaketin valmistusmenetelmä.
5 Yksi erityinen keksinnön kohteena olevien komponenttipakettien käyttökohde on puolijohdekomponenttien paketointi. Paketoitava komponentti voi kuitenkin olla myös passiivikomponentti, esimerkiksi keraamipohjainen passiivikomponentti. Yleisesti komponentti on mikä tahansa paketoitavaksi soveltuva komponentti.
Tunnetussa tekniikassa on esitetty useita erilaisia useampia puolijohdekomponentteja 10 sisältäviä komponenttipaketteja eli monisirupaketteja. Monisirupaketilla viitataan tässä dokumentissa myös sellaisiin komponenttipaketteihin, joissa paketoitava komponentti on muu komponentti tai siru kuin puolijohdesiru, vaikka puolijohdesirut ovatkin yksi hyvin tärkeä sovelluskohde. Sijoittamalla useampi komponentti yhteen pakettiin rakenteesta pyritään saamaan pienempi kuin rakenteesta, joka sisältää vastaavat 15 komponentit erikseen paketoituina. Yhtenä tavoitteena monisirupaketeissa on siis suuri komponenttitihey s.
Kun komponenttipaketeissa on pyritty hyvin pieniin ja korkealuokkaisiin ratkaisuihin, on käytetty niin kutsuttua 3D-paketointia. Yksi vanhimmista 3D-paketointiratkaisuista on ollut latoa päällekkäin yksinkertaisia TSOP-, QFP- tai CSP-tyyppisiä paketteja. 20 Näiden päällekkäin ladottavien pakettien väliin on sijoitettu sopiva välilevy, jossa on ollut valmistettuna soveltuvat läpiviennit ja kontaktit. Toinen vaihtoehto on ollut käyttää ^ liitosalustaa, johon kustakin ladottavasta paketista on valmistettu kontaktit esimerkiksi
CM
lankaliitosten avulla, m cp oi Niin kutsuttu SiP-tekniikka (System-in-Package) puolestaan käsittää päällekkäin ladotut c 25 sirutason paketit, PoP- ja PiP-tekniikat (Package-on-Package ja Package-in-Package) cd sekä monisirumoduulit (multichip modules, MCM/MCP). Useimmissa nykyisissä co [o monisirupaketeissa komponenttien sähköinen kytkeminen pakettirakenteeseen on tehty co o lankabondauksen avulla. Muita vaihtoehtoja ovat kääntösirutekniikat (flip chip, FC) ja juotekontaktit.
2
Lankabondausta käyttävissä ratkaisuissa on monia epäkohtia pyrittäessä pienikokoisiin ratkaisuihin. Lankaliitokset vievät väistämättä tilaa ja rajoittavat muutenkin paketin geometrian suunnittelua. PoP- ja PiP-tekniikoissa taas kaksi tai useampia paketteja liitetään toistensa päälle tai integroidaan sisäkkäin. Näissä ratkaisuissa tarvitaan 5 tyypillisesti lankaliitoksia pakettien välisten kytkentöjen tekemiseen. Lisäksi PoP- ja PiP-tekniikoissa kustannukset nousevat suhteellisen korkeiksi monivaiheisen paketointiprosessin johdosta.
Myös kääntösirutekniikassa tulee eteen ongelmia, mikäli samalle liitosalustalle halutaan liittää päällekkäin kaksi komponenttia. Tällöin ylemmän komponentin sijoittelu ja 10 liittäminen on hyvin hankalaa. Patenttihakemusjulkaisu US 2002/0045290 kuvaa yhden tällaisen ratkaisun, jossa alimmat komponentit kyllä voidaan liittää liitosalustaan kääntösirutekniikalla mutta ylempien komponenttien liitokset joudutaan valmistamaan lankaliitostekniikalla siten, että liitoslangoille ja niiden liittämiselle on varattava tarvittava tila komponenttien ympäriltä.
15 Patenttihakemusjulkaisussa US 2005/0006142 on pyritty ohueen ratkaisuun sijoittamalla kaksi sirua päällekkäin siten, että sirujen sähköiset kontaktit on valmistettu kahteen eri johdekuvioon, joiden välissä sirut sijaitsevat. Tällaisessa ratkaisussa taas on joidenkin sovelluskohteiden osalta ongelmana se, että päällekkäisten sirujen välinen sähköinen yhteys joudutaan suunnittelemaan kulkevaksi kahden erillisen 20 johdekuviokerroksen ja nämä yhdistävän läpiviennin kautta. Tällaisen yhteyden sähköiset ominaisuudet eivät ole optimaaliset varsinkaan radiotaajuisia signaaleja siirrettäessä.
^ Tunnettuihin monisirupaketteihin liittyy siis piirteitä, jotka tekevät ratkaisuista
(M
^ epäoptimaalisia moniin käyttötarkoituksiin.
0 i 01 25 Tämän keksinnön tarkoituksena onkin kehittää edelleen monisirupaketteihin liittyvää jr tekniikkaa ja tätä tarkoitusta varten luoda uusi pakettirakenne ja menetelmiä sen cd valmistamiseksi.
co l'--
LO
§ Keksintö perustuu siihen, että käännetyn alimman komponentin lisäksi myös ainakin o ^ yksi ylempi komponentti kiinnitetään pakettirakenteeseen käännettynä eli siten, että 30 komponentin pinnalla olevat kontaktiterminaalit suuntautuvat kohti sitä johdekuviota, johon kontaktiterminaalit yhdistetään sähköisesti kontaktielementtien avulla.
3 Täsmällisemmin sanottuna keksinnön mukaiselle monisirupaketille on tunnusomaista se, mikä on esitetty patenttivaatimuksen 1 tunnusmerkkiosassa. Keksinnön mukaiselle menetelmälle on puolestaan tunnusomaista se, mikä on esitetty patenttivaatimuksen 11 tunnusmerkkiosassa.
5 Keksinnön yhden näkökannan mukaan saadaan aikaan monisirupaketti, joka käsittää johdekuvion ja eristeen ja eristeen sisässä ensimmäisen ja toisen komponentin, joiden kontaktiterminaalit suuntautuvat samaa johdekuviota kohti ja ovat johtavasti yhdistetyt tähän johdekuvioon. Ensimmäinen komponentti sijaitsee ainakin osittain toisen komponentin ja johdekuvion välissä ja ainakin toisen komponentin kontaktiterminaalit 10 yhdistetään johdekuvioon kontaktielementtien välityksellä.
Keksinnön toisen näkökannan mukaan luodaan menetelmä monisirupaketin valmistamiseksi, joka monisirupaketti käsittää johdekuvion, eristeen ja eristeen sisässä ensimmäisen ja toisen komponentin. Menetelmän mukaan ensimmäinen ja toinen komponentti asemoidaan siten, että komponenttien kontaktiterminaalit suuntautuvat 15 samaa johdekuviota kohti ja ainakin osa ensimmäisestä komponentista jää toisen komponentin ja tämän johdekuvion väliin. Lisäksi ensimmäisen ja toisen komponentin kontaktiterminaalit yhdistetään johtavasti samaan johdekuvioon.
Johdekuviolla tarkoitetaan tällöin paketin tai piirilevyn yhden tasomaisen johdekerroksen muodostamaa johdekuviota. Monikerroksisessa paketissa tai 20 piirilevyssä on useampia tällaisia johdekuvioita kerroksittain siten, että paketin tai piirilevyn paksuussuunnassa johdekuviot erottaa toisistaan eristekerros.
Keksintö tarjoaa mahdollisuuden toteuttaa monia mielenkiintoisia sovellusmuotoja, jotka voivat tarjota etuja ainakin joissakin sovelluskohteissa.
i tn o ^ Mahdolliseksi tulee esimerkiksi sellainen sovellusmuoto, jossa alemman komponentin
C\J
25 tapaan myös ylemmän sirun liitokseen tarvittavat kontaktielementit valmistetaan siten, cc että kontaktielementit ulottuvat kontaktiterminaalien ja johdekuvion välillä pääasiassa en oo ainoastaan paketin paksuussuunnassa. Tällöin kontaktielementit voidaan valmistaa
LO
g oleellisesti lyhemmiksi kuin lankaliitostekniikassa, jossa liitoslangat ulottuvat o ^ merkittävissä määrin myös paketin leveyssuunnassa. Lyhyempi kontaktielementti vie 30 vähemmän tilaa ja joissakin sovellusmuodoissa voi myös tarjota liitokselle paremmat sähköiset ominaisuudet.
4
Kuten edellä on käynyt jo ilmi, paketin paksuussuunnalla tarkoitetaan suuntaa, joka on kohtisuorassa johdekuvion pintaa ja komponenttien kontaktiterminaalien pintoja vastaan. Paksuussuuntaan nähden suorassa kulmassa olevaa suuntaa taas kutsutaan paketin leveyssuunnaksi. Komponenttien pääpinnat ovat siis paketin leveyssuuntaisia 5 pintoja ja johdekuvion johteet on tarkoitettu johtamaan sähköä paketin leveyssuunnassa.
Sovellusmuotojen avulla voidaan siis haluttaessa valmistaa myös hyvin korkean pakkaustiheyden omaavia monisirupaketteja.
Sovellusmuodon avulla on myös mahdollista valmistaa kontaktit sekä ensimmäiseen että toiseen puolijohdesimun siten, että kontaktirakenne, kuten kontaktielementti, 10 muodostaa yhtenäisen, paketin paksuussuuntaisen metallirakenteen, joka on metallurgisesti yhteensopiva sekä puolijohdesimn kontaktiterminaalin että paketin johdekuvion materiaalin kanssa. Yhdessä sovellusmuodossa kontaktirakenne muodostetaan pääasiassa kuparista siten, että ensin kasvatetaan ensimmäinen kerros kuparia kemiallisella kasvatusmenetelmällä ja tämän päälle kasvatetaan lisää kuparia 15 sähkökemiallisella kasvatusmenetelmällä.
Yhdessä sovellusmuodossa sekä ensimmäisen puolijohdesimn että toisen puolijohdesimn kontaktit valmistetaan samalla menetelmällä. Tällöin molempien puolijohdesimjen kontaktiterminaalien pinnoille valmistetaan samanlaisen tai vastaavan rakenteen omaavat kontaktielementit, kuitenkin sillä erotuksella, että ensimmäisen 20 puolijohdesimn kontaktiterminaaleihin liittyvät kontaktielementit ovat yleensä matalampia ja kapeampia.
-r- Sovellusmuotojen avulla monisirupakettiin voidaan toki sisällyttää myös enemmän kuin m kaksi puolijohdesima. Puolijohdesimt voivat sijaita kahdessa tai useammassa i o kerroksessa. Yksi kerros voi siis sisältää myös useamman kuin yhden komponentin.
sj- c\j 25 Yhdessä sovellusmuodossa komponentteja on kahdessa kerroksessa siten, että ylemmän cc “ komponentin ja johdekuvion välissä on useampi kuin yksi komponentti.
05 co to Yhdessä sovellusmuodossa komponentteja on kolmessa tai useammassa kerroksessa.
o o ^ Yhdessä sovellusmuodossa alempi komponentti on kokonaan ylemmän komponentin ja johdejohdekuvion välissä.
5
Toisessa sovellusmuodossa ainoastaan osa alemmasta komponentista on ylemmän komponentin ja johdejohdekuvion välissä.
Yhdessä sovellusmuodossa ylin komponentti on yhdistetty myös vastakkaisella puolella olevaan johdekuvioon. Komponentti on siis yhdistetty johdekuvioon molempien 5 pääpintojensa suunnassa.
Yhdessä sovellusmuodossa alempi komponentti ei ulotu ylemmän komponentin kontaktialueiden ja johdekuvion väliin. Tällaisen sovellusmuodon yhdessä erikoistapauksessa komponenttipaketti on leveyssuunnassaan yhtä suuri kuin suurin pakettiin sijoitettu komponentti.
10 Toisessa sovellusmuodossa alempi komponentti ulottuu johdekuvion ja ainakin yhden ylemmän komponentin kontaktialueen väliin, jolloin alemman ja ylemmän komponentin väliin valmistetaan reitityskerros kontaktien valmistamista varten.
Sovellusmuotojen avulla voidaan haluttaessa valmistaa monisirupaketti, joka on kooltaan ainoastaan hieman suurempi kuin suurin pakettiin sisällytettävä puolijohdesim. 15 Näin voidaan valmistaa todellinen sirutason paketti, joka sisältää kaksi tai useampia puolijohdesiruja.
Joidenkin sovellusmuotojen avulla voidaan myös parantaa signaalin laatua erityisesti lankaliitostekniikkaa käyttäviin rakenteisiin verrattuna. Parempi signaalin laatu voidaan saavuttaa yhtäältä lyhyempien johdeteiden ansiosta. Toisaalta myös kontaktin itsensä 20 laatua ja luotettavuutta on mahdollista parantaa verrattuna lankaliitostekniikkaan.
Sovellusmuotojen avulla on myös mahdollista saavuttaa pieni parasiittinen induktanssi ^ liitoksille sekä koko monisirupaketille, koska sirujen väliset johdevedot voidaan cm ^ suunnitella lyhyiksi, o ci Edelleen sovellusmuotojen avulla monisirupakettiin on mahdollista sisällyttää tai ir 25 integroida passiivikomponentteja.
CL
co Keksintöä tarkastellaan seuraavassa esimerkkien avulla ja oheisiin piirustuksiin viitaten.
m oo o Kuvio 1 esittää poikkileikkauksena yhden sovellusmuodon mukaisen monisirupaketin.
(M
Kuvio 2 esittää poikkileikkauksena osaa toisen sovellusmuodon mukaisesta monisimpaketista.
6
Kuviot 3A-3J esittävät välivaiheita yhden sovellusmuodon mukaisessa valmistusmenetelmässä.
Kuvio 4 esittää poikkileikkauksena yhden kuvioiden 3A-3J menetelmällä valmistetun monisimpaketin.
5 Kuviot 5A-5C esittävät välivaiheita toisen sovellusmuodon mukaisessa valmistusmenetelmässä.
Kuvio 6 esittää poikkileikkauksena yhden kuvioiden 5A-5C menetelmällä valmistetun monisimpaketin.
Kuvio 1 esittää poikkileikkauksena monisimpaketin. Kuvion 1 paketti käsittää 10 ensimmäisen johdekuvion 1 ja toisen johdekuvion 6 sekä eristeen 2 näiden välissä. Kuvion 1 sovellusmuodossa toinen johdekuvio 6 muodostaa yhtenäisen johdetason tai johdelaatan paketin takapinnalle. Tällaista johdetasoa voidaan hyödyntää esimerkiksi puolijohdesimjen ja paketin ympäristön välisen sähkömagneettisen häiriövaikutuksen vähentämiseen.
15 Kuvion 1 monisimpaketti käsittää eristeen 2 sisään sijoitetun ensimmäisen puolijohdesimn 3, jonka kontaktiterminaalit 4 on johtavasti yhdistetty johdekuvioon 1. Puolijohdesim 3 on tyypiltään niin sanottu nystytön komponentti, joten kontaktiterminaalit 4 ovat puolijohdesimn 3 pinnalle puolijohdetehtaassa valmistettuja kontaktipadeja. Vaihtoehtoisesti kontaktiterminaalit voivat muodostua kontaktipadien 20 päälle kasvatetuista kontaktinystyistä tai pelkistä alusmetallurgiakerroksista.
Alusmetallurgiakerroksella tarkoitetaan tällöin normaalia nystyä ohuempia ^ metallipinnoitteita, joita voidaan myös käyttää pohjakerroksena nystynvalmistus-
(M
^ prosessissa. Puolijohdesim 3 on asemoitu siten, että kontaktiterminaalit suuntautuvat o ^ johdekuviota 1 kohti eli ovat puolijohdesimn 3 sillä pinnalla, joka on johdekuvion 1 c\i 25 puolella, en
CL
a) Puolijohdesimn 3 kontaktiterminaalit on yhdistetty johdekuvioon joko suoraan tai co kontaktielementtien tai anisotrooppisesti johtavan kerroksen välityksellä. Suora 00 o yhdistäminen voidaan toteuttaa esimerkiksi ultraäänibondaus tai termokompressio- menetelmällä. Kontaktielementit voivat olla mitä tahansa tarkoitukseen soveltuvia 30 johdemateriaalista valmistettuja rakenneosia. Tällaiset rakenneosat voidaan valmistaa 7 esimerkiksi johdepastasta, johtavasta liimasta, muusta johtavasta polymeeristä tai metallista. Yleensä parhaat kontaktit saadaan kuitenkin valmistamalla kontaktielementit metallista kasvattamalla kemiallisella ja/tai sähkökemiallisella menetelmällä.
Kuvion 1 monisirupaketti käsittää myös eristeen 2 sisään sijoitetun toisen 5 puolijohdesirun 13. Toisen puolijohdesirun 13 kontaktiterminaalit 14 suuntautuvat johdekuviota 1 kohti. Toisen puolijohdesirun 13 kontaktiterminaalit 14 on yhdistetty johtavasti samaan johdekuvioon 1 kuin ensimmäisenkin puolijohdesirun 3 kontaktiterminaalitkin. Kuvion 1 sovellusmuodossa toinen puolijohdesiru 13 on tyypiltään niin sanottu nystyllinen komponentti eli komponentti, jonka kontaktipadien 10 pinnoille on kasvatettu kontaktinystyt ennen komponentin liittämistä pakettirakenteeseen.
Toinen puolijohdesiru 13 on sijoitettu ensimmäisen puolijohdesirun 3 päälle eli ensimmäinen puolijohdesiru 3 sijaitsee toisen puolijohdesirun 13 ja johdekuvion 1 välissä. Tästä syystä toisen puolijohdesirun 13 kontaktiterminaalit 14 jäävät välimatkan 15 päähän johdekuviosta 1 ja johtava yhteys muodostetaan kontaktielementtien 15 välityksellä. Edellä esitettyyn tapaan myös kontaktielementit 15 voivat olla mitä tahansa tarkoitukseen soveltuvia johdemateriaalista valmistettuja rakenneosia. Mieluiten kontaktielementit 15 valmistetaan kuitenkin kasvattamalla kontaktiterminaalien 14 pinnoille ainakin yhtä metallia kemiallisella ja/tai sähkökemiallisella menetelmällä.
20 Lisäksi kuvion 1 monisirupaketti käsittää kontaktipallot 10 ulkoisten kontaktien muodostamista varten. Nämä kontaktipallot on valmistettu suoraan johdekuvion 1 pinnalle.
cm Kuvio 2 esittää poikkileikkauskuvana osaa kuvion 1 monisirupaketin kaltaisesta i 0 monisirupaketista. Erotuksena kuvion 1 pakettiin on kuitenkin se, että kuvion 2 01 25 paketissa myös toinen puolijohdesiru 13 on nystytön. Toisin sanoen kuvion 2 paketissa
Ec sekä ensimmäisen puolijohdesirun 3 kontaktiterminaalit 4 että toisen puolijohdesirun 13 cd kontaktiterminaalit 14 muodostuvat puolijohdesirun pinnalla olevista kontaktipadeista.
[g Kuviossa 2 on esitetty myös eriste 2 ja ensimmäiset kontaktielementit 5 ja toiset o kontaktielementit 15, jotka läpäisevät eristeen 2 kontaktiterminaalien 4 ja 14 ja 30 johdekuvion 1 välillä. Lisäksi kuviossa on esitetty monisirupaketin paksuussuuntaa kuvaava nuoli 9.
8
Kuvion 2 sovellusmuodossa ensimmäisten kontaktielementtien 5 leveys w on noin 30 mikrometriä ja korkeus h noin 10 mikrometriä. Korkeus h mitataan tällöin monisirupaketin paksuussuunnassa 9 ja vastaa kontaktiterminaalin 4 pinnan ja johdekuvion 1 pinnan välistä välimatkaa eli samalla myös kontaktiterminaalin 4 pinnan 5 ja eristeen 2 pinnan välistä välimatkaa. Leveys wmax on kontaktielementin suurin leveys korkeutta vastaan kohtisuorassa suunnassa. Yleisesti leveys wmax on pienempi tai yhtä suuri kuin vastaavan kontaktiterminaalin 4. Leveys wmm taas on kontaktielementin pienin leveys korkeutta vastaan kohtisuorassa suunnassa. Yleisesti korkeus h on pienempi tai yhtä suuri kuin leveys wmm· Tyypillisiä lukuarvoja ensimmäisille 10 kontaktielementeille 5 ovat leveys mw välillä 10-80 mikrometriä, tavallisesti välillä 20-50 mikrometriä, ja ovat korkeus h välillä 0-30 mikrometriä, tavallisesti välillä 2-10 mikrometriä.
Kuvion 2 sovellusmuodossa toisten kontaktielementtien 15 leveydet wmm ja wmax ovat noin 100 mikrometriä ja korkeus h noin 100 mikrometriä. Korkeus h, leveys wmm, 15 leveys wmax ja näiden väliset suhteet määritellään vastaavasti kuin edellä ensimmäisten kontaktielementtien 5 yhteydessä on esitetty. Tyypillisiä lukuarvoja toisille kontaktielementeille 15 ovat leveydet wmin ja wmax välillä 10-200 mikrometriä, tavallisesti välillä 50-120 mikrometriä, ja ovat korkeus h välillä 10-200 mikrometriä, tavallisesti välillä 50-120 mikrometriä.
20 Leveydet vvmm ja wmax voivat poiketa toisistaan merkittävästi kontaktielementtien muotoa vastaavasti. Erikoistapauksessa kontaktielementin poikkileikkaus on ympyrä, jolloin vv'miii on oleellisesti yhtä suuri kuin wmax.
q Seuraavassa kuvataan tarkemmin monisirupakettien yksityiskohtia viitaten sekä kuvion
CM
^ 1 että kuvion 2 sovellusmuotoihin.
o c\j 25 Edellä jo viitattu kontaktielementin 5, 15 leveyden u'mm ja korkeuden h välinen suhde g voidaan esittää kaavan muodossa seuraavasti: 05 co ...
Is- Wmin > K
LT) —- =2 Λ s 00 h o o
(M
jossa 9 h = kontaktielementin korkeus kontaktiterminaalin pintaa vastaan kohtisuorassa suunnassa ja vastaa kontaktiterminaalin 4, 14 pinnan ja johdekuvion 1 pinnan välistä välimatkaa eli myös kontaktiterminaalin 4, 14 pinnan ja eristeen 2 pinnan välistä välimatkaa, 5 wmin = kontaktielementin pienin leveys wmin kontaktiterminaalin pinnan suunnassa, ja k = on kerroin, joka on vähintään 0,5 ja mielellään vähintään 1.
Kuvioiden sovellusmuodoissa kontaktielementit 5, 15 ulottuvat kontaktiterminaalien 4, 14 ja johdekuvion 1 välillä pääasiassa ainoastaan monisirupaketin paksuussuunnassa 9. Kontaktielementit 5, 15 eivät siis monisirupaketin leveyssuunnassa oleellisesti ulotu 10 kontaktiterminaalien 4, 14 ulkopuolelle. Tämä voidaan esittää myös siten, että kunkin kontaktielementin 5, 15 projektio johdekuvion 1 pinnan kautta kulkevassa tasossa jää ainakin oleellisesti vastaavan kontaktiterminaalin 4, 14 projektion sisäpuolelle. Kuvion 2 sovellusmuodossa kontaktielementin 5, 15 on valmistettu kapeammiksi siten, että kunkin kontaktielementin 5, 15 projektio johdekuvion 1 pinnan kautta kulkevassa 15 tasossa on kokonaan vastaavan kontaktiterminaalin 4, 14 projektion sisäpuolella. Tällaiset kontaktielementit 5,15 voidaan valmistaa lyhyiksi, jolloin ne vievät ainoastaan vähän tilaa. Sovellusmuodot eroavat oleellisesti lankabondausta käyttävistä tunnetuista kontaktitavoissa, joissa liitoslankoja vedetään pitkiä matkoja paketin leveyssuunnassa.
Lyhyet kontaktielementit 5, 15 ja ensimmäisen ja toisen puolijohdesirun 3, 13 20 yhdistäminen samaan johdekuvioon 1 mahdollistavat myös hyvin lyhyet johdetiet puolijohdesirujen 3, 13 välillä. Tällainen johdetie, joka kulkee ensimmäisen puolijohdesirun kontaktiterminaalin pinnalta 4 johdekuvion 1 ja kontaktielementtien 5, ° 15 kautta toisen puolijohdesirun kontaktiterminaalin 14 pinnalle, voi pituudeltaan o esimerkiksi alle 500 mikrometriä. Johdetien pituus voidaan suunnitella jopa siten, että c\i 25 se on alle 250 mikrometriä.
x cc “ Itse kontaktielementit 5, 15 voivat koostua kukin yhdestä lieriömäisestä σ> £2 johdekappaleesta. Tällainen johdekappale voidaan valmistaa esimerkiksi täyttämällä m g eristeeseen 2 valmistettu aukko johdemateriaalilla. Yhdessä sovellusmuodossa kukin o 0X1 lieriömäinen johdekappale sisältää metalliytimen, joka on metallurgisesti samaa 30 kappaletta johdekuvion 1 kanssa. Tämä toteutetaan siten, että kontaktielementtiä 5,15 valmistettaessa kasvatetaan metallia sekä kontaktielementin 5, 15 muodostavaan 10 johdekappaleeseen että johdekuvioon, jolloin kontaktielementin 5, 15 metalliydin yhdisty jatkuvasti ja ilman rajapintaa johdekuvion 1 materiaaliin.
Yleisesti monisirupaketti pyritään suunnittelemaan siten, että kontaktielementtien 5, 15 korkeudet h ovat alle 500 mikrometriä ja mielellään korkeintaan 200 mikrometriä, jopa 5 alle 100 mikrometriä. Ensimmäisen puolijohdesirun kontaktielementtien 5 korkeus h on mielellään alle 25 mikrometriä, jopa alle 5 mikrometriä.
Kuvioiden 1 ja 2 sovellusmuotoja voidaan hyödyntää esimerkiksi kuvion 1 kuvaamina erillisinä monisirupaketteina tai vaihtoehtoisesti siten, että monisirupaketti valmistetaan osaksi laajempaa piirimoduulia. Monisimpaketti voi siis olla myös kiinteä osa 10 monikerrospiirilevyä siten, että johdekuvio 1 yhtyy yhteen monikerrospiirilevyn johdekuviokerroksista ja eriste 2 on osa ainakin yhtä monikerrospiirilevyn eristekerrosta.
Kuvioiden 1 ja 2 sovellusmuotojen mukainen tai muu vastaava monisirupaketti voidaan valmistaa esimerkiksi siten, että valmistetaan pakettiaihio, joka käsittää ohuen eriste- tai 15 johdelevyn tai kerroslevyn, joka käsittää eriste- ja johdekerrokset. Menetelmä voidaan suunnitella siten, että osa johdelevyn tai johdekerroksen materiaalista tulee muodostamaan johdekuvion 1 tai osan johdekuviosta 1. Myös pakettiaihion mahdollinen eristelevy tai eristekerros voidaan suunnitella hyödynnettäväksi osana monisirupakettia. Menetelmässä ensimmäinen puolijohdesiru 3 kiinnitetään 20 pakettiaihioon siten, että ensimmäisen puolijohdesirun 3 kontaktiterminaalit 4 suuntautuvat pakettiaihion levyä kohti. Ensimmäisen puolijohdesirun 3 päälle kiinnitetään toinen puolijohdesiru 13 vastaavalla tavalla. Voidaan myös menetellä siten, ς että ensimmäinen ja toinen puolijohdesiru 3, 13 kiinnitetään ensin toisiinsa ja sitten
(M
^ näiden muodostama kokonaisuus kiinnitetään pakettiaihioon.
o i c\j 25 Tämän jälkeen voidaan pakettiaihioon yhdistää lisää eristemateriaalia ja haluttaessa ir johdekerroksia esimerkiksi laminointitekniikalla. Tällöin voidaan valmistaa myös eriste cd 2, joka sulkee sisäänsä puolijohdesirut 3, 13. Kuten edellä on todettu, osa eristeestä 2 co [o voi toki olla tuotuna rakenteeseen jo osana pakettiaihiota.
co o o 0X1 Mikäli pakettiaihio sisälsi johdelevyn tai johdekerroksen, puolijohdesirujen 3, 13 30 kontaktiterminaalit 4, 14 voidaan yhdistää johtavasti tähän johdemateriaaliin esimerkiksi tässä vaiheessa. Yhdistämisen jälkeen johdemateriaali kuvioidaan 11 johdekuvioiksi 1. Johdemateriaali voidaan toki kuvioida johdekuvioiksi 1 myös ennen johdeyhteyden valmistamista. Itse yhdistäminen voidaan suorittaa esimerkiksi siten, että avataan eristeeseen 2 kontaktireiät 7, 17 kontaktiterminaalien 4, 14 kohdille ja valmistetaan kontaktireikiin 7, 17 kontaktiterminaalien 4, 14 pinnoille 5 johdemateriaalista kontaktielementtejä 5, 15, jotka ulottuvat kosketukseen johdekuvion 1 materiaalin kanssa. Mikäli pakettiaihio ei sisältänyt johdemateriaalia johdekuvioita 1 varten, johdekuvioiden materiaali voidaan lisätä tai kasvattaa pakettiaihion pinnalle esimerkiksi samassa vaiheessa ja samalla menetelmällä, jolla kontaktielementtien 5,15 johdemateriaali tuodaan rakenteeseen. Yksi hyvä menetelmä kontaktielementtien 5, 15 10 ja tarvittaessa myös johdekuvion 1 valmistamiseen on kasvattaa rakenteeseen ainakin yhtä metallia kemiallisella ja/tai sähkökemiallisella kasvatusmenetelmällä.
Monisirupaketin valmistaminen voidaan myös suorittaa osana monikerrospiirilevyn valmistusmenetelmää, jolloin monisirupaketti integroidaan osaksi monikerrospiirilevyä. Tällaisia valmistusmenetelmien sovellusmuotoja kuvataan seuraavassa, mutta seuraavat 15 menetelmät soveltuvat aivan yhtä hyvin myös irrallisten monisirupakettien valmistamiseen. Irrallisia monisirupaketteja voidaan myös valmistaa siten, että valmistetaan seuraavien sovellusmuotojen tapaan suurempia paneeleja, jotka käsittävät useita monisirupaketteja, ja monisirupaketit leikataan irti valmiista paneelista.
Kuviot 3A-3J esittävät yhden mahdollisen valmistusmenetelmän. Menetelmässä 20 valmistus aloitetaan kuvion 3A esittämästä aihiosta, joka käsittää eristekerroksen 20 ja johdekerroksen 21. Kuvion 3B mukaisesti aihioon valmistetaan kontaktiaukot 22 tulevien kontaktielementtien kohdille. Lisäksi eristekerrosta 20 poistetaan komponenttien ja näiden kontaktiterminaalien tieltä. Kuviossa 3C aihioon kiinnitetään cv ensimmäinen puolijohdesiru 3 liimakerroksen 23 avulla siten, että ensimmäisen o 25 puolijohdesirun 3 kontaktiterminaalit tulevat kohdakkain vastaavien kontaktiaukkojen c\j 22 kanssa. Tämän jälkeen saadaan aikaa kuvion 3D esittämä rakenne.
X
tr “ Kuvion 3E mukaisesti aihioon lisätään uusi liimakerros 24, joka peittää ensimmäisen
CD
^2 puolijohdesirun 3 takapinnan. Kuvion 3F mukaisesti toisen puolijohdesirun 13
LO
§ kontaktiterminaalien 14 puoleinen pinta painetaan tätä liimakerrosta 24 vasten ja näin o ^ 30 kiinnitetään toinen puolijohdesiru 13 aihioon. Kontaktiterminaalit 14 asemoidaan kohdakkain vastaavien kontaktiaukkojen 22 kanssa.
12
Kuvion 3G esittämässä menetelmävaiheessa aihioon laminoidaan lisää eristemateriaalilevyjä 25, jotka tulevat yhdessä eristekerroksen 20 kanssa muodostamaan monisirupaketin tai piirilevyn eristeen 2. Vastakkaiselle pinnalle laminoidaan samalla johdekalvo 26, josta voidaan muodostaa esimerkiksi kuviossa 1 5 esitetty toinen johdekuvio 6. Kuvion 3H esittää aihiota laminointivaiheen jälkeen.
Kuviossa 31 on poistetaan kontaktiaukkoihin 22 liimauksen ja laminoinnin aikana kulkeutunut materiaali. Tämä voidaan tehdä hyvin esimerkiksi C02-laserilla siten, että johdekerrosta 21 käytetään maskina. Tällöin kontaktiaukot 22 saadaan avattua tarkasti johdekerrokseen 21 jo aiemmin valmistettujen kontaktiaukkojen 22 mukaisesti oikeaan 10 muotoon ja kokoon ja oikeisiin paikkoihin. Samalla valmistetaan eristeen 2 läpäisevä läpireikä 27.
Seuraavassa vaiheessa aihion pinnoille kasvatetaan yhtä tai useampaa metallia käyttämällä ensin ainakin yhtä kemiallista kasvatusmenetelmää ja tämän jälkeen kasvattamalla kerrospaksuutta ainakin yhdellä sähkökemiallisella kasvatusmenetel-15 mällä, mikäli kerrospaksuuden kasvattaminen on tarpeen. Kuvio 3J esittää aihion tämän vaiheen jälkeen. Valmistusta jatketaan kuvioimalla aihion pinnoilla olevat johdekerrokset johdekuvio iden 1 ja 6 muodostamiseksi. Kuvio 4 esittää osaa näin valmistetusta piirilevystä tai monisirupaketista.
Edellä esitettyä menetelmää voidaan toki modifioida monin tavoin. Seuraavassa 20 kuvataan joitakin tällaisia vaihtoehtoisia sovellusmuotoja kuvioihin 5A-5C viitaten.
Kuvion 5A esittämään tapaan valmistus aloitetaan aihiosta, jossa johdekerroksen 21 pinnalla on hyvin ohut eristekerros 20, jota ei tarvitse poistaa ensimmäisen ° puolijohdesirun 3 alta. Tällaista eristekerrosta 20 voidaan käyttää esimerkiksi o parantamaan adheesiota johdekerroksen 21 ja liiman välissä ja varmistamaan se, että c\j 25 liimakerrokseen mahdollisesti jäävät ilmakuplat eivät aiheuta puolijohdesirun 3 ja c johdekuvion 1 väliin huonosti eristäviä kanavia. Aihioon valmistetaan myös 05 kontaktiaukot 22.
co i^.
LO
§ Kuvion 5B puolestaan esittää sellaisen muunnelman, jossa ensimmäinen ja toinen o ^ puolijohdesiru 3, 13 on kiinnitetty toisiinsa ennen puolijohdesirujen kiinnittämistä 30 liimakerroksen 23 avulla kuvion 5A kuvaamaan aihioon. Kuvion 5B sovellusmuoto poikkeaa edellä esitetystä sovellusmuodosta myös siten, että ensimmäinen 13 puolijohdesiru 3 on nystytön eli kontaktiterminaalit ovat oleellisesti puolijohdesirun 3 pinnan tasalla.
Kuvion 5C mukaisesti kuvion 5B esittämään aihioon laminoidaan lisää kerroksia. Tämän jälkeen suoritetaan esimerkiksi edellä kuvioiden 31 ja 3J yhteydessä kuvattuja 5 menetelmävaiheita ja saadaan valmistettua kuvion 6 esittämä piirilevy tai monisirupaketti.
Kuvioiden 4 ja 6 esittämistä rakenteista valmistusta on toki mahdollista jatkaa myös valmistamalla rakenteen pinnoille lisää eriste- ja johdekuviokerroksia ja näin valmistaa monisirupaketin ympärille monikerrospiirilevyrakenne.
10 Jos paketin I/O tiheys on suuri, tällaiset lisäkerrokset voivat olla tarpeen tarvittavien johdevientien valmistamiseksi. Kerrosten lisäämisen lisäksi tai sijasta paketin kokoa on mahdollista kasvattaa leveyssuunnassa. Yhdessä sovellusmuodossa ensimmäinen puolijohdesiru 3 käsittää lukuisia kontaktiterminaaleja 4 pitkin puolijohdesirun 3 pintaa. Toinen puolijohdesim 13 taas sisältää suhteellisen vähän kontaktiterminaaleja 14 ja 15 nämä sijaitsevat lähellä puolijohdesimn 13 reunoja. Tällaisessa sovellusmuodossa ensimmäinen puolijohdesiru 3 voi olla esimerkiksi mikroprosessori ja toinen puolijohdesiru 13 voi olla muistisiru.
Edellä esitetyt esimerkit kuvaavat joitakin mahdollisia prosesseja, joiden avulla keksintöämme voidaan käyttää hyväksi. Keksintömme ei kuitenkaan rajoitu vain edellä 20 esitettyihin ensimmäiseen ja toiseen sovellusmuotoon, vaan keksintö kattaa muitakin erilaisia prosesseja ja niiden lopputuotteita, patenttivaatimusten täydessä laajuudessa ja t— ekvivalenssitulkinta huomioon ottaen. Keksintö ei myöskään rajoitu vain esimerkkien cm kuvaamiin rakenteisiin ja menetelmiin, vaan alan ammattilaiselle on selvää, että i 0 keksintömme erilaisilla sovelluksilla voidaan valmistaa hyvin monenlaisia 01 25 monisirupaketteja, elektroniikkamoduuleja ja piirilevyjä, jotka poikkeavat suurestikin c edellä esitetystä esimerkistä. Kuvioiden komponentit ja johdotukset on siis esitetty o ainoastaan havainnoilletamistarkoituksessa. Edellä esitettyjen esimerkkien rakenteisiin [g ja prosesseihin voidaan tehdä siis runsaasti muutoksia, poikkeamatta silti keksinnön o mukaisesta perusajatuksesta.
30

Claims (15)

1. Monisirupaketti, joka käsittää johdekuvion (1) ja eristeen (2) ja eristeen sisässä ensimmäisen komponentin (3), jonka kontaktiterminaalit (4) suuntautuvat johdekuviota (1) kohti ja ovat johtavasti yhdistetyt johdekuvioon (1); ja 5 toisen komponentin (13), jonka kontaktiterminaalit (14) suuntautuvat samaa johdekuviota (1) kohti ja ovat kontaktielementtien (15) välityksellä johtavasti yhdistetyt mainittuun johdekuvioon (1) ja joka on sijoitettu siten, että ensimmäinen komponentti (3) sijaitsee ainakin osittain toisen komponentin (13) ja johdekuvion (1) välissä; tunnettu siitä, että kukin kontaktielementti (15) sisältää johdekappaleen (5, 15), 10 joka sisältää metalliytimen, joka on metallurgisesti samaa kappaletta johdekuvion (1) kanssa.
2. Patenttivaatimuksen 1 mukainen monisirupaketti, tunnettu siitä, että kontaktielementit (15) ulottuvat toisen komponentin kontaktiterminaalien (14) ja johdekuvion (1) välillä pääasiassa ainoastaan monisirupaketin paksuussuunnassa (9).
3. Patenttivaatimuksen 1 tai 2 mukainen monisirupaketti, tunnettu siitä, että kukin kontaktielementti (15) koostuu lieriömäisestä johdekappaleesta.
4. Jonkin patenttivaatimuksen 1-3 mukainen monisirupaketti, tunnettu siitä, että ainakin yksi ensimmäisen komponentin kontaktiterminaali (4) on sähköisesti yhdistetty ainakin yhteen toisen komponentin kontaktiterminaaliin (14) johdetietä pitkin, joka ___ 20 johdetie koostuu osasta johdekuviota (1) sekä ensimmäisestä ja toisesta o kontaktielementistä (5, 15), jotka sijaitsevat johdekuvion (1) ja ensimmäisen g komponentin (3) sekä vastaavasti johdekuvion (1) ja toisen komponentin (13) mainittujen kontaktiterminaalien (4, 14) välissä, x o-
5. Patenttivaatimuksen 4 mukainen monisirupaketti, tunnettu siitä, että co 25 ensimmäinen kontaktielementti (5) koostuu ensimmäisestä lieriömäisestä <S johdekappaleesta ja toinen kontaktielementti (15) koostuu toisesta lieriömäisestä cv johdekappaleesta.
6. Jonkin patenttivaatimuksen 3-5 mukainen monisirupaketti, tunnettu siitä, että kukin lieriömäinen johdekappale (5, 15) sisältää metalliytimen, joka on metallurgisesti samaa kappaletta johdekuvion (1) kanssa.
7. Jonkin patenttivaatimuksen 1-6 mukainen monisirupaketti, tunnettu siitä, että 5 ainakin yksi ensimmäisen komponentin kontaktiterminaali (4) on sähköisesti yhdistetty ainakin yhteen toisen komponentin kontaktiterminaaliin (14) johdekuvion (1) ja kontaktielementtien (5, 15) kautta kulkevaa johdetietä pitkin, jonka johdetien pituus on alle 500 mikrometriä, edullisesti alle 250 mikrometriä.
8. Jonkin patenttivaatimuksen 1-7 mukainen monisirupaketti, tunnettu siitä, että 10 kontaktielementeillä (15) on kontaktiterminaalien (14) pintaa vastaan kohtisuorassa suunnassa korkeus h, joka vastaa kontaktiterminaalin (14) pinnan ja johdekuvion (1) pinnan välistä välimatkaa, sekä kontaktiterminaalien (14) pinnan suunnassa pienin leveys u'mm siten, että leveyden ja korkeuden välinen muotosuhde W —— on vähintään 0,5 ja mielellään vähintään 1. h
9. Jonkin patenttivaatimuksen 1-8 mukainen monisirupaketti, tunnettu siitä, että kontaktielementtien (15) korkeudet kontaktiterminaalien (14) pintaa vastaan kohtisuorassa suunnassa ovat alle 500 mikrometriä, edullisesti korkeintaan 200 mikrometriä.
10. Jonkin patenttivaatimuksen 1-9 mukainen monisirupaketti, tunnettu siitä, että 20 se on kiinteä osa monikerrospiirilevyä siten, että johdekuvio (1) yhtyy yhteen 21 monikerrospiirilevyn johdekuviokerroksista ja eriste (2) on osa ainakin yhtä o ^ monikerrospiirilevyn eristekerrosta. ιό o i
11. Menetelmä monisirupaketin valmistamiseksi, joka monisirupaketti käsittää x johdekuvion (1), eristeen (2) ja eristeen sisässä ensimmäisen ja toisen komponentin (3, CL 25 13) ja jossa menetelmässä: O) CO h- ^ ensimmäinen komponentti (3) asemoidaan siten, että ensimmäisen komponentin o ° (3) kontaktiterminaalit (4) suuntautuvat johdekuviota (1) kohti, toinen komponentti (13) asemoidaan siten, että toisen komponentin (13) kontaktiterminaalit (14) suuntautuvat johdekuviota (1) kohti ja että ainakin osa ensimmäisestä komponentista (3) jää toisen komponentin (13) ja johdekuvion (1) väliin, ja 5 ensimmäisen komponentin (3) kontaktiterminaalit (4) ja toisen komponentin (13) kontaktiterminaalit (14) yhdistetään johtavasti samaan johdekuvioon (1), tunnettu siitä, että ainakin toisen komponentin (13) kontaktiterminaalit (14) yhdistetään johdekuvioon (1) valmistamalla kontaktielementtejä (15), joista kukin sisältää johdekappaleen (5, 15), joka sisältää metalliytimen, joka on metallurgisesti 10 samaa kappaletta johdekuvion (1) kanssa.
12. Patenttivaatimuksen 11 mukainen menetelmä, tunnettu siitä, että toisen komponentin (13) kontaktiterminaalit (14) yhdistetään johtavasti johdekuvioon (1) siten, että eristeeseen (2) avataan kontaktireiät (17) kontaktiterminaalien (14) kohdille, ja 15 kontaktireikiin (17) kontaktiterminaalien (14) pinnoille valmistetaan johdemateriaalista kontaktielementtejä (15), jotka ulottuvat kosketukseen johdekuvion (1) materiaalin kanssa.
13. Patenttivaatimuksen 11 tai 12 mukainen menetelmä, tunnettu siitä, että ensimmäisen komponentin (3) kontaktiterminaalit (4) yhdistetään johtavasti 20 johdekuvioon (1) siten, että eristeeseen (1) avataan kontaktireiät (7) kontaktiterminaalien (4) kohdille, ja CM o kontaktireikiin (7) kontaktiterminaalien (4) pinnoille valmistetaan ^ johdemateriaalista kontaktielementtejä (5), jotka ulottuvat kosketukseen johdekuvion it (1) materiaalin kanssa. CL co 25
14. Patenttivaatimuksen 12 tai 13 mukainen menetelmä, tunnettu siitä, että LO g kontaktielementit (5, 15) valmistetaan kasvattamalla kontaktireikiin ainakin yhtä o c\J metallia kemiallisella ja/tai sähkökemiallisella kasvatusmenetelmällä.
15. Jonkin patenttivaatimuksen 12-14 mukainen menetelmä, tunnettu siitä, että se suoritetaan osana monikerrospiirilevyn valmistusmenetelmää, jolloin monisirupaketti integroidaan osaksi monikerrospiirilevyä. δ (M i tn o sj- (M X Χ CL O) 00 r^ m oo o o cv
FI20085739A 2008-07-22 2008-07-22 Monisirupaketti ja valmistusmenetelmä FI122217B (fi)

Priority Applications (4)

Application Number Priority Date Filing Date Title
FI20085739A FI122217B (fi) 2008-07-22 2008-07-22 Monisirupaketti ja valmistusmenetelmä
US12/506,519 US8659134B2 (en) 2008-07-22 2009-07-21 Multi-chip package and manufacturing method
US14/161,735 US9691724B2 (en) 2008-07-22 2014-01-23 Multi-chip package and manufacturing method
US15/611,812 US20170271288A1 (en) 2008-07-22 2017-06-02 Multi-chip package and manufacturing method

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FI20085739A FI122217B (fi) 2008-07-22 2008-07-22 Monisirupaketti ja valmistusmenetelmä
FI20085739 2008-07-22

Publications (3)

Publication Number Publication Date
FI20085739A0 FI20085739A0 (fi) 2008-07-22
FI20085739A FI20085739A (fi) 2010-04-16
FI122217B true FI122217B (fi) 2011-10-14

Family

ID=39677616

Family Applications (1)

Application Number Title Priority Date Filing Date
FI20085739A FI122217B (fi) 2008-07-22 2008-07-22 Monisirupaketti ja valmistusmenetelmä

Country Status (2)

Country Link
US (3) US8659134B2 (fi)
FI (1) FI122217B (fi)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8735735B2 (en) 2010-07-23 2014-05-27 Ge Embedded Electronics Oy Electronic module with embedded jumper conductor
US9842818B2 (en) 2016-03-28 2017-12-12 Intel Corporation Variable ball height on ball grid array packages by solder paste transfer
US10068866B2 (en) * 2016-09-29 2018-09-04 Intel Corporation Integrated circuit package having rectangular aspect ratio
US10312194B2 (en) 2016-11-04 2019-06-04 General Electric Company Stacked electronics package and method of manufacturing thereof
US10700035B2 (en) 2016-11-04 2020-06-30 General Electric Company Stacked electronics package and method of manufacturing thereof
US9966361B1 (en) 2016-11-04 2018-05-08 General Electric Company Electronics package having a multi-thickness conductor layer and method of manufacturing thereof
US9966371B1 (en) 2016-11-04 2018-05-08 General Electric Company Electronics package having a multi-thickness conductor layer and method of manufacturing thereof
US10304799B2 (en) 2016-12-28 2019-05-28 Intel Corporation Land grid array package extension
US10497648B2 (en) 2018-04-03 2019-12-03 General Electric Company Embedded electronics package with multi-thickness interconnect structure and method of making same
CN112420529B (zh) * 2020-11-27 2022-04-01 上海易卜半导体有限公司 封装件及形成封装件的方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4424014A1 (de) * 1994-07-08 1996-01-11 Ant Nachrichtentech Verfahren zur Bildung von Kontaktsockeln an Halbleiterbauelementen
US7166495B2 (en) 1996-02-20 2007-01-23 Micron Technology, Inc. Method of fabricating a multi-die semiconductor package assembly
JPH1084076A (ja) 1996-09-05 1998-03-31 Hitachi Ltd 半導体装置およびその製造方法
US6054337A (en) * 1996-12-13 2000-04-25 Tessera, Inc. Method of making a compliant multichip package
SG75873A1 (en) 1998-09-01 2000-10-24 Texas Instr Singapore Pte Ltd Stacked flip-chip integrated circuit assemblage
JP4251421B2 (ja) 2000-01-13 2009-04-08 新光電気工業株式会社 半導体装置の製造方法
JP3813402B2 (ja) 2000-01-31 2006-08-23 新光電気工業株式会社 半導体装置の製造方法
JP3913481B2 (ja) 2001-01-24 2007-05-09 シャープ株式会社 半導体装置および半導体装置の製造方法
US6910268B2 (en) 2001-03-27 2005-06-28 Formfactor, Inc. Method for fabricating an IC interconnect system including an in-street integrated circuit wafer via
US7040012B2 (en) * 2003-03-07 2006-05-09 Intel Corporation Method of electrically and mechanically connecting electronic devices to one another
KR20050001159A (ko) * 2003-06-27 2005-01-06 삼성전자주식회사 복수개의 플립 칩들을 갖는 멀티칩 패키지 및 그 제조방법
CN1577819A (zh) 2003-07-09 2005-02-09 松下电器产业株式会社 带内置电子部件的电路板及其制造方法
JP4198566B2 (ja) * 2003-09-29 2008-12-17 新光電気工業株式会社 電子部品内蔵基板の製造方法
US7005325B2 (en) 2004-02-05 2006-02-28 St Assembly Test Services Ltd. Semiconductor package with passive device integration
JP2005347424A (ja) * 2004-06-01 2005-12-15 Fuji Photo Film Co Ltd 多層配線板及びその製造方法
JP4718809B2 (ja) 2004-08-11 2011-07-06 ローム株式会社 電子装置およびそれを用いた半導体装置、ならびに半導体装置の製造方法
US20080157316A1 (en) * 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Multi-chips package and method of forming the same
US7791173B2 (en) * 2007-01-23 2010-09-07 Samsung Electronics Co., Ltd. Chip having side pad, method of fabricating the same and package using the same
US7659151B2 (en) * 2007-04-12 2010-02-09 Micron Technology, Inc. Flip chip with interposer, and methods of making same
KR100856209B1 (ko) * 2007-05-04 2008-09-03 삼성전자주식회사 집적회로가 내장된 인쇄회로기판 및 그 제조방법
FI123205B (fi) * 2008-05-12 2012-12-31 Imbera Electronics Oy Piirimoduuli ja menetelmä piirimoduulin valmistamiseksi
KR101015651B1 (ko) * 2008-12-05 2011-02-22 삼성전기주식회사 칩 내장 인쇄회로기판 및 그 제조방법
FI20095110A0 (fi) * 2009-02-06 2009-02-06 Imbera Electronics Oy Elektroniikkamoduuli, jossa on EMI-suoja

Also Published As

Publication number Publication date
US20140131870A1 (en) 2014-05-15
US20170271288A1 (en) 2017-09-21
FI20085739A (fi) 2010-04-16
US9691724B2 (en) 2017-06-27
US8659134B2 (en) 2014-02-25
US20100052129A1 (en) 2010-03-04
FI20085739A0 (fi) 2008-07-22

Similar Documents

Publication Publication Date Title
FI122217B (fi) Monisirupaketti ja valmistusmenetelmä
US7884460B2 (en) Integrated circuit packaging system with carrier and method of manufacture thereof
US7763969B2 (en) Structure with semiconductor chips embeded therein
US9728481B2 (en) System with a high power chip and a low power chip having low interconnect parasitics
KR100887558B1 (ko) 반도체 패키지
US7622800B2 (en) Stacked semiconductor packages and method therefor
US20070138630A1 (en) Structure of circuit board and method for fabricating same
US20020127770A1 (en) Die support structure
CN102709260A (zh) 半导体封装构造
CN104183555B (zh) 半导体封装件及其制法
US8981549B2 (en) Multi chip package
US8059422B2 (en) Thermally enhanced package structure
KR100321159B1 (ko) 스택형 메모리 모듈 및 그의 제조 방법
US8164200B2 (en) Stack semiconductor package and method for manufacturing the same
JP5022042B2 (ja) 半導体素子埋め込み支持基板の積層構造とその製造方法
US20120061831A1 (en) Semiconductor package and method for making the same
KR101673585B1 (ko) 다중 적층 패키지 및 이의 제조방법
CN100433327C (zh) 芯片封装体与堆叠型芯片封装结构
KR100886200B1 (ko) 칩 적층형 반도체 패키지 및 그 제조 방법
US20230369282A1 (en) Semiconductor package and method of fabricating the same
CN117594538B (zh) 芯片堆叠封装结构及其形成方法
KR100907730B1 (ko) 반도체 패키지 및 그 제조 방법
CN117038638A (zh) 一种高密度多层转接器堆叠封装结构及方法
CN115995454A (zh) 低温共烧陶瓷立体封装结构及其制法
CN114121875A (zh) 一种叠层式三维多芯片组件封装结构及其封装方法

Legal Events

Date Code Title Description
FG Patent granted

Ref document number: 122217

Country of ref document: FI

PC Transfer of assignment of patent

Owner name: GE EMBEDDED ELECTRONICS OY

PC Transfer of assignment of patent

Owner name: IMBERA TEK, LLC