JP4668608B2 - 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法 - Google Patents
半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法 Download PDFInfo
- Publication number
- JP4668608B2 JP4668608B2 JP2004381363A JP2004381363A JP4668608B2 JP 4668608 B2 JP4668608 B2 JP 4668608B2 JP 2004381363 A JP2004381363 A JP 2004381363A JP 2004381363 A JP2004381363 A JP 2004381363A JP 4668608 B2 JP4668608 B2 JP 4668608B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- bump
- semiconductor
- semiconductor substrate
- alloy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01027—Cobalt [Co]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
このような構造の半導体装置では、半導体チップの表面に金(Au)などの金属からなるバンプが設けられる。そして、そのバンプを他の半導体チップの表面に設けられたバンプまたは配線基板の表面に設けられた電極パッドに接続させることによって、半導体チップが他の半導体チップまたは配線基板との間に所定間隔を保って接合される。また、その接合の際には、半導体チップ間または半導体チップと配線基板との間にACF(Anisotropic Conductive Film:異方性導電フィルム)が介在される。これにより、半導体チップ間または半導体チップと配線基板との間がACFで封止されるとともに、バンプの接合部分でACFに含まれている導電性カプセルが潰れて、バンプとバンプまたは電極パッドとの良好な電気接続が達成される。
そこで、この発明の目的は、バンプの材料である金属のマイグレーションによるバンプ間の短絡を防止することができる半導体チップおよびそれを用いた半導体装置、ならびにその半導体チップの製造方法を提供することである。
請求項2記載の発明は、半導体基板と、この半導体基板の表面から隆起し、金属材料からなるバンプと、このバンプの表面全域を被覆し、前記バンプを構成する金属と他の種類の金属との合金からなる合金膜とを含み、前記バンプは、銅からなり、前記合金膜は、銅とチタン、アルミニウム、ニッケルまたはコバルトとの合金からなることを特徴とする半導体チップである。
請求項3記載の発明は、半導体基板と、この半導体基板の表面から隆起し、金属材料からなるバンプと、このバンプの表面全域を被覆し、前記バンプを構成する金属と他の種類の金属との合金からなる合金膜とを含み、前記バンプは、Sn−Pb半田からなり、前記合金膜は、Sn−Pb半田とチタン、アルミニウム、ニッケルまたはコバルトとの合金からなることを特徴とする半導体チップである。
これらの構成によれば、金、銅、またはSn−Pb半田からなるバンプの表面が、それぞれ、金とチタン、アルミニウム、ニッケルもしくはコバルトとの合金、銅とチタン、アルミニウム、ニッケルもしくはコバルトとの合金、または、Sn−Pb半田とチタン、アルミニウム、ニッケルもしくはコバルトとの合金からなる合金膜で被覆されている。これにより、この半導体チップが他の半導体チップや配線基板などの固体装置の表面に対して樹脂層を挟んで接合されたときに、バンプを形成する金属材料に含まれる金属原子が樹脂層中に移動する現象(マイグレーション)を防止することができ、そのような現象に起因するバンプ間の短絡を防止することができる。
請求項4記載の発明は、前記半導体基板の表面には、多層配線構造が形成されており、前記多層配線構造の最上層の配線層の一部は、表面保護膜に形成された開口からパッドとして露出しており、この開口を覆うように、前記バンプが、前記表面保護膜から隆起して形成されていることを特徴とする請求項1ないし3のいずれか1項に記載の半導体チップである。
請求項5記載の発明は、半導体チップを固体装置の表面に接合した構造の半導体装置であって、前記半導体チップが、請求項1ないし4のいずれか1項に記載の半導体チップからなることを特徴とする半導体装置である。
この構成によれば、半導体チップと固体装置との間に樹脂層が介在されるときに、バンプを形成する金属材料に含まれる金属原子が樹脂層中に移動する現象(マイグレーション)を防止することができ、そのような現象に起因するバンプ間の短絡を防止することができる。
請求項6記載の発明は、活性面を有する親チップの上に、活性面を有する子チップを、前記親チップの前記活性面と前記子チップの前記活性面とを対向させて接合した構成の半導体装置であって、前記親チップおよび前記子チップのいずれもが、請求項1ないし4のいずれか1項に記載の半導体チップであることを特徴とする半導体装置である。
請求項7記載の発明は、活性面を有する親チップの上に、活性面を有する子チップを、前記親チップの前記活性面と前記子チップの前記活性面とを対向させて接合した構成の半導体装置であって、前記親チップおよび前記子チップのいずれかが、請求項1ないし4のいずれか1項に記載の半導体チップであることを特徴とする半導体装置である。
請求項8記載の発明は、前記固体装置が、配線基板であることを特徴とする請求項5に記載の半導体装置である。
請求項10記載の発明は、前記親チップと前記子チップとの間に介在される樹脂層を含むことを特徴とする請求項6または7に記載の半導体装置である。
請求項11記載の発明は、前記樹脂層が、異方性導電膜であることを特徴とする請求項9または10に記載の半導体装置である。
この構成によれば、半導体チップと固体装置との間における良好な電気接続を達成することができる。また、バンプを形成する金属材料に含まれる金属原子が樹脂層としての異方性導電膜中に移動する現象(マイグレーション)を防止することができ、そのような現象に起因するバンプ間の短絡を防止することができる。
請求項12記載の発明は、前記親チップにおいて、前記活性面の周縁部に、外部接続用のパッドが形成されており、当該半導体装置が、リード部を有するリードフレームと、前記外部接続用のパッドと、前記リードフレームの前記リード部とを電気的に接続しているボンディングワイヤとをさらに含むことを特徴とする請求項6,7または10に記載の半導体装置である。
請求項13記載の発明は、前記半導体チップと、前記リードフレームの前記リード部とを封止して半導体パッケージを構成する封止樹脂をさらに含むことを特徴とする請求項12に記載の半導体装置である。
請求項14記載の発明は、前記リード部の一部は、前記封止樹脂から露出して外部接続部として機能することを特徴とする請求項13記載の半導体装置である。
請求項16記載の発明は、半導体基板の表面から隆起し、銅からなるバンプを形成するバンプ形成工程と、前記バンプが形成された前記半導体基板の表面全域に、チタン、アルミニウム、ニッケルまたはコバルトからなる金属膜を形成する金属膜形成工程と、この金属膜形成工程の後に、前記半導体基板を熱処理して、前記バンプを構成する銅と前記金属膜を構成するチタン、アルミニウム、ニッケルまたはコバルトとを合金化させる合金化工程と、この合金化工程の後に、前記金属膜の合金化されていない部分をエッチングによって除去する工程とを含むことを特徴とする半導体チップの製造方法である。
請求項17記載の発明は、半導体基板の表面から隆起し、Sn−Pb半田からなるバンプを形成するバンプ形成工程と、前記バンプが形成された前記半導体基板の表面全域に、チタン、アルミニウム、ニッケルまたはコバルトからなる金属膜を形成する金属膜形成工程と、この金属膜形成工程の後に、前記半導体基板を熱処理して、前記バンプを構成するSn−Pb半田と前記金属膜を構成するチタン、アルミニウム、ニッケルまたはコバルトとを合金化させる合金化工程と、この合金化工程の後に、前記金属膜の合金化されていない部分をエッチングによって除去する工程とを含むことを特徴とする半導体チップの製造方法である。
図1は、この発明の一実施形態に係る半導体装置の構成を説明するための図解的な断面図である。この半導体装置は、いわゆるチップ・オン・チップ構造を有していて、親チップ1上に子チップ2を接合して構成されている。
親チップ1および子チップ2は、いずれも半導体チップ(たとえば、シリコンチップ)であり、親チップ1の活性面(デバイスが形成された活性領域側表面)に子チップ2の活性面を対向させたフェース・ツー・フェース状態で接合されている。より具体的には、親チップ1は、活性面を上方に向けた姿勢で、リードフレーム3のアイランド部4にダイボンディングされており、この親チップ1の上面に、子チップがフェースダウン姿勢で接合されている。親チップ1は、外部接続用のパッド5を活性面の周縁部に有しており、このパッド5が、リードフレーム3のリード部6にボンディングワイヤ7を介して電気接続されている。そして、親チップ1、子チップ2、リードフレーム3およびボンディングワイヤ7が封止樹脂8によって封止されて、半導体パッケージが構成されている。リード部6の一部は、封止樹脂8から露出し、外部接続部(アウターリード部)として機能する。
また、親チップ1の活性面と子チップ2の活性面との間には、親チップ1と子チップ2との接合の際に、ACF(Anisotropic Conductive Film:異方性導電フィルム)9が介在される。これにより、親チップ1と子チップ2との間が封止されて、親チップ1および子チップの活性面を保護することができるとともに、親チップ1のバンプB1と子チップ2のバンプB2の接合部分では、ACF9に含まれている導電性カプセルが潰れて導電性を発揮することによって、バンプB1とバンプB2との良好な電気接続を達成することができる。
なお、図示しないが、子チップ2に形成されるバンプB2についても、親チップ1のバンプB1と同様に、金(Au)からなり、子チップ2の最表面を覆う表面保護膜から隆起して形成され、その表面保護膜から露出した表面全域が金とチタンとの合金からなる合金膜で覆われている。
次に、図3(b)に示すように、バンプB1が形成された半導体基板11の表面上の全域(表面保護膜13およびバンプB1の表面全域)に、たとえば、スパッタ法またはCVD(Chemical Vapor Deposition:化学蒸着法)などの蒸着法によって、チタン膜16を形成する(金属膜形成工程)。
なお、子チップ2についても、親チップ1の場合と同様な手法によって製造することができる。
以上、この発明の一実施形態を説明したが、この発明は他の形態で実施することもできる。たとえば、バンプB1,B2の表面全域を被覆する合金膜15が金とチタンとの合金からなる場合を例示したが、半導体基板の表面上にチタン以外の金属膜が形成され、その形成後に熱処理が行われることによって、バンプの表面に、金とチタン以外の金属との合金からなる合金膜が形成されてもよい。すなわち、半導体基板の表面上に形成される金属膜は、金と合金化可能な金属材料からなる膜であればよく、たとえば、アルミニウム(Al)、ニッケル(Ni)またはコバルト(Co)からなる金属膜が形成され、その後に熱処理が行われることによって、バンプの表面に、金とアルミニウム、ニッケルまたはコバルトとの合金からなる合金膜が形成されてもよい。さらに、合金膜は、金を含む2種類の金属の合金に限らず、金を含む3種類以上の金属の合金からなってもよい。
さらにまた、互いに接合される半導体チップと固体装置(半導体チップまたは配線基板)の両方にバンプを設けておく必要はなく、いずれか一方にのみバンプを設けておいてもよい。たとえば、配線基板上に半導体チップをフリップチップ接合する場合に、半導体チップ側にのみバンプを設けておき、このバンプを配線基板上の電極パッドなどの配線導体に接合するようにしてもよい。
2 子チップ(半導体チップ)
11 半導体基板
15 合金膜
16 チタン膜(金属膜)
B1 バンプ
B2 バンプ
Claims (17)
- 半導体基板と、
この半導体基板の表面から隆起し、金属材料からなるバンプと、
このバンプの表面全域を被覆し、前記バンプを構成する金属と他の種類の金属との合金からなる合金膜とを含み、
前記バンプは、金からなり、
前記合金膜は、金とチタン、アルミニウム、ニッケルまたはコバルトとの合金からなることを特徴とする半導体チップ。 - 半導体基板と、
この半導体基板の表面から隆起し、金属材料からなるバンプと、
このバンプの表面全域を被覆し、前記バンプを構成する金属と他の種類の金属との合金からなる合金膜とを含み、
前記バンプは、銅からなり、
前記合金膜は、銅とチタン、アルミニウム、ニッケルまたはコバルトとの合金からなることを特徴とする半導体チップ。 - 半導体基板と、
この半導体基板の表面から隆起し、金属材料からなるバンプと、
このバンプの表面全域を被覆し、前記バンプを構成する金属と他の種類の金属との合金からなる合金膜とを含み、
前記バンプは、Sn−Pb半田からなり、
前記合金膜は、Sn−Pb半田とチタン、アルミニウム、ニッケルまたはコバルトとの合金からなることを特徴とする半導体チップ。 - 前記半導体基板の表面には、多層配線構造が形成されており、
前記多層配線構造の最上層の配線層の一部は、表面保護膜に形成された開口からパッドとして露出しており、この開口を覆うように、前記バンプが、前記表面保護膜から隆起して形成されていることを特徴とする請求項1ないし3のいずれか1項に記載の半導体チップ。 - 半導体チップを固体装置の表面に接合した構造の半導体装置であって、
前記半導体チップが、請求項1ないし4のいずれか1項に記載の半導体チップからなることを特徴とする半導体装置。 - 活性面を有する親チップの上に、活性面を有する子チップを、前記親チップの前記活性面と前記子チップの前記活性面とを対向させて接合した構成の半導体装置であって、
前記親チップおよび前記子チップのいずれもが、請求項1ないし4のいずれか1項に記載の半導体チップであることを特徴とする半導体装置。 - 活性面を有する親チップの上に、活性面を有する子チップを、前記親チップの前記活性面と前記子チップの前記活性面とを対向させて接合した構成の半導体装置であって、
前記親チップおよび前記子チップのいずれかが、請求項1ないし4のいずれか1項に記載の半導体チップであることを特徴とする半導体装置。 - 前記固体装置が、配線基板であることを特徴とする請求項5に記載の半導体装置。
- 前記半導体チップと前記固体装置との間に介在される樹脂層を含むことを特徴とする請求項5または8に記載の半導体装置。
- 前記親チップと前記子チップとの間に介在される樹脂層を含むことを特徴とする請求項6または7に記載の半導体装置。
- 前記樹脂層が、異方性導電膜であることを特徴とする請求項9または10に記載の半導体装置。
- 前記親チップにおいて、前記活性面の周縁部に、外部接続用のパッドが形成されており、当該半導体装置が、
リード部を有するリードフレームと、
前記外部接続用のパッドと、前記リードフレームの前記リード部とを電気的に接続しているボンディングワイヤとをさらに含むことを特徴とする請求項6,7または10に記載の半導体装置。 - 前記半導体チップと、前記リードフレームの前記リード部とを封止して半導体パッケージを構成する封止樹脂をさらに含むことを特徴とする請求項12に記載の半導体装置。
- 前記リード部の一部は、前記封止樹脂から露出して外部接続部として機能することを特徴とする請求項13記載の半導体装置。
- 半導体基板の表面から隆起し、金からなるバンプを形成するバンプ形成工程と、
前記バンプが形成された前記半導体基板の表面全域に、チタン、アルミニウム、ニッケルまたはコバルトからなる金属膜を形成する金属膜形成工程と、
この金属膜形成工程の後に、前記半導体基板を熱処理して、前記バンプを構成する金と前記金属膜を構成するチタン、アルミニウム、ニッケルまたはコバルトとを合金化させる合金化工程と、
この合金化工程の後に、前記金属膜の合金化されていない部分をエッチングによって除去する工程とを含むことを特徴とする半導体チップの製造方法。 - 半導体基板の表面から隆起し、銅からなるバンプを形成するバンプ形成工程と、
前記バンプが形成された前記半導体基板の表面全域に、チタン、アルミニウム、ニッケルまたはコバルトからなる金属膜を形成する金属膜形成工程と、
この金属膜形成工程の後に、前記半導体基板を熱処理して、前記バンプを構成する銅と前記金属膜を構成するチタン、アルミニウム、ニッケルまたはコバルトとを合金化させる合金化工程と、
この合金化工程の後に、前記金属膜の合金化されていない部分をエッチングによって除去する工程とを含むことを特徴とする半導体チップの製造方法。 - 半導体基板の表面から隆起し、Sn−Pb半田からなるバンプを形成するバンプ形成工程と、
前記バンプが形成された前記半導体基板の表面全域に、チタン、アルミニウム、ニッケルまたはコバルトからなる金属膜を形成する金属膜形成工程と、
この金属膜形成工程の後に、前記半導体基板を熱処理して、前記バンプを構成するSn−Pb半田と前記金属膜を構成するチタン、アルミニウム、ニッケルまたはコバルトとを合金化させる合金化工程と、
この合金化工程の後に、前記金属膜の合金化されていない部分をエッチングによって除去する工程とを含むことを特徴とする半導体チップの製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004381363A JP4668608B2 (ja) | 2004-12-28 | 2004-12-28 | 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法 |
US11/794,243 US7956460B2 (en) | 2004-12-28 | 2005-12-27 | Semiconductor chip and method for manufacturing same, electrode structure of semiconductor chip and method for forming same, and semiconductor device |
CNA2005800448587A CN101088152A (zh) | 2004-12-28 | 2005-12-27 | 半导体芯片及其制造方法、半导体芯片的电极结构及其形成方法以及半导体装置 |
PCT/JP2005/023911 WO2006070808A1 (ja) | 2004-12-28 | 2005-12-27 | 半導体チップおよびその製造方法、半導体チップの電極構造およびその形成方法、ならびに半導体装置 |
US13/095,193 US8269347B2 (en) | 2004-12-28 | 2011-04-27 | Semiconductor chip, electrode structure therefor and method for forming same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004381363A JP4668608B2 (ja) | 2004-12-28 | 2004-12-28 | 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006186279A JP2006186279A (ja) | 2006-07-13 |
JP4668608B2 true JP4668608B2 (ja) | 2011-04-13 |
Family
ID=36739138
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004381363A Expired - Fee Related JP4668608B2 (ja) | 2004-12-28 | 2004-12-28 | 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP4668608B2 (ja) |
CN (1) | CN101088152A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5316261B2 (ja) | 2009-06-30 | 2013-10-16 | 富士通株式会社 | マルチチップモジュールおよびプリント基板ユニット並びに電子機器 |
JP6655461B2 (ja) * | 2016-04-28 | 2020-02-26 | ラピスセミコンダクタ株式会社 | 半導体装置、半導体チップ及び半導体チップのテスト方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0465832A (ja) * | 1990-07-06 | 1992-03-02 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH04266037A (ja) * | 1991-02-20 | 1992-09-22 | Matsushita Electric Ind Co Ltd | 半導体素子の実装構造体 |
JP2003201574A (ja) * | 2001-10-25 | 2003-07-18 | Seiko Epson Corp | 無電解メッキ装置、バンプ付き半導体ウエハ及びバンプ付き半導体チップ並びにこれらの製造方法、半導体装置、回路基板並びに電子機器 |
-
2004
- 2004-12-28 JP JP2004381363A patent/JP4668608B2/ja not_active Expired - Fee Related
-
2005
- 2005-12-27 CN CNA2005800448587A patent/CN101088152A/zh active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0465832A (ja) * | 1990-07-06 | 1992-03-02 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH04266037A (ja) * | 1991-02-20 | 1992-09-22 | Matsushita Electric Ind Co Ltd | 半導体素子の実装構造体 |
JP2003201574A (ja) * | 2001-10-25 | 2003-07-18 | Seiko Epson Corp | 無電解メッキ装置、バンプ付き半導体ウエハ及びバンプ付き半導体チップ並びにこれらの製造方法、半導体装置、回路基板並びに電子機器 |
Also Published As
Publication number | Publication date |
---|---|
JP2006186279A (ja) | 2006-07-13 |
CN101088152A (zh) | 2007-12-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4908750B2 (ja) | 半導体装置 | |
JP4074862B2 (ja) | 半導体装置の製造方法、半導体装置、および半導体チップ | |
JP5624649B2 (ja) | 基板に取り付けられたスタッドバンプを伴う、フリップチップパッケージング用の可融性入出力相互接続システムおよび方法 | |
TWI261330B (en) | Contact structure on chip and package thereof | |
US7420814B2 (en) | Package stack and manufacturing method thereof | |
JP6547745B2 (ja) | 半導体装置およびその製造方法 | |
TW201222752A (en) | Packaging assembly, integrated circuit device and method of forming the same | |
TW200529384A (en) | Semiconductor device and method of manufacturing the same | |
US8269347B2 (en) | Semiconductor chip, electrode structure therefor and method for forming same | |
US7612456B2 (en) | Electronic device, semiconductor device using same, and method for manufacturing semiconductor device | |
US20050151268A1 (en) | Wafer-level assembly method for chip-size devices having flipped chips | |
WO2015198839A1 (ja) | 半導体装置およびその製造方法 | |
JP2007049103A (ja) | 半導体チップおよびその製造方法、ならびに半導体装置 | |
WO2007023747A1 (ja) | 半導体チップおよびその製造方法ならびに半導体装置 | |
JP6544354B2 (ja) | 半導体装置の製造方法 | |
JP2010525553A (ja) | 半導体装置のバンプ構造 | |
JP2012190939A (ja) | 半導体装置およびその製造方法 | |
TWI500129B (zh) | 半導體覆晶接合結構及方法 | |
JP4668608B2 (ja) | 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法 | |
JPH11214448A (ja) | 半導体装置および半導体装置の製造方法 | |
JP6593119B2 (ja) | 電極構造、接合方法及び半導体装置 | |
TW558782B (en) | Fabrication method for strengthened flip-chip solder bump | |
JPH11186309A (ja) | 半導体装置および半導体装置の製造方法 | |
JP4791104B2 (ja) | 半導体チップおよび半導体チップの製造方法 | |
US11935824B2 (en) | Integrated circuit package module including a bonding system |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070904 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100715 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100913 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101014 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101207 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110106 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140121 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4668608 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |