JP2006186279A - 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法 - Google Patents

半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法 Download PDF

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Abstract

【課題】バンプの材料である金属のマイグレーションによるバンプ間の短絡を防止することができる半導体チップおよびそれを用いた半導体装置、ならびにその半導体チップの製造方法を提供する。
【解決手段】親チップ１は、その基体をなす半導体基板１１と、半導体基板１１の表面を覆う表面保護膜１３と、この表面保護膜１３に形成された開口１４を覆うように、表面保護膜１３から隆起して形成され、金（Ａｕ）からなるバンプＢ１とを有している。そして、バンプＢ１の表面には、このバンプＢ１の材料である金とチタン（Ｔｉ）との合金からなる合金膜１５が全域に形成されている。
【選択図】 図２

Description

この発明は、チップ・オン・チップ構造やフリップ・チップ・ボンディング構造の半導体装置およびそのような半導体装置に用いられる半導体チップ、ならびに半導体チップの製造方法に関する。
半導体装置の小型化および高集積化を図るための構造として、半導体チップの表面を他の半導体チップの表面に対向させて接合する、チップ・オン・チップ構造や、半導体チップの表面を配線基板に対向させて接合する、フリップ・チップ・ボンディング構造が知られている。
このような構造の半導体装置では、半導体チップの表面に金（Ａｕ）などの金属からなるバンプが設けられる。そして、そのバンプを他の半導体チップの表面に設けられたバンプまたは配線基板の表面に設けられた電極パッドに接続させることによって、半導体チップが他の半導体チップまたは配線基板との間に所定間隔を保って接合される。また、その接合の際には、半導体チップ間または半導体チップと配線基板との間にＡＣＦ（Anisotropic Conductive Film：異方性導電フィルム）が介在される。これにより、半導体チップ間または半導体チップと配線基板との間がＡＣＦで封止されるとともに、バンプの接合部分でＡＣＦに含まれている導電性カプセルが潰れて、バンプとバンプまたは電極パッドとの良好な電気接続が達成される。
特開２００３−２９７８６８号公報
ところが、半導体チップの表面で隣り合うバンプ間の間隔は、最小１５μｍ程度と狭いうえに、バンプの材料である金属は、マイグレーションを生じやすいため、それら隣り合うバンプ間で短絡を生じるおそれがある。
そこで、この発明の目的は、バンプの材料である金属のマイグレーションによるバンプ間の短絡を防止することができる半導体チップおよびそれを用いた半導体装置、ならびにその半導体チップの製造方法を提供することである。
上記の目的を達成するための請求項１記載の発明は、半導体基板と、この半導体基板の表面から隆起し、金属材料からなるバンプと、このバンプの表面全域（前記半導体基板の表面から露出する表面全域）を被覆し、前記バンプを構成する金属と他の種類の金属との合金からなる合金膜とを含むことを特徴とする半導体チップである。
この構成によれば、金属からなるバンプの表面が合金膜で被覆されているので、この半導体チップが他の半導体チップや配線基板などの固体装置の表面に対して樹脂層を挟んで接合されたときに、バンプを形成する金属材料に含まれる金属原子が樹脂層中に移動する現象（マイグレーション）を防止することができ、そのような現象に起因するバンプ間の短絡を防止することができる。
なお、前記バンプを形成する金属材料は、金（Ａｕ）または銅（Ｃｕ）の単一元素からなるものであってもよいし、半田（たとえば、Ｓｎ−Ｐｂ半田）のように複数元素からなるものであってもよい。
請求項２記載の発明は、前記バンプは、金からなり、前記合金膜は、金とチタン、アルミニウム、ニッケルまたはコバルトとの合金からなることを特徴とする請求項１記載の半導体チップである。
この構成によれば、合金膜を確実かつ容易に形成することができる。
請求項３記載の発明は、半導体チップを固体装置の表面に接合した構造の半導体装置であって、前記半導体チップが、請求項１または２記載の半導体チップからなることを特徴とする半導体装置である。
この構成によれば、半導体チップと固体装置との間に樹脂層が介在されるときに、バンプを形成する金属材料に含まれる金属原子が樹脂層中に移動する現象（マイグレーション）を防止することができ、そのような現象に起因するバンプ間の短絡を防止することができる。
請求項４記載の発明は、前記半導体チップと前記固体装置との間に介在される異方性導電膜を含むことを特徴とする請求項３記載の半導体装置である。
この構成によれば、半導体チップと固体装置との間における良好な電気接続を達成することができる。また、バンプを形成する金属材料に含まれる金属原子が樹脂層としての異方性導電膜中に移動する現象（マイグレーション）を防止することができ、そのような現象に起因するバンプ間の短絡を防止することができる。
請求項５記載の発明は、半導体基板の表面から隆起し、金属材料からなるバンプを形成するバンプ形成工程と、前記バンプが形成された前記半導体基板の表面全域に、前記バンプを構成する金属と合金化可能な他の種類の金属からなる金属膜を形成する金属膜形成工程と、この金属膜形成工程の後に、前記半導体基板を熱処理して、前記バンプを構成する金属と前記金属膜を構成する金属とを合金化させる合金化工程と、この合金化工程の後に、前記金属膜の合金化されていない部分をエッチングによって除去する工程とを含むことを特徴とする半導体チップの製造方法である。
この方法によれば、バンプが形成された半導体基板の表面全域に金属膜が形成された後、その半導体基板が熱処理されることにより、金属膜のバンプの表面と接する部分は、バンプを構成する金属と金属膜を構成する金属との相互拡散による合金膜となる。そのため、熱処理後に、金属膜の合金化されていない部分、つまり合金膜を除く部分をエッチングすることにより、合金膜で被覆されたバンプを有する半導体チップを、確実かつ簡単に得ることができる。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の構成を説明するための図解的な断面図である。この半導体装置は、いわゆるチップ・オン・チップ構造を有していて、親チップ１上に子チップ２を接合して構成されている。
親チップ１および子チップ２は、いずれも半導体チップ（たとえば、シリコンチップ）であり、親チップ１の活性面（デバイスが形成された活性領域側表面）に子チップ２の活性面を対向させたフェース・ツー・フェース状態で接合されている。より具体的には、親チップ１は、活性面を上方に向けた姿勢で、リードフレーム３のアイランド部４にダイボンディングされており、この親チップ１の上面に、子チップがフェースダウン姿勢で接合されている。親チップ１は、外部接続用のパッド５を活性面の周縁部に有しており、このパッド５が、リードフレーム３のリード部６にボンディングワイヤ７を介して電気接続されている。そして、親チップ１、子チップ２、リードフレーム３およびボンディングワイヤ７が封止樹脂８によって封止されて、半導体パッケージが構成されている。リード部６の一部は、封止樹脂８から露出し、外部接続部（アウターリード部）として機能する。
親チップ１および子チップ２の活性面には、複数のバンプＢ１，Ｂ２がそれぞれ形成されている。親チップ１のバンプＢ１と子チップ２のバンプＢ２とは、互いに頂面を突き合わせて接合されている。これにより、親チップ１および子チップ２は、バンプＢ１，Ｂ２を介して電気的に接続され、かつ、所定間隔を保った状態で機械的に接合されている。
また、親チップ１の活性面と子チップ２の活性面との間には、親チップ１と子チップ２との接合の際に、ＡＣＦ（Anisotropic Conductive Film：異方性導電フィルム）９が介在される。これにより、親チップ１と子チップ２との間が封止されて、親チップ１および子チップの活性面を保護することができるとともに、親チップ１のバンプＢ１と子チップ２のバンプＢ２の接合部分では、ＡＣＦ９に含まれている導電性カプセルが潰れて導電性を発揮することによって、バンプＢ１とバンプＢ２との良好な電気接続を達成することができる。
図２は、親チップ１に形成されるバンプＢ１の詳しい構成を説明するための断面図である。親チップ１の基体をなす半導体基板（たとえば、シリコン基板）１１の表面には、たとえば、多層配線構造が形成されている。その最上層の配線層１２の一部は、表面保護膜１３に形成された開口１４からパッドとして露出しており、この開口１４を覆うように、金（Ａｕ）からなるバンプＢ１が、表面保護膜１３から隆起して形成されている。
バンプＢ１の表面には、このバンプＢ１の材料である金とチタン（Ｔｉ）との合金からなる合金膜１５が全域に形成されている。言い換えれば、表面保護膜１３から露出するバンプＢ１の頂面および側面は、その全域が、バンプＢ１の材料である金とチタン（Ｔｉ）との合金（Ａｕ−Ｔｉ）からなる合金膜１５によって被覆されている。
なお、図示しないが、子チップ２に形成されるバンプＢ２についても、親チップ１のバンプＢ１と同様に、金（Ａｕ）からなり、子チップ２の最表面を覆う表面保護膜から隆起して形成され、その表面保護膜から露出した表面全域が金とチタンとの合金からなる合金膜で覆われている。
以上の構成によれば、金からなるバンプＢ１，Ｂ２の表面が、金とチタンとの合金からなる合金膜１５で被覆されているので、それらバンプＢ１，Ｂ２の金原子がＡＣＦ９の樹脂中に移動する現象（マイグレーション）を防止することができる。よって、そのようなマイグレーションに起因して、親チップ１の表面で隣り合うバンプＢ１間、子チップ２の表面で隣り合うバンプＢ２間および互いに接合されないバンプＢ１，Ｂ２間が短絡することを防止することができる。
図３は、親チップ１の製造工程を工程順に示す断面図である。まず、図３（ａ）に示すように、ウエハ状態の半導体基板１１の表面を被覆する表面保護膜１３に、配線層１２の一部をパッドとして露出させるための開口１４を形成した後、たとえば、金を用いためっき工程を行うことによって、バンプＢ１を形成する（バンプ形成工程）。
次に、図３（ｂ）に示すように、バンプＢ１が形成された半導体基板１１の表面上の全域（表面保護膜１３およびバンプＢ１の表面全域）に、たとえば、スパッタ法またはＣＶＤ（Chemical Vapor Deposition：化学蒸着法）などの蒸着法によって、チタン膜１６を形成する（金属膜形成工程）。
そして、その最表面全域にチタン膜１６が形成された半導体基板１１を、たとえば、ラピッドサーマルアニールや拡散炉などの熱処理装置に搬入し、１００〜４００℃の温度条件で数秒〜数十分間にわたって加熱（熱処理）する。この熱処理によって、図３（ｃ）に示すように、チタン膜１６のバンプＢ１の表面と接する部分は、バンプＢ１の金とチタン膜１６のチタンとの相互拡散による合金膜１５となる（合金化工程）。
その後、チタンを良好にエッチングし、金とチタンとの合金をエッチングしない性質を有するエッチング液、たとえば、過酸化水素水または硫酸を少なくとも含むエッチング液を、合金膜１５およびチタン膜１６を有する半導体基板１１の表面に供給する。これにより、図３（ｄ）に示すように、チタン膜１６がエッチングされ、合金膜１５がエッチングされずに残り、合金膜１５で被覆されたバンプＢ１を有する親チップ１が得られる。
このような製造工程によれば、合金膜１５で被覆されたバンプＢ１を有する親チップ１を、確実かつ簡単に得ることができる。
なお、子チップ２についても、親チップ１の場合と同様な手法によって製造することができる。
以上、この発明の一実施形態を説明したが、この発明は他の形態で実施することもできる。たとえば、バンプＢ１，Ｂ２の表面全域を被覆する合金膜１５が金とチタンとの合金からなる場合を例示したが、半導体基板の表面上にチタン以外の金属膜が形成され、その形成後に熱処理が行われることによって、バンプの表面に、金とチタン以外の金属との合金からなる合金膜が形成されてもよい。すなわち、半導体基板の表面上に形成される金属膜は、金と合金化可能な金属材料からなる膜であればよく、たとえば、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）またはコバルト（Ｃｏ）からなる金属膜が形成され、その後に熱処理が行われることによって、バンプの表面に、金とアルミニウム、ニッケルまたはコバルトとの合金からなる合金膜が形成されてもよい。さらに、合金膜は、金を含む２種類の金属の合金に限らず、金を含む３種類以上の金属の合金からなってもよい。
また、バンプを形成する金属材料は、金に限らず、銅（Ｃｕ）であってもよい。さらには、金や銅などの単一元素からなる材料に限らず、半田（たとえば、Ｓｎ−Ｐｂ半田）のように複数元素からなる材料であってもよい。バンプが半田からなる場合、そのバンプの表面に、半田との合金膜を形成することにより、半田に含まれる金属原子のマイグレーションを防止することができる。
また、チップ・オン・チップ構造の半導体装置を例示したが、この発明は、半導体チップの表面を配線基板（固体装置）に対向させて接合するフリップ・チップ・ボンディング構造の半導体装置に適用されてもよい。
さらにまた、互いに接合される半導体チップと固体装置（半導体チップまたは配線基板）の両方にバンプを設けておく必要はなく、いずれか一方にのみバンプを設けておいてもよい。たとえば、配線基板上に半導体チップをフリップチップ接合する場合に、半導体チップ側にのみバンプを設けておき、このバンプを配線基板上の電極パッドなどの配線導体に接合するようにしてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
この発明の一実施形態に係る半導体装置の構成を説明するための図解的な断面図である。 図１の半導体装置を構成する親チップ（半導体チップ）に形成されるバンプの詳しい構成を説明するための断面図である。 上記親チップの製造工程を工程順に示す断面図である。
符号の説明
１ 親チップ（半導体チップ）
２ 子チップ（半導体チップ）
１１ 半導体基板
１５ 合金膜
１６ チタン膜（金属膜）
Ｂ１ バンプ
Ｂ２ バンプ

Claims (5)

  1. 半導体基板と、
    この半導体基板の表面から隆起し、金属材料からなるバンプと、
    このバンプの表面全域を被覆し、前記バンプを構成する金属と他の種類の金属との合金からなる合金膜とを含むことを特徴とする半導体チップ。
  2. 前記バンプは、金からなり、
    前記合金膜は、金とチタン、アルミニウム、ニッケルまたはコバルトとの合金からなることを特徴とする請求項１記載の半導体チップ。
  3. 半導体チップを固体装置の表面に接合した構造の半導体装置であって、
    前記半導体チップが、請求項１または２記載の半導体チップからなることを特徴とする半導体装置。
  4. 前記半導体チップと前記固体装置との間に介在される異方性導電膜を含むことを特徴とする請求項３記載の半導体装置。
  5. 半導体基板の表面から隆起し、金属材料からなるバンプを形成するバンプ形成工程と、
    前記バンプが形成された前記半導体基板の表面全域に、前記バンプを構成する金属と合金化可能な他の種類の金属からなる金属膜を形成する金属膜形成工程と、
    この金属膜形成工程の後に、前記半導体基板を熱処理して、前記バンプを構成する金属と前記金属膜を構成する金属とを合金化させる合金化工程と、
    この合金化工程の後に、前記金属膜の合金化されていない部分をエッチングによって除去する工程とを含むことを特徴とする半導体チップの製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
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JP2011014565A (ja) * 2009-06-30 2011-01-20 Fujitsu Ltd マルチチップモジュールおよびプリント基板ユニット並びに電子機器

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0465832A (ja) * 1990-07-06 1992-03-02 Fujitsu Ltd 半導体装置の製造方法
JPH04266037A (ja) * 1991-02-20 1992-09-22 Matsushita Electric Ind Co Ltd 半導体素子の実装構造体
JP2003201574A (ja) * 2001-10-25 2003-07-18 Seiko Epson Corp 無電解メッキ装置、バンプ付き半導体ウエハ及びバンプ付き半導体チップ並びにこれらの製造方法、半導体装置、回路基板並びに電子機器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0465832A (ja) * 1990-07-06 1992-03-02 Fujitsu Ltd 半導体装置の製造方法
JPH04266037A (ja) * 1991-02-20 1992-09-22 Matsushita Electric Ind Co Ltd 半導体素子の実装構造体
JP2003201574A (ja) * 2001-10-25 2003-07-18 Seiko Epson Corp 無電解メッキ装置、バンプ付き半導体ウエハ及びバンプ付き半導体チップ並びにこれらの製造方法、半導体装置、回路基板並びに電子機器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011014565A (ja) * 2009-06-30 2011-01-20 Fujitsu Ltd マルチチップモジュールおよびプリント基板ユニット並びに電子機器
US8395904B2 (en) 2009-06-30 2013-03-12 Fujitsu Limited Multichip module, printed circuit board unit, and electronic apparatus

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