WO2006070808A1 - 半導体チップおよびその製造方法、半導体チップの電極構造およびその形成方法、ならびに半導体装置 - Google Patents

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    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Definitions

  • the present invention relates to a semiconductor chip and a method for manufacturing the same, an electrode structure formed on the semiconductor chip and a method for forming the same, and a semiconductor device having a chip “on” chip structure and a flip “chip” bonding structure.
  • a chip-on-chip structure in which the surface of a semiconductor chip is opposed to the surface of another semiconductor chip, or a semiconductor chip
  • a flip-chip bonding structure in which the surface of the substrate is bonded to the wiring board.
  • bumps made of a metal such as gold (Au) are provided on the surface of the semiconductor chip. Then, by connecting the bump to a bump provided on the surface of another semiconductor chip or an electrode pad provided on the surface of the wiring board, the semiconductor chip is placed between the other semiconductor chip or the wiring board. Joined at a predetermined interval. Further, during the bonding, an ACF (Anisotropic Conductive Film) is interposed between the semiconductor chips or between the semiconductor chip and the wiring board. As a result, the gap between the semiconductor chips or between the semiconductor chip and the wiring board is sealed with ACF, and the conductive capsule contained in the ACF is crushed at the joint portion of the bump. Good electrical connection between the bump and the bump or electrode pad is achieved.
  • ACF Application Functional Conductive Film
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-297868
  • Patent Document 2 Japanese Patent Laid-Open No. 2000-340595
  • the metal that is the material of the bumps is likely to cause migration (movement of the metal components contained in the bumps), so as the pitch of the bumps is narrowed, a short circuit occurs between the bumps due to the migration.
  • the technology to suppress short circuit between bumps is a technology that is indispensable for further miniaturization of semiconductor chips.
  • an object of the present invention is to provide a semiconductor chip and a manufacturing method thereof, an electrode structure of the semiconductor chip and a method of forming the semiconductor chip, and a semiconductor device capable of preventing a short circuit between the bumps due to migration of a metal that is a material of the bump. It is to be.
  • One aspect of the semiconductor chip according to the present invention is a semiconductor substrate, a bump that is raised by a surface force of the semiconductor substrate, and has a metallic force, and the entire surface of the bump (the entire surface exposed from the surface of the semiconductor substrate). ) And an alloy film made of an alloy of the metal constituting the bump and another type of metal.
  • the semiconductor chip sandwiches the resin layer with respect to the surface of the solid device such as another semiconductor chip or the wiring board. This prevents the phenomenon that metal atoms contained in the metal forming the bump (metal component contained in the bump) move into the resin layer (migration) when bonded with A short circuit between bumps can be prevented.
  • the metal forming the bump may be composed of a single element of gold (Au) or copper (Cu), or a plurality of elements such as solder (for example, Sn—Pb solder). It may consist of:
  • the alloy film is preferably formed of an alloy of gold and titanium, aluminum, nickel, or coronate. In this case, the alloy film can be reliably and easily formed.
  • One aspect of the method for manufacturing a semiconductor chip according to the present invention includes a bump forming step of forming a bump made of a metal material, raised from the surface of the semiconductor substrate, and over the entire surface of the semiconductor substrate on which the bump is formed.
  • Another aspect of the semiconductor chip according to the present invention includes a substrate including a multilayer wiring, an electrode pad formed on a surface of the substrate and connected to the multilayer wiring, and the substrate around the electrode pad.
  • a protective film covering the protective film, an insulating film formed on the protective film, a bump made of metal provided in a region surrounded by the insulating film with the electrode pad as a bottom surface, A barrier layer provided between the sidewall of the bump and the insulating film.
  • the phenomenon that the metal component contained in the bump moves into the insulating film can be prevented, and a short circuit between adjacent bumps can be prevented. Therefore, the semiconductor chip can be miniaturized while improving the operation reliability of the semiconductor chip.
  • the bump may be made of gold
  • the barrier layer is one or more gold selected from the group consisting of Ti, W, Si, Ni, Co, Al, TiW, or NiCo.
  • One aspect of the electrode structure of the semiconductor chip according to the present invention is an electrode pad formed on the surface of a substrate including a multilayer wiring, connected to the multilayer wiring, and a periphery of the electrode pad.
  • a bump made of a metal provided in a region surrounded by a protective film covering the surrounding substrate, an insulating film formed on the protective film, the electrode pad as a bottom surface, and a side surface surrounded by the insulating film
  • a barrier layer provided between the side wall of the bump and the insulating film.
  • the noria layer is provided between the side wall of the bump and the insulating film, the phenomenon that the metal component contained in the bump moves into the insulating film can be prevented. A short circuit between matching bumps can be prevented. Therefore, the semiconductor chip can be miniaturized while improving the operation reliability of the semiconductor chip.
  • the bump may be made of gold
  • the barrier layer is one or more gold selected from the group consisting of Ti, W, Si, Ni, Co, Al, TiW, or NiCo.
  • an electrode pad connected to the multilayer wiring is formed on a surface of a substrate including the multilayer wiring, and then the electrode pad is formed.
  • Coating the surrounding substrate with a protective film forming a metallic bump on the electrode pad, coating the bump and the exposed surface of the electrode pad with a barrier layer, and
  • the method includes a step of selectively removing the barrier layer except for a side surface, and a step of forming an insulating film on the protective film so that an upper surface of the bump is exposed.
  • the electrode structure of the semiconductor chip of the above aspect can be formed.
  • the bump may be made of gold
  • the barrier layer is one or more gold selected from the group consisting of Ti, W, Si, Ni, Co, Al, TiW, or NiCo.
  • One aspect of the semiconductor device according to the present invention is a semiconductor device having a structure in which a semiconductor chip is bonded to the surface of a solid-state device, and the semiconductor chip is the semiconductor chip according to claim 1 or 2.
  • the semiconductor device preferably includes an anisotropic conductive film interposed between the semiconductor chip and the solid state device.
  • FIG. 1 is a schematic sectional view for explaining a configuration of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is an illustrative cross-sectional view for explaining a detailed configuration of bumps formed on a parent chip (semiconductor chip) constituting the semiconductor device shown in FIG.
  • FIG. 3 is a schematic sectional view showing the method for manufacturing the parent chip in the order of steps.
  • FIG. 4 is a cross-sectional view of an electrode structure formed on a semiconductor chip according to another embodiment of the present invention.
  • FIG. 5A is an illustrative sectional view showing a step of forming the electrode structure.
  • FIG. 5B is an illustrative sectional view showing a step subsequent to FIG. 5A.
  • FIG. 5C is an illustrative sectional view showing a step subsequent to FIG. 5B.
  • FIG. 5D is an illustrative sectional view showing a step subsequent to FIG. 5C.
  • FIG. 5E is an illustrative sectional view showing a step subsequent to FIG. 5D.
  • FIG. 5F is an illustrative sectional view showing a step subsequent to FIG. 5E.
  • FIG. 1 is a schematic cross-sectional view for explaining the configuration of a semiconductor device according to an embodiment of the present invention.
  • This semiconductor device has a so-called chip-on-chip structure, and is configured by joining a child chip 2 on a parent chip 1.
  • Both the parent chip 1 and the child chip 2 are semiconductor chips (for example, silicon chips). is there.
  • the parent chip 1 and the child chip 2 are joined in a face-to-face state in which the active surface of the child chip 2 is opposed to the active surface of the parent chip 1 (the active region side surface where the device is formed). Yes. More specifically, the parent chip 1 is die-bonded to the island portion 4 of the lead frame 3 with the active surface facing upward. Then, the child chip 2 is joined to the upper surface of the parent chip 1 in a face-down posture.
  • the parent chip 1 has pads 5 for external connection on the periphery of the active surface.
  • the pad 5 is electrically connected to the lead portion 6 of the lead frame 3 via a bonding wire 7.
  • the parent chip 1, the child chip 2, the lead frame 3 and the bonding wire 7 are sealed with a sealing resin 8 to constitute a semiconductor package.
  • a part of the lead part 6 is exposed from the sealing resin 8 and functions as an external connection part (outer lead part).
  • a plurality of bumps Bl and B2 are respectively formed on the active surfaces of the parent chip 1 and the child chip 2.
  • the bump B1 of the parent chip 1 and the bump B2 of the child chip 2 are joined with their top surfaces abutting each other.
  • the parent chip 1 and the child chip 2 are electrically connected via the bumps Bl and B2, and are mechanically joined with a predetermined distance therebetween.
  • an ACF (Anisotropic Conductive Film) 9 is interposed between the active surface of the parent chip 1 and the active surface of the child chip 2 when the parent chip 1 and the child chip 2 are joined. Is done. As a result, the space between the parent chip 1 and the child chip 2 is sealed to protect the active surfaces of the parent chip 1 and the child chip, and the bump B1 of the parent chip 1 and the bump B2 of the child chip 2 are protected. In the joint portion, the conductive capsule contained in the ACF 9 is crushed and exhibits electrical conductivity, so that good electrical connection between the bump B1 and the bump B2 can be achieved.
  • FIG. 2 is a schematic cross-sectional view for explaining a detailed configuration of the bump B 1 formed on the parent chip 1.
  • a multilayer wiring structure is formed on the surface of a semiconductor substrate (for example, a silicon substrate) 11 that forms the base of the parent chip 1.
  • a part of the uppermost wiring layer 12 is exposed as a pad from the opening 14 formed in the surface protective film 13, and the bump B1 made of gold (Au) is covered with the surface protection so as to cover the opening 14. It is raised from the film 13.
  • an alloy film 15 made of an alloy of gold and titanium (Ti), which is the material of the bump B1 is formed over the entire area.
  • the entire top surface and side surface of the bump B1 exposed from the surface protective film 13 are covered with the alloy film 15 which also has an alloy (Au-Ti) force of gold and titanium (Ti), which is the material of the bump B1. It has been.
  • the bump B2 formed on the child chip 2 is also made of gold (Au) like the bump B1 of the parent chip 1, and protrudes from the surface protective film that covers the outermost surface of the child chip 2. The entire surface exposed from the surface protective film is covered with an alloy film made of an alloy of gold and titanium.
  • the surfaces of the bumps Bl and B2, which are made of gold, are covered with the alloy film 15 made of an alloy of gold and titanium, so the gold atoms of the bumps Bl and B2 are made of ACF9.
  • the phenomenon of migration into the resin can be prevented. Therefore, short circuit between the bump B1 adjacent on the surface of the parent chip 1, the bump B2 adjacent on the surface of the child chip 2, and the bumps Bl and B2 that are not bonded to each other due to such migration is prevented. be able to.
  • FIG. 3 is a schematic cross-sectional view showing the method for manufacturing the parent chip 1 in the order of steps.
  • FIG. 3 (a) after forming an opening 14 for exposing a part of the wiring layer 12 as a pad in the surface protective film 13 covering the surface of the semiconductor substrate 11 in a wafer state, for example.
  • the bump B1 is formed by performing a plating process using gold (bump formation process).
  • FIG. 3 is a schematic cross-sectional view showing the method for manufacturing the parent chip 1 in the order of steps.
  • the entire surface of the semiconductor substrate 11 on which the bump B1 is formed (the entire surface of the surface protective film 13 and the bump B1) is, for example, sputtered or CV D (
  • the titanium film 16 is formed by a vapor deposition method such as Chemical Vapor Deposition (metal vapor deposition method) (metal film formation step).
  • the semiconductor substrate 11 having the titanium film 16 formed on the entire outermost surface thereof is carried into a heat treatment apparatus such as rapid thermal annealing or a diffusion furnace, for example, at a temperature of 100 to 400 ° C for several seconds to Heat (heat treatment) for several tens of minutes.
  • a heat treatment apparatus such as rapid thermal annealing or a diffusion furnace, for example, at a temperature of 100 to 400 ° C for several seconds to Heat (heat treatment) for several tens of minutes.
  • the parent chip 1 having the bump B1 covered with the alloy film 15 can be obtained reliably and easily.
  • the child chip 2 can also be manufactured by the same method as that for the parent chip 1.
  • the case where the alloy film 15 covering the entire surface of the bumps Bl and B2 has an alloying force of gold and titanium is taken up.
  • a metal film other than titanium is formed on the surface of the semiconductor substrate, and the formation thereof is performed.
  • An alloy film made of an alloy of gold and a metal other than titanium may be formed on the surface of the bump by performing heat treatment later. That is, the metal film formed on the surface of the semiconductor substrate may be a film made of a metal material that can be alloyed with gold. For example, a metal having an aluminum (A1), nickel (Ni), or cobalt (Co) force.
  • An alloy film having an alloying force of gold and aluminum, nickel, or cobalt may be formed on the surface of the bump by forming a film and then performing heat treatment. Further, the alloy film is not limited to an alloy of two kinds of metals including gold, but may be an alloy of three or more kinds of metals including gold.
  • the metal material for forming the bumps is not limited to gold but may be copper (Cu). Furthermore, the material is not limited to a single elemental force such as gold or copper, but may be a material having a multiple elemental force such as solder (for example, Sn—Pb solder). When a bump also has a soldering force, migration of metal atoms contained in the solder can be prevented by forming an alloy film with solder on the surface of the bump.
  • FIG. 4 is a cross-sectional view of an electrode structure formed on a semiconductor chip according to another embodiment of the present invention.
  • the semiconductor chip 10 has a substrate 20 that has strength such as silicon on which a semiconductor integrated circuit (not shown) is formed.
  • the substrate 20 includes a multilayer wiring composed of an interlayer insulating film for insulating a plurality of wiring layers and wiring layers as electrical wiring of a semiconductor integrated circuit.
  • an electrode pad 30 serving as an electrode terminal of the semiconductor integrated circuit is connected to a part of the multilayer wiring.
  • the electrode pad 30 is made of a metal such as aluminum or an alloy such as Al—Si or Al—Si—Cu.
  • the substrate 20 around the electrode pad 30 is made of a protective film 4 such as a silicon nitride film (SiN film).
  • This protective film 40 prevents moisture and the like from entering from the outside.
  • an insulating film 50 having an insulating material force such as polyimide is formed on the protective film 40.
  • Bumps 60 made of a metal such as gold are formed in a region surrounded by the insulating film 50 with the electrode pad 30 as a bottom surface.
  • a noor layer 70 is provided between the side wall of the bump 60 and the insulating film 50.
  • the barrier layer 70 is made of a material that has good adhesion to the bumps 60 and the insulating film 50 and is not easily oxidized.
  • the nolia layer 70 By constituting the nolia layer 70 with a material that is not easily oxidized, the phenomenon that the metal component of the bump 60 moves across the insulating film 50 (migration) can be suppressed.
  • the sidewall of the bump 60 is protected by the noria layer 70, the durability of the bump 60 is improved.
  • Materials used for the NOR layer 70 include titanium (Ti), tungsten (W), silicon (Si), nickel (Ni), connor (Co), aluminum (A1), and titanium tungsten (TiW).
  • a metal or alloy such as nickel cobalt (NiCo) can be used.
  • silicon has a property of forming an alloy with gold, migration of gold can be more effectively suppressed.
  • the electrode structure of the present embodiment migration of the metal component of the bump 60 is suppressed by the NOR layer 70. As a result, the insulation between the adjacent bumps 60 can be improved, and the miniaturization of the semiconductor chip 10 without impairing the operational reliability of the semiconductor chip 10 can be realized.
  • 5A to 5F are schematic cross-sectional views showing the method of forming the electrode structure of the semiconductor chip 10 in the order of steps.
  • the entire protective film 40 made of a silicon nitride film is formed by a plasma CVD method. Form on the surface.
  • the protective film 40 on the electrode pad 30 is opened using the photolithography method, and the surface of the electrode pad 30 is exposed.
  • bumps 60 are formed on the electrode pads 30 by gold plating using a photoresist (not shown) having openings in the electrode pad 30 regions.
  • a barrier layer 70 made of a metal such as titanium or aluminum is formed on the entire surface by sputtering, and the exposed surfaces of the bump 60 and the electrode pad 30 are covered with the barrier layer 70. If the thickness of the noria layer 70 is one atomic layer, it is preferable that the thickness of the barrier layer 70 is 30 to: LOOnm in order to further ensure the migration suppressing effect.
  • the thickness of the barrier layer 70 is less than 30 nm, the ability to block the metal component of the bump 60 is reduced, and the migration suppression effect is reduced. If the thickness of the noria layer 70 is larger than lOOnm, the noria layer 70 is cracked or easily cracked, and the path force that causes migration of the metal components of the bump 60 is generated in the S barrier layer 70.
  • the barrier layer 70 covering the upper surfaces of the electrode pad 30 and the bump 60 is selectively removed by dry etching such as plasma etching, and the side surfaces of the bump 60 are covered. Leave the barrier layer 70.
  • a photoresist (not shown) having an opening in the region of the nop 60 is used to form the upper surface of the bump 60.
  • the insulating film 50 is selectively removed, and the upper surface of the bump 60 is exposed.
  • the noria layer 70 when gold is used for the bump 60, the noria layer 70 must be formed of a metal or an alloy.
  • the barrier layer 70 is It may be formed using an organic material such as phenol resin that does not necessarily need to be formed of metal. In this case, the barrier layer 70 can be coated on the entire surface of the bump 60 and the electrode pad 30 by using the CVD method instead of the sputtering method.
  • the present invention is not limited to a chip-on-chip semiconductor device but is applied to a flip-chip-bonding semiconductor device in which the surface of a semiconductor chip is bonded to face a wiring board (solid device). May be.
  • bumps on both the semiconductor chip and the solid state device may be bonded to each other, and bumps may be provided on only one of them.
  • bumps are provided only on the semiconductor chip side, and this bump may be bonded to a wiring conductor such as an electrode pad on the wiring board.

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Abstract

　この発明の半導体チップは、半導体基板と、この半導体基板の表面から隆起し、金属からなるバンプと、このバンプの表面全域を被覆し、バンプを構成する金属と他の種類の金属との合金からなる合金膜とを備えている。

Description

明 細 書
半導体チップおよびその製造方法、半導体チップの電極構造およびその 形成方法、ならびに半導体装置
技術分野
[0001] この発明は、半導体チップおよびその製造方法、半導体チップに形成される電極 構造およびその形成方法、ならびに、チップ 'オン'チップ構造ゃフリップ 'チップ'ボ ンデイング構造を有する半導体装置に関する。 背景技術
[0002] ICや LSIのような半導体装置にぉ 、て、半導体チップと配線基板 (実装基板)とを 接続する技術として、半導体チップの表面に設けられたバンプと配線基板上の端子 とをボンディングする方法が知られて 、る。
近年、携帯電話や PDA (Personal Digital Assistant)に代表される電子機器の小型 化を進めるにあたり、半導体チップのさらなる微細化が要求されている。半導体チッ プの微細化にともなって、半導体チップの表面で隣り合うバンプの間隔が狭ピッチ化 され、バンプの間隔は 10 μ m程度にまで狭められている。
[0003] また、半導体装置の小型化および高集積ィ匕を図るための構造として、半導体チップ の表面を他の半導体チップの表面に対向させて接合する、チップ ·オン ·チップ構造 や、半導体チップの表面を配線基板に対向させて接合する、フリップ ·チップ 'ボンデ イング構造が知られている。
このような構造を有する半導体装置では、半導体チップの表面に金 (Au)などの金 属からなるバンプが設けられる。そして、そのバンプを他の半導体チップの表面に設 けられたバンプまたは配線基板の表面に設けられた電極パッドに接続させることによ つて、半導体チップが他の半導体チップまたは配線基板との間に所定間隔を保って 接合される。また、その接合の際には、半導体チップ間または半導体チップと配線基 板との間に ACF (Anisotropic Conductive Film：異方性導電フィルム）が介在される。 これにより、半導体チップ間または半導体チップと配線基板との間が ACFで封止さ れるとともに、バンプの接合部分で ACFに含まれている導電性カプセルが潰れて、 バンプとバンプまたは電極パッドとの良好な電気接続が達成される。
特許文献 1：特開 2003 - 297868号公報
特許文献 2：特開 2000— 340595号公報
発明の開示
発明が解決しょうとする課題
[0004] ところが、バンプの材料である金属はマイグレーション（バンプに含まれる金属成分 の移動）を生じやすいため、バンプの間隔の狭ピッチ化にともない、そのマイグレーシ ヨンに起因するバンプ間の短絡の発生が懸念されている。そのため、バンプ間の短 絡を抑制する技術は、半導体チップのさらなる微細化を進める上で欠力せな 、技術 となっている。
そこで、本発明の目的は、バンプの材料である金属のマイグレーションによるバンプ 間の短絡を防止することができる、半導体チップおよびその製造方法、半導体チップ の電極構造およびその形成方法、ならびに半導体装置を提供することである。
課題を解決するための手段
[0005] 本発明に係る半導体チップの一の態様は、半導体基板と、この半導体基板の表面 力 隆起し、金属力 なるバンプと、このバンプの表面全域 (前記半導体基板の表面 から露出する表面全域)を被覆し、前記バンプを構成する金属と他の種類の金属と の合金からなる合金膜とを含む。
この構成によれば、金属カゝらなるバンプの表面が合金膜で被覆されているので、こ の半導体チップが他の半導体チップや配線基板などの固体装置の表面に対して榭 脂層を挟んで接合されたときに、バンプを形成する金属に含まれる金属原子 (バンプ に含まれる金属成分)が榭脂層中に移動する現象 (マイグレーション)を防止すること ができ、そのような現象に起因するバンプ間の短絡を防止することができる。
[0006] なお、前記バンプを形成する金属は、金 (Au)または銅 (Cu)の単一元素からなるも のであってもよいし、半田（たとえば、 Sn—Pb半田）のように複数元素からなるもので あってもよい。
また、前記バンプが金で形成される場合、前記合金膜は、金とチタン、アルミニウム 、ニッケルまたはコノ レトとの合金で形成されることが好まし 、。 [0007] この場合、合金膜を確実かつ容易に形成することができる。
本発明に係る半導体チップの製造方法の一の態様は、半導体基板の表面から隆 起し、金属材料からなるバンプを形成するバンプ形成工程と、前記バンプが形成され た前記半導体基板の表面全域に、前記バンプを構成する金属と合金化可能な他の 種類の金属からなる金属膜を形成する金属膜形成工程と、この金属膜形成工程の 後に、前記半導体基板を熱処理して、前記バンプを構成する金属と前記金属膜を構 成する金属とを合金化させる合金化工程と、この合金化工程の後に、前記金属膜の 合金化されて ヽな 、部分をエッチングによって除去する工程とを含む。
[0008] この方法では、バンプが形成された半導体基板の表面全域に金属膜が形成された 後、その半導体基板が熱処理されることにより、金属膜のバンプの表面と接する部分 は、バンプを構成する金属と金属膜を構成する金属との相互拡散による合金膜とな る。そのため、熱処理後に、金属膜の合金化されていない部分、つまり合金膜を除く 部分をエッチングすることにより、合金膜で被覆されたバンプを有する半導体チップ を、確実かつ簡単に得ることができる。
[0009] 本発明に係る半導体チップの他の態様は、多層配線を含む基板と、この基板の表 面に形成され、前記多層配線に接続された電極パッドと、前記電極パッドの周囲の 前記基板を被覆する保護膜と、前記保護膜の上に形成された絶縁膜と、前記電極パ ッドを底面とし、前記絶縁膜によって側面が囲まれた領域に設けられた金属からなる バンプと、前記バンプの側壁と前記絶縁膜との間に設けられたバリア層とを含む。
[0010] この構成によれば、バンプの側壁と絶縁膜との間にノリア層が設けられているので
、バンプに含まれる金属成分が絶縁膜中に移動する現象を防止することができ、隣り 合うバンプ間の短絡を防止することができる。そのため、半導体チップの動作信頼性 を向上させつつ、半導体チップの微細化を図ることができる。
なお、この態様において、前記バンプは、金で形成されていてもよぐ前記バリア層 は、 Ti、 W、 Si、 Ni、 Co、 Al、 TiWまたは NiCoからなる群より選ばれる 1つ以上の金 属または合金で形成されて 、てもよ 、。
[0011] また、本発明に係る半導体チップの電極構造の一の態様は、多層配線を含む基板 の表面に形成され、前記多層配線に接続された電極パッドと、前記電極パッドの周 囲の基板を被覆する保護膜と、前記保護膜の上に形成された絶縁膜と、前記電極パ ッドを底面とし、前記絶縁膜によって側面が囲まれた領域に設けられた金属からなる バンプと、前記バンプの側壁と前記絶縁膜との間に設けられたバリア層とを含む。
[0012] この構成によれば、バンプの側壁と絶縁膜との間にノリア層が設けられているので 、バンプに含まれる金属成分が絶縁膜中に移動する現象を防止することができ、隣り 合うバンプ間の短絡を防止することができる。そのため、半導体チップの動作信頼性 を向上させつつ、半導体チップの微細化を図ることができる。
なお、この態様において、前記バンプは、金で形成されていてもよぐ前記バリア層 は、 Ti、 W、 Si、 Ni、 Co、 Al、 TiWまたは NiCoからなる群より選ばれる 1つ以上の金 属または合金で形成されて 、てもよ 、。
[0013] また、本発明に係る半導体チップの電極構造の形成方法の一の態様は、多層配線 を含む基板の表面に前記多層配線に接続された電極パッドを形成した後、前記電 極パッドの周囲の前記基板を保護膜で被覆する工程と、前記電極パッドの上に金属 性のバンプを形成する工程と、前記バンプおよび前記電極パッドの露出面をバリア 層で被覆する工程と、前記バンプの側面を除いて、前記バリア層を選択的に除去す る工程と、前記バンプの上面が露出するように前記保護膜の上に絶縁膜を形成する 工程とを含む。
[0014] この方法により、前記態様の半導体チップの電極構造を形成することができる。
なお、この態様において、前記バンプは、金で形成されていてもよぐ前記バリア層 は、 Ti、 W、 Si、 Ni、 Co、 Al、 TiWまたは NiCoからなる群より選ばれる 1つ以上の金 属または合金で形成されて 、てもよ 、。
また、本発明に係る半導体装置の一の態様は、半導体チップを固体装置の表面に 接合した構造の半導体装置であって、前記半導体チップが、請求項 1または 2記載 の半導体チップである。
[0015] この構成によれば、半導体チップと固体装置との間に榭脂層が介在されるときに、 バンプを形成する金属材料に含まれる金属原子が榭脂層中に移動する現象 (マイグ レーシヨン)を防止することができ、そのような現象に起因するバンプ間の短絡を防止 することができる。 前記半導体装置は、前記半導体チップと前記固体装置との間に介在される異方性 導電膜を含むことが好まし ヽ。
[0016] この構成によれば、半導体チップと固体装置との間における良好な電気接続を達 成することができる。また、バンプを形成する金属材料に含まれる金属原子が榭脂層 としての異方性導電膜中に移動する現象 (マイグレーション)を防止することができ、 そのような現象に起因するバンプ間の短絡を防止することができる。
本発明における上述の、または他の目的、特徴および効果は、添付図面を参照し て次に述べる実施形態の説明により明らかにされる。
図面の簡単な説明
[0017] [図 1]本発明の一実施形態に係る半導体装置の構成を説明するための図解的な断 面図である。
[図 2]図 1に示す半導体装置を構成する親チップ (半導体チップ)に形成されるバンプ の詳しい構成を説明するための図解的な断面図である。
[図 3]前記親チップの製造方法を工程順に示す図解的な断面図である。
[図 4]本発明の他の実施形態に係る半導体チップに形成される電極構造の断面図で ある。
[図 5A]前記電極構造を形成する工程を示す図解的な断面図である。
[図 5B]図 5Aの次の工程を示す図解的な断面図である。
[図 5C]図 5Bの次の工程を示す図解的な断面図である。
[図 5D]図 5Cの次の工程を示す図解的な断面図である。
[図 5E]図 5Dの次の工程を示す図解的な断面図である。
[図 5F]図 5Eの次の工程を示す図解的な断面図である。
発明を実施するための最良の形態
[0018] 以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図 1は、この発明の一実施形態に係る半導体装置の構成を説明するための図解的 な断面図である。この半導体装置は、いわゆるチップ ·オン 'チップ構造を有していて 、親チップ 1上に子チップ 2を接合して構成されている。
親チップ 1および子チップ 2は、いずれも半導体チップ (たとえば、シリコンチップ)で ある。親チップ 1と子チップ 2とは、親チップ 1の活性面 (デバイスが形成された活性領 域側表面）に子チップ 2の活性面を対向させたフェース ·ツー ·フェース状態で接合さ れている。より具体的には、親チップ 1は、活性面を上方に向けた姿勢で、リードフレ ーム 3のアイランド部 4にダイボンディングされている。そして、この親チップ 1の上面 に、子チップ 2がフェースダウン姿勢で接合されて 、る。
[0019] 親チップ 1は、外部接続用のパッド 5を活性面の周縁部に有している。このパッド 5 は、リードフレーム 3のリード部 6にボンディングワイヤ 7を介して電気接続されている。 そして、親チップ 1、子チップ 2、リードフレーム 3およびボンディングワイヤ 7が封止榭 脂 8によって封止されて、半導体パッケージが構成されている。リード部 6の一部は、 封止榭脂 8から露出し、外部接続部 (アウターリード部)として機能する。
[0020] 親チップ 1および子チップ 2の活性面には、複数のバンプ Bl, B2がそれぞれ形成 されている。親チップ 1のバンプ B1と子チップ 2のバンプ B2とは、互いに頂面を突き 合わせて接合されている。これ〖こより、親チップ 1および子チップ 2は、バンプ Bl, B2 を介して電気的に接続され、かつ、所定間隔を保った状態で機械的に接合されてい る。
また、親チップ 1の活性面と子チップ 2の活性面との間には、親チップ 1と子チップ 2 との接合の際に、 ACF (Anisotropic Conductive Film:異方性導電フィルム） 9が介在 される。これにより、親チップ 1と子チップ 2との間が封止されて、親チップ 1および子 チップの活性面を保護することができるとともに、親チップ 1のバンプ B1と子チップ 2 のバンプ B2の接合部分では、 ACF9に含まれて 、る導電性カプセルが潰れて導電 性を発揮することによって、バンプ B1とバンプ B2との良好な電気接続を達成すること ができる。
[0021] 図 2は、親チップ 1に形成されるバンプ B1の詳しい構成を説明するための図解的な 断面図である。親チップ 1の基体をなす半導体基板 (たとえば、シリコン基板） 11の表 面には、たとえば、多層配線構造が形成されている。その最上層の配線層 12の一部 は、表面保護膜 13に形成された開口 14からパッドとして露出しており、この開口 14 を覆うように、金 (Au)からなるバンプ B1が、表面保護膜 13から隆起して形成されて いる。 [0022] バンプ Blの表面には、このバンプ B1の材料である金とチタン（Ti)との合金からな る合金膜 15が全域に形成されている。言い換えれば、表面保護膜 13から露出する バンプ B1の頂面および側面は、その全域が、バンプ B1の材料である金とチタン (Ti )との合金 (Au-Ti)力もなる合金膜 15によって被覆されて 、る。
なお、図示しないが、子チップ 2に形成されるバンプ B2についても、親チップ 1のバ ンプ B1と同様に、金 (Au)からなり、子チップ 2の最表面を覆う表面保護膜から隆起 して形成され、その表面保護膜から露出した表面全域が金とチタンとの合金カゝらなる 合金膜で覆われている。
[0023] 以上の構成によれば、金力 なるバンプ Bl, B2の表面が、金とチタンとの合金から なる合金膜 15で被覆されているので、それらバンプ Bl, B2の金原子が ACF9の榭 脂中に移動する現象 (マイグレーション)を防止することができる。よって、そのような マイグレーションに起因して、親チップ 1の表面で隣り合うバンプ B1間、子チップ 2の 表面で隣り合うバンプ B2間および互いに接合されないバンプ Bl, B2間が短絡する ことを防止することができる。
[0024] 図 3は、親チップ 1の製造方法を工程順に示す図解的な断面図である。まず、図 3 ( a)に示すように、ウェハ状態の半導体基板 11の表面を被覆する表面保護膜 13に、 配線層 12の一部をパッドとして露出させるための開口 14を形成した後、たとえば、金 を用いためっき工程を行うことによって、バンプ B1を形成する（バンプ形成工程)。 次に、図 3 (b)に示すように、バンプ B1が形成された半導体基板 11の表面上の全 域 (表面保護膜 13およびバンプ B1の表面全域）に、たとえば、スパッタ法または CV D (Chemical Vapor Deposition:化学蒸着法）などの蒸着法によって、チタン膜 16を 形成する (金属膜形成工程)。
[0025] そして、その最表面全域にチタン膜 16が形成された半導体基板 11を、たとえば、ラ ピッドサ一マルアニールや拡散炉などの熱処理装置に搬入し、 100〜400°Cの温度 条件で数秒〜数十分間にわたって加熱 (熱処理)する。この熱処理によって、図 3 (c )に示すように、チタン膜 16のバンプ B1の表面と接する部分は、バンプ B1の金とチ タン膜 16のチタンとの相互拡散による合金膜 15となる（合金化工程)。
[0026] その後、チタンを良好にエッチングし、金とチタンとの合金をエッチングしない性質 を有するエッチング液、たとえば、過酸ィ匕水素水または硫酸を少なくとも含むエツチン グ液を、合金膜 15およびチタン膜 16を有する半導体基板 11の表面に供給する。こ れにより、図 3 (d)に示すように、チタン膜 16がエッチングされ、合金膜 15がエツチン グされずに残り、合金膜 15で被覆されたバンプ B 1を有する親チップ 1が得られる。
[0027] このような製造工程によれば、合金膜 15で被覆されたバンプ B1を有する親チップ 1 を、確実かつ簡単に得ることができる。
なお、子チップ 2についても、親チップ 1の場合と同様な手法によって製造すること ができる。
この実施形態では、バンプ Bl, B2の表面全域を被覆する合金膜 15が金とチタンと の合金力 なる場合を取り上げたが、半導体基板の表面上にチタン以外の金属膜が 形成され、その形成後に熱処理が行われることによって、バンプの表面に、金とチタ ン以外の金属との合金からなる合金膜が形成されてもよい。すなわち、半導体基板 の表面上に形成される金属膜は、金と合金化可能な金属材料からなる膜であればよ ぐたとえば、アルミニウム (A1)、ニッケル (Ni)またはコバルト（Co)力もなる金属膜が 形成され、その後に熱処理が行われることによって、バンプの表面に、金とアルミ-ゥ ム、ニッケルまたはコバルトとの合金力もなる合金膜が形成されてもよい。さらに、合 金膜は、金を含む 2種類の金属の合金に限らず、金を含む 3種類以上の金属の合金 力 なってもよい。
[0028] また、バンプを形成する金属材料は、金に限らず、銅（Cu)であってもよい。さらに は、金や銅などの単一元素力 なる材料に限らず、半田（たとえば、 Sn— Pb半田）の ように複数元素力もなる材料であってもよい。バンプが半田力もなる場合、そのバンプ の表面に、半田との合金膜を形成することにより、半田に含まれる金属原子のマイグ レーシヨンを防止することができる。
[0029] 図 4は、本発明の他の実施形態に係る半導体チップに形成される電極構造の断面 図である。
半導体チップ 10は、半導体集積回路（図示せず)が形成されたシリコンなど力もな る基板 20を有する。基板 20は、半導体集積回路の電気配線として、複数の配線層と 配線層間を絶縁するための層間絶縁膜からなる多層配線を含む。 [0030] 基板 20の表面の所望の領域にぉ 、て、半導体集積回路の電極端子となる電極パ ッド 30が多層配線の一部と接続されている。電極パッド 30は、アルミニウムなどの金 属または Al— Si、 Al— Si— Cuなどの合金などで構成されている。
電極パッド 30の周囲の基板 20は、シリコン窒化膜 (Si N膜)など力もなる保護膜 4
3 4
0によって被覆されている。この保護膜 40により、外部からの水分等の侵入が防止さ れる。
[0031] 保護膜 40上には、ポリイミドなどの絶縁材料力もなる絶縁膜 50が形成されている。
電極パッド 30を底面とし、絶縁膜 50によって側面が囲まれた領域に、金などの金 属からなるバンプ 60が形成されて!、る。
バンプ 60の側壁と絶縁膜 50との間に、ノ リア層 70が設けられている。バリア層 70 は、バンプ 60および絶縁膜 50との密着性が良好で、かつ酸ィ匕されにくい材料で構 成されている。ノ リア層 70を酸ィ匕されにくい材料で構成することにより、バンプ 60の 金属成分が絶縁膜 50の中を横切って移動する現象 (マイグレーション)を抑制するこ とができる。また、ノ リア層 70によりバンプ 60の側壁が保護されるため、バンプ 60の 耐久性が向上する。
[0032] ノ リア層 70に用いられる材料としては、チタン (Ti)、タングステン (W)、シリコン（Si )、ニッケル (Ni)、 コノ ルト（Co)、アルミニウム（A1)、チタンタングステン (TiW)また はニッケルコバルト（NiCo)などの金属または合金が挙げられる。このうち、シリコンは 、金と合金を形成する性質があるため、金のマイグレーションをより効果的に抑制する ことができる。
[0033] 本実施形態に力かる電極構造によれば、ノ リア層 70によって、バンプ 60の金属成 分のマイグレーションが抑制される。この結果、隣り合うバンプ 60間の絶縁性を向上 させることができ、半導体チップ 10の動作信頼性を損なうことなぐ半導体チップ 10 の微細化を実現することができる。
図 5A〜図 5Fは、半導体チップ 10の電極構造の形成方法を工程順に示す図解的 な断面図である。
[0034] まず、図 5Aに示すように、基板 20の上の所望の領域にアルミニウム力もなる電極 ノ ッド 30を形成した後、プラズマ CVD法によりシリコン窒化膜からなる保護膜 40を全 面に形成する。
続いて、図 5Bに示すように、フォトリソグラフィ法を用いて、電極パッド 30上の保護 膜 40を開口させ、電極パッド 30の表面を露出させる。
[0035] 次に、図 5Cに示すように、電極パッド 30の領域を開口とするフォトレジスト（図示せ ず）を用いて、金めつきにより、電極パッド 30の上にバンプ 60を形成する。
次に、図 5Dに示すように、スパッタ法により、チタン、アルミニウムなどの金属からな るバリア層 70を全面に形成して、バンプ 60および電極パッド 30の露出面をバリア層 70によって被覆する。ノリア層 70の厚さが 1原子層あれば、マイグレーション抑制効 果を期待できる力 マイグレーション抑制効果をより確実とするために、バリア層 70の 厚さは、 30〜： LOOnmであることが好ましい。
[0036] バリア層 70の厚さが 30nm未満であれば、バンプ 60の金属成分を遮断する能力が 低減し、マイグレーション抑制効果が低減する。ノリア層 70の厚さが lOOnmより大き いと、ノ リア層 70にひびが入ったり、割れやすくなることにより、バンプ 60の金属成分 がマイグレーションを起こす経路力 Sバリア層 70内に生じてしまう。
次に、図 5Eに示すように、プラズマエッチングなどのドライエッチングにより、電極パ ッド 30およびバンプ 60の上面を被覆しているバリア層 70を選択的に除去し、バンプ 60の側面を被覆するバリア層 70を残す。
[0037] そして、図 5Fに示すように、ポリイミドなどの絶縁膜 50を全面にスパッタした後、ノ ンプ 60の領域を開口とするフォトレジスト（図示せず）を用いて、バンプ 60の上の絶 縁膜 50を選択的に除去し、バンプ 60の上面を露出させる。
なお、バンプ 60に金を用いた場合には、ノリア層 70は、金属または合金で形成さ れることが必要である力 バンプ 60に金以外の銅などを用いた場合は、バリア層 70 は、必ずしも金属で形成される必要はなぐフエノール榭脂などの有機材料を用いて 形成されてもよい。この場合、スパッタ法に代えて CVD法を用いることにより、バンプ 60および電極パッド 30の全面にバリア層 70を被覆させることができる。
[0038] 本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容 を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定 して解釈されるべきではなぐ本発明の精神および範囲は添付の請求の範囲によつ てのみ限定される。
たとえば、本発明は、チップ ·オン 'チップ構造の半導体装置に限らず、半導体チッ プの表面を配線基板（固体装置）に対向させて接合するフリップ ·チップ ·ボンディン グ構造の半導体装置に適用されてもよい。
[0039] また、互いに接合される半導体チップと固体装置 (半導体チップまたは配線基板） の両方にバンプを設けておく必要はなぐいずれか一方にのみバンプを設けておい てもよい。たとえば、配線基板上に半導体チップをフリップチップ接合する場合に、半 導体チップ側にのみバンプを設けておき、このバンプを配線基板上の電極パッドなど の配線導体に接合するようにしてもょ 、。
[0040] この出願は、 2004年 12月 28日に日本国特許庁に提出された特願 2004— 3813 63号、 2005年 4月 27曰【こ曰本国特許庁【こ提出された特願 2005— 129000号【こ対 応しており、これらの出願の全開示はここに引用により組み込まれるものとする。

Claims

請求の範囲
[1] 半導体基板と、
この半導体基板の表面から隆起し、金属からなるバンプと、
このバンプの表面全域を被覆し、前記バンプを構成する金属と他の種類の金属と の合金からなる合金膜とを含むことを特徴とする、半導体チップ。
[2] 前記バンプは、金で形成され、
前記合金膜は、金とチタン、アルミニウム、ニッケルまたはコバルトとの合金で形成さ れて 、ることを特徴とする、請求項 1記載の半導体チップ。
[3] 半導体基板の表面力 隆起し、金属材料力 なるバンプを形成するバンプ形成ェ 程と、
前記バンプが形成された前記半導体基板の表面全域に、前記バンプを構成する 金属と合金化可能な他の種類の金属からなる金属膜を形成する金属膜形成工程と、 この金属膜形成工程の後に、前記半導体基板を熱処理して、前記バンプを構成す る金属と前記金属膜を構成する金属とを合金化させる合金化工程と、
この合金化工程の後に、前記金属膜の合金化されて ヽな 、部分をエッチングによ つて除去する工程とを含むことを特徴とする、半導体チップの製造方法。
[4] 多層配線を含む基板と、
この基板の表面に形成され、前記多層配線に接続された電極パッドと、 前記電極パッドの周囲の前記基板を被覆する保護膜と、
前記保護膜の上に形成された絶縁膜と、
前記電極パッドを底面とし、前記絶縁膜によって側面が囲まれた領域に設けられた 金属からなるバンプと、
前記バンプの側壁と前記絶縁膜との間に設けられたバリア層とを含むことを特徴と する、半導体チップ。
[5] 前記バンプは、金で形成されて 、ることを特徴とする、請求項 4記載の半導体チッ プ。
[6] 前記バリア層は、 Ti、 W、 Si、 Ni、 Co、 Al、 TiWまたは NiCoからなる群より選ばれ る 1つ以上の金属または合金で形成されていることを特徴とする、請求項 4記載の半 導体チップ。
[7] 多層配線を含む基板の表面に形成され、前記多層配線に接続された電極パッドと 前記電極パッドの周囲の基板を被覆する保護膜と、
前記保護膜の上に形成された絶縁膜と、
前記電極パッドを底面とし、前記絶縁膜によって側面が囲まれた領域に設けられた 金属からなるバンプと、
前記バンプの側壁と前記絶縁膜との間に設けられたバリア層とを含むことを特徴と する、半導体チップの電極構造。
[8] 前記バンプは、金で形成されて 、ることを特徴とする、請求項 7記載の半導体チッ プの電極構造。
[9] 前記バリア層は、 Ti、 W、 Si、 Ni、 Co、 Al、 TiW、または NiCoからなる群より選ばれ る 1つ以上の金属または合金で形成されていることを特徴とする、請求項 7記載の半 導体チップの電極構造。
[10] 多層配線を含む基板の表面に前記多層配線に接続された電極パッドを形成した 後、前記電極パッドの周囲の前記基板を保護膜で被覆する工程と、
前記電極パッドの上に金属性のバンプを形成する工程と、
前記バンプおよび前記電極パッドの露出面をバリア層で被覆する工程と、 前記バンプの側面を除いて、前記バリア層を選択的に除去する工程と、 前記バンプの上面が露出するように前記保護膜の上に絶縁膜を形成する工程とを 含むことを特徴とする、半導体チップの電極構造の形成方法。
[11] 前記バンプを形成する材料として、金が用いられることを特徴とする、請求項 10に 記載の半導体チップの電極構造の形成方法。
[12] 前記バリア層を形成する材料として、 Ti、 W、 Si、 Ni、 Co、 Al、 TiW、または NiCo 力もなる群より選ばれる 1つ以上の金属または合金が用いられることを特徴とする、請 求項 10に記載の半導体チップの電極構造の形成方法。
[13] 半導体チップを固体装置の表面に接合した構造の半導体装置であって、
前記半導体チップが、請求項 1または 2記載の半導体チップであることを特徴とする 半導体装置。
前記半導体チップと前記固体装置との間に介在される異方性導電膜を含むことを 特徴とする、請求項 13記載の半導体装置。
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