KR101140481B1 - 전자 장치 및 이를 이용한 반도체 장치, 및 반도체 장치의제조 방법 - Google Patents

전자 장치 및 이를 이용한 반도체 장치, 및 반도체 장치의제조 방법 Download PDF

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로무 가부시키가이샤
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Abstract

이 전자 장치는 기판과, 기판의 표면에 형성되며 제 1 금속 재료로 이루어지는 범프와, 상기 범프의 꼭대기면에 형성되며 단체 상태의 융점이 상기 제 1 금속 재료와의 합금의 융점보다 낮은 제 2 금속 재료로 이루어지고, 다른 장치의 전기 접속부와의 접합을 위한 접합막과, 상기 범프의 꼭대기면과 상기 접합막 사이에 개재되며 상기 제 1 금속 재료에 대한 확산 계수가 상기 제 2 금속 재료보다 낮은 제 3 금속 재료로 이루어지고, 상기 범프의 꼭대기면의 적어도 일부를 덮도록 형성된 확산 방지막을 구비하고 있다.

Description

전자 장치 및 이를 이용한 반도체 장치, 및 반도체 장치의 제조 방법{ELECTRONIC DEVICE, SEMICONDUCTOR DEVICE USING SAME, AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 칩이나 배선 기판 등의 전자 장치 및, 이를 이용하여 구성한 반도체 장치, 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 칩에 별도의 반도체 칩을 접합하거나, 반도체 칩을 배선 기판의 표면에 플립칩 본딩(flip-chip-bonding)하여 구성되는 반도체 장치에서는 반도체 칩의 표면에 금(Au)이나 동(Cu)으로 이루어지는 범프(bump)가 설치된다. 이 범프의 꼭대기면(頂面)에는 범프 재료보다 융점(용융 온도)이 낮은 접합용의 금속막으로서의 주석(Sn)이나 인듐(In)의 박막이 형성되어 있고, 상대측의 반도체 칩이나 배선 기판과의 접합시에는 이 접합용 금속막이 가열 용융되고, 그 후에 냉각 경화된다. 이로 인해, 상대측 장치와의 기계적 접합 및 전기적 접속이 달성된다.
접합용 금속막은 가능한 한 박막으로 형성되는 것이 바람직하고, 구체적으로는 0.1 ~ 5㎛ 범위의 박막으로 할 필요가 있다. 그 이유는 접합용 금속막을 두꺼운 막으로 하면, 반도체 장치 사용시의 발열에 의하여 체적 팽창이 생기거나, 용융 및 확산하여 다른 장치에 악영향을 미치고, 용융 접합시의 안정성도 손상되기 때문이다.
그러나, 범프의 재료(구체적으로는 Au 또는 Cu)는 확산하기 쉬운 금속이기 때문에, 접합용 금속막의 대부분이 합금막(예를 들면, Au-Sn 합금막)으로 되어 있고, 접합용 금속막의 재료의 단체(單體, elemental) 상태의 융점(예를 들면, Sn 단체의 융점은 232℃)보다 고융점(예를 들면, 280℃)으로 되어 버린다. 그 때문에, 용융 접합시에는 고온의 열처리가 필요하게 되고, 반도체 칩의 특성에의 악영향이 염려된다.
이 문제는 접합용 금속막을 두꺼운 막으로 함으로써 해결할 수 있으나, 그 경우에는 상술한 바와 같은 불편이 생기게 된다.
본 발명의 목적은 얇은 접합막이어도 비교적 저온에서의 용융 접합이 가능한 전자 장치 및 이를 이용한 반도체 장치를 제공하는 것이다.
또, 본 발명의 다른 목적은 소자 특성에의 영향을 억제하면서, 반도체 칩을 반도체 기판에 접합할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 전자 장치는, 기판과; 기판의 표면에 형성되며, 제 1 금속 재료(예를 들면, Au 또는 Cu)로 이루어지는 범프와; 상기 범프의 꼭대기면에 형성되며, 단체 상태의 융점이 상기 제 1 금속 재료와의 합금의 융점보다 낮은 제 2 금속 재료(예를 들면, Sn, In 또는 Sn-In 합금)로 이루어지고, 다른 장치의 전기 접속부와의 접합을 위한 접합막과; 상기 범프의 꼭대기면과 상기 접합막 사이에 개재되며, 상기 제 1 금속 재료에 대한 확산 계수가 상기 제 2 금속 재료보다 낮은 제 3 금속 재료(예를 들면, TiW)로 이루어지고, 상기 범프의 꼭대기면의 적어도 일부를 덮도록 형성된 확산 방지막을 포함한다.
여기서, 「단체 상태」는 제 1 금속 재료와 제 2 금속 재료의 합금(특히 상호 확산에 의해 생기는 합금)이 형성되어 있지 않은 상태를 의미하고, 단일 금속 원소로 이루어져 있는 경우 이외에, 제 2 금속 재료가 제 1 금속 재료 이외의 금속 원소를 포함하는 합금의 경우도 포함한다.
상기의 구성에 의하면, 확산 방지막상에 형성된 접합막은 박막 상태에서도 범프의 재료와의 상호 확산이 생기지 않기 때문에, 그 재료 금속인 제 2 금속 재료의 단체 상태가 유지된다. 따라서, 얇은 접합막이면서, 저융점에서 용융시킬 수 있고, 다른 장치의 전기 접속부와의 접합시에 있어서, 비교적 저온에서의 용융 접합이 가능하게 된다.
또, 상기 접합막을 구성하는 제 2 금속 재료는 상기 확산 방지막을 구성하는 제 3 금속 재료보다 융점이 낮은 재료인 것이 바람직하다.
상기 확산 방지막은 상기 범프의 꼭대기면 전역을 덮고 있고, 상기 접합막의 전부가 상기 확산 방지막상에 형성되어 있는 것이 바람직하다.
이 구성에 의하면, 범프의 재료와 접합막의 재료의 상호 확산을 확실히 저지할 수 있으므로, 접합막은 그 전역에 있어서 비교적 저융점의 제 2 금속 재료 단체 상태로 유지되게 되고, 저온에서의 용융 접합이 가능하게 된다.
상기 확산 방지막은 상기 범프의 꼭대기면의 일부를 덮는 동시에 잔여의 부분을 노출하도록 형성되어 있어도 된다. 이 경우에, 상기 접합막은 상기 확산 방지막상에 형성된 부분과, 상기 범프의 꼭대기면에 접하여 형성된 부분을 갖고 있는 것이 바람직하다.
이 구성에 의하면, 접합막에 있어서 확산 방지막상에 형성된 부분은 제 2 금속 재료 단체 상태로 유지되고, 범프의 꼭대기면에 접하여 형성된 부분은 상호 확산에 의하여 제 1 및 제 2 금속 재료의 합금막으로 된다. 그리고, 제 2 금속 재료 단체의 부분은 저온에서의 용융 접합에 기여하고, 합금막의 부분은 범프와 접합막와의 접합 강도 향상(나아가서는 상대측 장치와의 접합 강도 향상)에 기여하게 된다. 이렇게 하여, 저온에서의 용융 접합과 충분한 접합 강도를 양립시킬 수 있다.
상기 기판은 반도체 기판이고, 상기 전자 장치는 반도체 칩이어도 된다. 이 구성에 의해, 저온에서의 용융 접합이 가능한 범프를 갖는 반도체 칩이 얻어진다.
또, 상기 기판은 절연 기판상에 배선 도체가 형성된 배선 기판이어도 되고, 이 경우에 상기 범프는 상기 배선 도체에 접합된 상태에서 상기 배선 기판상에 설치되어 있는 것이 바람직하다. 이 구성에 의해, 저온에서의 용융 접합이 가능한 범프를 갖는 배선 기판이 얻어진다. 이 배선 기판에 대하여, 상기 범프를 이용하여 반도체 칩 등의 다른 전자 장치를 접합할 수 있다.
본 발명의 반도체 장치는 각각 범프를 갖는 제 1 반도체 칩 및 제 2 반도체 칩을, 범프끼리를 접합시켜서 결합한 칩ㆍ온ㆍ칩 구조의 반도체 장치이며, 상기 제 1 반도체 칩 및 제 2 반도체 칩 중 적어도 어느 한 쪽이 상술한 구성의 전자 장치로 이루어져 있다. 이 구성에 의해, 칩ㆍ온ㆍ칩(chip-on-chip) 구조의 반도체 장치가 얻어지고, 양(兩) 칩의 범프 사이의 접합을 저온의 용융 접합 공정에 의하여 행한다.
또, 본 발명의 다른 반도체 장치는 절연 기판상에 배선 도체가 형성된 배선 기판과, 이 배선 기판에 상기 범프를 대향시켜서 상기 배선 도체에 접합된 상술한 전자 장치를 포함한다. 이 구성에 의해, 이른바 플립칩 접합형의 반도체 장치가 얻어지고, 배선 기판상으로의 반도체 칩의 플립칩 접합을 저온의 용융 접합 공정에 의하여 행한다.
본 발명의 반도체 장치의 제조 방법은 반도체 기판(예를 들면, 반도체 웨이퍼(wafer))에 범프를 통하여 반도체 칩을 접합시킴으로써 반도체 장치를 제조하기 위한 방법이다. 상기 범프가 상기 반도체 기판 및 반도체 칩 중 적어도 어느 한 쪽의 표면에 형성되어 있고, 상기 범프가 제 1 금속 재료로 이루어지고, 이 범프의 꼭대기면에 단체 상태의 융점이 상기 제 1 금속 재료와의 합금의 융점보다 낮은 제 2 금속 재료로 이루어지는 접합막이 형성되어 있고, 상기 범프의 꼭대기면과 상기 접합막 사이에, 상기 범프의 꼭대기면의 일부를 덮는 동시에 잔여의 부분을 노출하도록, 상기 제 1 금속 재료에 대한 확산 계수가 상기 제 2 금속 재료보다 낮은 제 3 금속 재료로 이루어지는 확산 방지막이 형성되어 있고, 상기 접합막은 상기 확산 방지막상에 형성된 부분과, 상기 범프의 꼭대기면에 접하여 형성된 부분을 갖고 있다. 그리고, 상기 방법은 상기 반도체 칩이 상기 범프를 사이에 두고 상기 반도체 기판상에 배치된 상태에서 상기 제 2 금속 재료의 단체 상태의 융점 이상이고, 상기 제 1 금속 재료 및 제 2 금속 재료의 합금의 융점 미만인 제 1 온도로 상기 접합막을 가열함으로써, 상기 반도체 칩을 상기 반도체 기판에 가(假, temporary)접합시키는 가접합 공정과, 상기 가접합 공정 이후에 상기 제 1 금속 재료 및 제 2 금속 재료의 합금의 융점 이상인 제 2 온도로 상기 접합막을 가열함으로써, 상기 반도체 칩을 상기 반도체 기판에 본(本, firmly)접합시키는 본접합 공정을 포함한다.
이 방법에 의하면, 가접합 공정에서는 비교적 저온에서의 가열에 의하여 확산 방지막상의 접합막(제 2 금속 재료 단체 상태의 막)을 용융시킴으로써, 반도체 칩과 반도체 기판의 접합이 달성된다. 그 후, 비교적 고온에서의 가열에 의하여 범프의 꼭대기면에 접하고 있는 접합막(제 1 및 제 2 금속 재료의 합금막)을 용융시킴으로써, 접합막과 확산 방지막 사이의 접합 강도 부족을 보충하고, 반도체 칩을 반도체 기판에 강고하게 접합시킬 수 있다.
상기 본접합 공정은 복수개의 반도체 칩을 상기 반도체 기판상에 가접합시킨 후에 행해지는 것이 바람직하다.
이 방법에 의하면, 가접합된 복수개의 반도체 칩에 관하여, 상기 본접합 공정을 일괄하여 행할 수 있기 때문에, 제조 공정을 단축시킬 수 있고, 반도체 기판 및 반도체 칩이 경험하게 되는 고온 가열 프로세스의 수가 감소되므로, 이들에 형성된 소자의 특성을 양호하게 유지할 수 있다.
예를 들면, 반도체 웨이퍼에 복수개의 반도체 칩을 상기 가접합에 의하여 접합한 후, 이러한 복수개의 반도체 칩에 대하여 상기 본접합을 일괄하여 행하고, 그 후에 하나 이상의 소정 개수의 반도체 칩을 포함하는 영역마다 반도체 기판을 절단(다이싱(dicing))하여 낱개화(個片化)하면, 복수개의 칩ㆍ온ㆍ칩 구조의 반도체 장치를 얻을 수 있다.
본 발명에 있어서 상술한, 또는 다른 목적, 특징 및 효과는 첨부한 도면을 참조하여 후술하는 실시 형태의 설명에 의해 밝혀진다.
도 1은 본 발명의 한 실시 형태에 관한 반도체 장치의 구성을 설명하기 위한 도해적인 단면도.
도 2는 상기 반도체 장치를 구성하는 프라이머리(primary, 親) 칩에 형성된 범프의 자세한 구성을 설명하기 위한 단면도.
도 3은 도 3a가 상기 범프의 다른 구성예를 나타내는 단면도이고, 도 3b가 그 평면도.
도 4는 도 4a가 상기 범프의 또다른 구성예를 나타내는 단면도이고, 도 4b가 그 평면도.
도 5는 도 5a가 상기 범프의 또다른 구성예를 나타내는 단면도이고, 도 5b가 그 평면도.
도 6은 본 발명의 다른 실시 형태에 관한 반도체 장치의 구성을 설명하기 위한 도해적인 단면도.
도 7은 도 6의 반도체 장치에 있어서 배선 기판측의 범프 근방의 구성을 확대하여 나타내는 도해적인 단면도.
도 8은 본 발명의 또다른 실시 형태에 관한 반도체 장치의 제조 공정을 설명 하기 위한 도해적인 사시도.
도 1은 본 발명의 한 실시 형태에 관한 반도체 장치의 구성을 설명하기 위한 도해적인 단면도이다. 이 반도체 장치는 이른바 칩ㆍ온ㆍ칩 구조를 갖고 있고, 프라이머리 칩(1)상에 세컨더리(secondary, 子) 칩(2, 3)을 접합하고 구성되어 있다. 프라이머리 칩(1) 및 세컨더리 칩(2, 3)은 모두 반도체 칩(예를 들면 실리콘 칩)이고, 프라이머리 칩(1)의 활성면(디바이스가 형성된 활성 영역측 표면)에 세컨더리 칩(2, 3)의 활성면을 대향시킨 페이스ㆍ투ㆍ페이스(face-to-face) 상태에서 접합되어 있다. 보다 구체적으로, 프라이머리 칩(1)은 활성면을 윗쪽으로 향한 자세로 리드 프레임(lead frame)(5)의 아일랜드(island)부(6)에 다이 본딩(die-bonding)되어 있고, 이 프라이머리 칩(1)의 상면에, 세컨더리 칩(2, 3)이 페이스 다운(face down) 자세로 접합되어 있다. 프라이머리 칩(1)은 외부 접속용의 패드(도시하지 않음)를 활성면에 갖고 있고, 이 패드가 리드 프레임(5)의 리드부(7)에 본딩 와이어(8)를 통하여 전기 접속되어 있다. 그리고, 프라이머리 칩(1), 세컨더리 칩(2, 3), 본딩 와이어(8) 및 리드 프레임(5)이 봉지(封止) 수지(9)에 의하여 봉지되고, 반도체 패키지(package)가 구성되어 있다. 리드부(7)의 일부는 봉지 수지(9)로부터 노출하고, 외부 접속부(아우터 리드(outer lead)부)로서 기능한다.
프라이머리 칩(1) 및 세컨더리 칩(2, 3)의 활성면에는 복수의 범프 B1, B2, B3이 각각 형성되어 있다. 프라이머리 칩(1)의 범프 B1과 세컨더리 칩(2)의 범프 B2가 서로 접합되고, 또 프라이머리 칩(1)의 범프 B1과 세컨더리 칩(3)의 범프 B3 이 서로 접합되어 있다. 이로 인해, 프라이머리 칩(1) 및 세컨더리 칩(2)은 범프 B1, B2를 통하여 전기적으로 접속되고, 또 기계적으로 접합되어 있다. 동일하게, 프라이머리 칩(1) 및 세컨더리 칩(3)은 범프 B1, B3을 통하여 전기적으로 접속되며, 또 기계적으로 접합되어 있다.
도 2는 프라이머리 칩(1)에 형성된 범프 B1의 자세한 구성을 설명하기 위한 단면도이다. 프라이머리 칩(1)의 본체부를 이루는 반도체 기판(예를 들면, 실리콘 기판)(11)의 표면에는 예를 들면 다층 배선 구조가 형성되어 있다. 그 최상층의 배선층(또는 금속 패드)(12)의 일부는 표면 보호막(13)에 형성된 개구로부터 노출하고 있고, 이 개구를 덮도록 예를 들면 금(Au)으로 이루어지는 범프 B1이 표면 보호막(13)으로부터 융기(隆起)하여 형성되어 있다. 이 범프 B1의 꼭대기면에는 범프 B1의 재료의 확산을 방지하기 위한 확산 방지막(14)이 전역에 형성되어 있고, 이 확산 방지막(14)상에 예를 들면 주석(Sn)으로 이루어지는 접합막(15)이 형성되어 있다. 즉, 접합막(15)은 그 전부가 확산 방지막(14)상에 형성되어 있다. 접합막(15)은 그 막 두께가 0.1㎛ 이상, 5㎛ 이하로 된다.
접합막(15)의 재료인 Sn(융점은 232℃)는 범프 B1의 재료인 Au보다 융점이 낮고, 또 범프 B1의 재료인 Au와의 합금(Au-Sn. 융점은 280℃)보다 단체 상태인 쪽이 융점이 낮다. 또, 범프 B1은 확산 방지막(14)의 재료보다 저융점의 재료로 이루어진다.
확산 방지막(14)은 예를 들면 TiW 막으로 이루어진다. 이 확산 방지막(14)의 재료인 TiW는 범프 B1의 재료인 Au에 대한 확산 계수가 접합막(15)의 재료인 Sn보 다 낮다. 또, 확산 방지막(14)의 막 두께는 200Å 이상으로 된다. 확산 방지막(14)의 막 두께가 200Å 미만이면, Au나 Sn의 확산 방지가 불충분하게 된다.
범프 B1의 형성은 도금(plating) 공정에 의하여 행해진다. 또, 확산 방지막(14)의 형성은 도금 공정 또는 스퍼터(sputtering) 공정에 의하여 행해진다. 또, 접합막(15)의 형성은 도금 공정 또는 스퍼터 공정에 의하여 행해진다.
세컨더리 칩(2, 3)의 범프 B2, B3은 예를 들면 Au로 구성되어 있다. 이러한 범프 B2, B3에 관해서는 그 표면에, 범프 B1의 경우와 동일한 확산 방지막이나 접합막이 설치되어 있어도 되지만, 일반적으로 이것들은 필요하지 않다.
프라이머리 칩(1)에 세컨더리 칩(2, 3)을 접합할 때에는 범프 B1과 범프 B2, B3을 위치 맞춤하여 이들의 꼭대기면을 서로 맞댄다. 그 후, 예를 들면 프라이머리 칩(1)이 가열됨으로써, 접합막(15)이 그 재료인 Sn의 융점 이상의 온도로 가열된다. 이로 인해, 접합막(15)이 용융하므로, 그 후에 가열을 정지하면 접합막(15)이 냉각하여 고체화하고, 범프 B1과 범프 B2, B3이 접합되게 된다.
확산 방지막(14)의 기능에 의해, 그 위에 형성되어 있는 접합막(15)은 범프 B1의 재료와의 상호 확산이 생기는 일 없이, Sn 단체의 상태로 유지된다. 따라서, 접합막(15)은 Au-Sn 합금의 융점보다 훨씬 낮은 온도(232℃ 정도)의 가열로 용이하게 용융시킬 수 있다. 이로 인해, 저온에서의 용융 접합 공정에 의하여 양호한 접합을 달성할 수 있기 때문에, 프라이머리 칩(1)이나 세컨더리 칩(2, 3)에 형성된 소자의 특성을 양호하게 유지할 수 있다.
도 3a는 범프 B1의 다른 구성예를 나타내는 단면도이고, 도 3b은 그 평면도이다. 이 구성예에서는 확산 방지막(14)이 범프 B1의 꼭대기면의 중앙 영역에만 형성되어 있고, 범프 B1의 꼭대기면의 주연부(周緣部) 영역은 노출되어 있다. 그리고, 접합막(15)은 확산 방지막(14)을 덮는 동시에 범프 B1의 꼭대기면의 노출 영역도 덮도록 형성되어 있다. 즉, 이 구성예에서 접합막(15)은 확산 방지막(14)상에 위치하는 중앙 영역에 존재하는 단체 영역 15A와, 범프 B1의 꼭대기면에 접촉한 고리 형상 영역(주연부 영역)에 존재하는 합금 영역 15B를 갖고 있다. 단체 영역 15A는 범프 B1의 재료인 Au와의 상호 확산이 생기지 않으므로 단체의 Sn으로 구성되어 있다. 따라서, 이 단체 영역 15A의 융점은 약 232℃ 이다. 합금 영역 15B는 범프 B1의 재료인 Au와의 상호 확산에 의해 생긴 Au-Sn 합금으로 구성되어 있다. 따라서, 이 합금 영역 15B의 융점은 약 280℃ 이다.
상기와 같은 구조는 확산 방지막(14)을 범프 B1의 꼭대기면의 전역에 형성한 후에, 이 확산 방지막(14)을 리소그래피(lithography) 공정에 의하여 패터닝(patterning)함으로써 형성할 수 있다.
Sn으로 이루어지는 접합막(15)과 TiW로 이루어지는 확산 방지막(14)의 접합 강도(밀착성)가 반드시 양호하지는 않다. 여기서, 단체 영역 15A를 이용하여 범프 사이의 가접합 공정을 행하고, 그 후에 합금 영역 15B를 이용하여 본접합 공정을 행함으로써 충분한 접합 강도가 얻어진다.
프라이머리 칩(1)에 세컨더리 칩(2, 3)을 접합할 때에는 범프 B1과 범프 B2, B3을 위치 맞춤하여 이들의 꼭대기면을 서로 맞대고, 예를 들면 프라이머리 칩(1)을 가열함으로써 접합막(15)이 그 재료인 Sn의 융점 이상의 온도(단, Au-Sn의 융점 보다 낮은 온도)로 가열된다. 이로 인해, 접합막(15)의 단체 영역 15A가 용융하므로, 그 후에 가열을 정지하면 접합막(15)이 냉각하여 고체화하고, 범프 B1과 범프 B2, B3이 가접합되게 된다.
프라이머리 칩(1)에 접합해야 할 모든 세컨더리 칩(2, 3)을 가접합한 후에, 프라이머리 칩(1)을 가열하고, 접합막(15)을, 합금 영역 15B를 용융시킬 수 있는 온도(약 280℃ 이상)으로 가열한다. 이로 인해, 합금 영역 15B가 용융하므로, 그 후에 가열을 정지하면 접합막(15)이 냉각하여 고체화하고, 합금 영역 15B에 있어서 범프 B1과 범프 B2, B3이 강고하게 접합된다. 이렇게 하여, 확산 방지막(14)이 개재하는 단체 영역 15A에 있어서 접합 강도 부족이 확산 방지막(14)의 개재가 없는 합금 영역 15B에 있어서 접합에 의하여 보충됨에 따라 본접합이 달성된다.
고온의 용융 접합 공정으로 이루어지는 본접합 공정은 모든 세컨더리 칩(2, 3)을 프라이머리 칩(1)에 접합한 후에 행해지므로 1 회만의 공정으로 이루어진다. 따라서, 프라이머리 칩(1) 및 세컨더리 칩(2, 3)에 대한 가열 횟수를 최소한으로 억제할 수 있기 때문에, 이들에 형성된 소자의 특성을 양호하게 유지할 수 있다.
도 4a는 범프 B1의 또다른 구성예를 나타내는 단면도이고, 도 4b는 그 평면도이다. 이 구성예에서는 확산 방지막(14)이 범프 B1의 꼭대기면의 중앙부 및 주연부를 노출시키고, 잔여의 고리 형상 영역을 덮는 고리 형상 패턴으로 형성되어 있다. 이와 같은 확산 방지막(14)은 확산 방지막(14)을 범프 B1의 꼭대기면의 전역에 형성한 후에, 리소그래피 공정에 의하여 패터닝함으로써 얻어진다.
접합막(15)은 상기와 같은 확산 방지막(14)을 덮고, 또 범프 B1의 노출 부분에 접하도록 형성된다. 따라서, 접합막(15)은 확산 방지막(14)보다 내측의 중앙 영역에 대응하는 중앙 합금 영역(151)과, 확산 방지막(14)상의 영역인 고리 형상의 단체 영역(152)과, 확산 방지막(14)보다 외측의 주연 합금 영역(153)을 갖게 된다. 단체 영역(152)는 Sn 단체의 영역이며, 중앙 합금 영역(151) 및 주연 합금 영역(153)은 범프 B1의 재료와 접합막(15)의 재료의 상호 확산에 의해 생긴 Au-Sn 합금으로 이루어지는 영역이다.
프라이머리 칩(1) 및 세컨더리 칩(2, 3)의 접합 공정은 도 3a 및 도 3b의 구성예의 경우와 동일하다. 단, 도 4a 및 도 4b의 구성예의 경우에는 범프 B1의 중앙부 및 주연부에 있어서, 확산 방지막(14)의 개재가 없는 강고한 접합이 얻어지므로, 접합 강도를 더욱 향상시킬 수 있다.
도 5a는 범프 B1의 접시의 또다른 구성예를 나타내는 단면도이고, 도 5b는 그 평면도이다. 이 구성예에서는 도 4a 및 도 4b의 구성의 경우와 동일한 고리 형상의 제 1 확산 방지막(14)(막 두께 200Å 이상)이 범프 B1의 꼭대기면에 형성되고, 이 제 1 확산 방지막(14)을 덮고, 추가로 범프 B1의 꼭대기면의 노출 부분을 덮도록 제 1 접합막(15)(막 두께 0.1㎛ ~ 5㎛)이 형성되어 있고, 또 제 1 접합막(15)상에 그 중앙 영역을 덮는 동시에 주연의 고리 형상 영역을 노출시키는 제 2 확산 방지막(24)(막 두께 200Å 이상)이 형성되고, 또 이 제 2 확산 방지막(24) 및 제 1 접합막(15)의 노출 부분을 덮도록 제 2 접합막(25)(막 두께 0.1㎛ ~ 5㎛)이 적층하여 형성되어 있다. 제 1 및 제 2 확산 방지막(14, 24)은 예를 들면 모두 TiW로 이루어진다. 또, 예를 들면 제 1 접합막(15)은 Sn으로 이루어지고, 제 2 접합막(25)은 Sn-In 합금으로 이루어진다. Sn-In 합금의 융점은 약 200℃ 이다.
제 1 확산 방지막(14)보다 바깥쪽의 영역에서는 범프 B1의 재료인 Au와, 제 1 접합막(15)의 재료인 Sn과, 제 2 접합막(25)의 재료인 Sn-In의 확산이 생기고 있고, 이 영역은 Au-Sn-In 합금 영역(31)으로 되어 있다. 이 합금 영역(31)의 내측에 있어서, 제 2 확산 방지막(24)보다 바깥쪽의 고리 형상의 영역에서는 제 1 접합막(15)의 재료인 Sn과 제 2 접합막(25)의 재료인 Sn-In 합금의 상호 확산이 생기고 있고, 이 영역은 Sn 리치(rich)한 Sn-In 합금 영역(32)으로 되어 있다. 또, 제 2 확산 방지막(24)상의 영역은 Sn-In 합금의 단체 영역(Au 원소가 실질적으로 혼입하고 있지 않는 상태의 영역)(33)으로 되어 있다. 또, 제 1 확산 방지막(14)과 제 2 확산 방지막(24) 사이의 영역(Sn 리치한 Sn-In 합금 영역(32)의 내측)은 Sn 단체 영역(34)으로 되어 있다. 그리고, 제 2 확산 방지막(24) 바로 아래의 중앙 영역에 있어서, 제 1 확산 방지막(14)보다 내측의 영역에서는 범프 B1의 재료인 Au와 제 1 접합막(15)의 재료인 Sn의 상호 확산이 생기고, 이 영역은 Au-Sn 합금 영역(35)으로 되어 있다.
이 구성의 경우, Sn 리치한 Sn-In 합금 영역(32)은 약 200℃ 정도의 가열로 용융시킬 수 있기 때문에, 상기의 가접합 공정을 보다 저온으로 행할 수 있다.
도 6은 본 발명의 다른 실시 형태에 관한 반도체 장치의 구성을 설명하기 위한 도해적인 단면도이다. 이 반도체 장치는 배선 기판(40)의 표면에 반도체 칩(50, 60)을 플립칩 접합하여 구성되어 있다. 배선 기판(40)은 절연성 기판(41)과, 이 절연성 기판(41)상에 형성된 배선 도체(예를 들면, Cu로 이루어짐)(42)와, 상기 배선 도체(42)상에 돌출하여 형성된 복수의 범프 B40을 구비하고 있다. 절연성 기판(41)의 표면은 범프 B40의 부위를 제외하고, 레지스트 또는 수지(이하 「레지스트 등」이라고 함)(44)로 피복되어 있다.
반도체 칩(50, 60)은 활성면을 배선 기판(40)의 표면에 대향시킨 페이스 다운 자세로 배선 기판(40)에 접합되어 있다. 이러한 반도체 칩(50, 60)의 활성면에는 범프 B50, B60이 각각 복수 설치되어 있다. 이러한 범프 B50, B60은 레지스트 등(44)에 형성된 개구로부터 노출하고 있는 범프 B40에 접합되어 있고, 이로 인해 반도체 칩(50, 60)의 배선 기판(40)으로의 접합이 달성된다.
도 7은 배선 기판(40)의 범프 B40 근방의 구성을 확대하여 나타내는 도해적인 단면도이다. 범프 B40은 예를 들면 배선 도체(42)상에 형성된 Au 도금층으로 구성되어 있다. 이 범프 B40의 꼭대기면은 예를 들면 TiW로 이루어지는 막 두께 200Å 이상의 확산 방지막(70)에 의하여 전역이 피복되어 있고, 이 확산 방지막(70)상에 예를 들면 Sn으로 이루어지는 막 두께가 0.1㎛ 이상 5㎛ 이하인 접합막(55)이 형성되어 있다. 즉, 범프 B40에 관한 구성은 상술한 도 2에 나타난 범프 B1에 관한 구성과 동일하게 되어 있다.
따라서, 범프 B40의 재료와 접합막(55)의 재료의 상호 확산이 생기는 일은 없고, 접합막(55)은 Sn 단체의 막으로 이루어져 있다. 따라서, Sn의 융점(약 232℃) 정도인 저온의 가열에 의하여 접합막(55)을 용융시킬 수 있고, 반도체 칩(50, 60)의 범프 B50, B60을 범프 B40에 접합할 수 있다.
반도체 칩(50, 60)의 범프 B50, B60은 예를 들면 Au로 구성되어 있다. 이러한 범프 B50, B60의 표면에도 확산 방지막과 접합막의 적층 구조를 형성해도 좋지만, 통상은 불필요하다.
확산 방지막(70)과 접합막(55)의 밀착력만으로는 접합 강도가 부족한 경우에 범프 B40상에 도 3a 및 도 3b, 도 4a 및 도 4b 또는 도 5a 및 도 5b의 경우와 동일한 적층 구조를 설치하면 된다. 이 경우에는 우선, 비교적 저온(예를 들면 232℃ 전후)의 가열에 의하여 접합막(15, 25)의 단체 영역의 용융을 일으키게 하고, 접합해야 할 모든 반도체 칩(50, 60)을 배선 기판(40)에 가접합하고, 그 후에 단시간의 고온 가열(280℃ 정도)에 의하여 Au-Sn 합금 부분이나 Au-Sn-In 합금 부분의 용융을 일으키게 하여 본접합을 행하면 된다.
도 8은 본 발명의 또다른 실시 형태에 관한 반도체 장치의 제조 공정을 설명하기 위한 도해적인 사시도이다. 이 실시 형태에서는 칩ㆍ온ㆍ칩 구조의 반도체 장치가 제조된다. 구체적으로 설명하면, 반도체 웨이퍼(예를 들면 실리콘 웨이퍼) W에는 복수개의 반도체 칩에 대응한 복수의 칩 영역 A가 미리 형성되고, 이 칩 영역 A에는 상술한 도 3a 및 도 3b, 도 4a 및, 도 4b 또는 도 5a 및 도 5b에 나타나는 적층막을 꼭대기면에 갖는 범프 B가 미리 형성되어 있다. 이 상태의 반도체 웨이퍼 W에 대하여, 자동 설치 기계에 의해 복수개의 반도체 칩 C가 복수의 칩 영역 A에 차례로 배치되어 있다. 반도체 칩 C의 아랫쪽으로 향한 활성면에는 범프 B에 접합해야 할 범프(도시하지 않음)가 형성되어 있다.
복수개의 반도체 칩 C를 복수의 칩 영역 A에 차례로 배치하고 있을 때, 반도체 웨이퍼 W는 상기 가접합 공정에 대응한 소정의 저온(예를 들면, 232℃ 전후)으 로 유지된다. 이로 인해, 범프 B상에서는 접합막의 단체 부분이 용융되고, 반도체 칩 C의 범프와 가접합되게 된다.
반도체 웨이퍼 W상의 소정의 복수 칩 영역 A(예를 들면, 모든 칩 영역 A)에 반도체 칩 C를 가접합하여 종료하면, 다음에 반도체 웨이퍼 W는 상기 본접합 공정에 대응한 소정의 고온(예를 들면, 280℃ 정도)으로 소정의 단시간만 가열된다. 이로 인해, 접합막의 합금 부분이 용융하고, 강고한 결합이 달성된다. 반도체 웨이퍼 W가 280℃ 정도의 고온으로 가열되는 것은 본접합 공정에 있어서 단시간으로 한정되기 때문에, 반도체 웨이퍼 W나 반도체 칩 C에 형성된 소자 특성에 대한 영향을 최소한으로 억제하면서, 반도체 칩 C를 반도체 웨이퍼 W에 접합할 수 있다.
그 후, 반도체 웨이퍼 W는 스크라이브 라인(scribe line) L을 따라서 절단되고, 칩 영역 A마다 분리된다. 이로 인해, 칩ㆍ온ㆍ칩 구조의 반도체 장치가 낱개로 복수개 얻어지게 된다.
이상, 본 발명의 3 개 실시 형태에 대해 설명하였으나, 본 발명은 또다른 형태로 실시할 수도 있다. 예를 들면, 상기의 실시 형태에서는 프라이머리 칩(1), 배선 기판(40) 및 반도체 웨이퍼 W의 측에 설치되는 범프의 꼭대기면에 확산 방지막 및 접합막을 형성하는 것으로 하였으나, 세컨더리 칩(2, 3), 반도체 칩(50, 60) 및 반도체 칩 C의 측에 설치되는 범프의 꼭대기면에 확산 방지막 및 접합막을 설치하는 것으로 하고, 프라이머리 칩(1), 배선 기판(40) 및, 반도체 웨이퍼 W측의 범프의 꼭대기면에는 확산 방지막 및 접합막을 설치하지 않게 해도 된다.
또, 상기의 실시 형태에서는 서로 접합되는 범프가 모두 Au으로 이루어지고 있는 예에 대하여 설명하였으나, 범프의 재료는 예를 들면 Cu이어도 되고, 서로 접합되는 범프의 재료가 공통되어 있을 필요도 없다. 즉, 예를 들면 Au 범프와 Cu 범프가 접합막을 통하여 접합되어도 된다.
또, 서로 접합되는 전자 장치(배선 기판 또는 반도체 칩)의 양쪽에 범프를 설치할 필요는 없으며, 어느 한 쪽에만 범프를 설치해도 된다. 예를 들면, 배선 기판상에 반도체 칩을 플립칩 접합하는 경우에, 반도체 칩측에만 범프를 설치하고, 이 범프를 배선 기판상에 배선 도체에 접합하도록 해도 된다. 이 경우에는 반도체 칩측의 범프의 꼭대기면에 확산 방지막 및 접합막의 적층 구조를 형성하면 된다.
또, 상기의 실시 형태에서는 접합막의 재료로서 Sn 및 Sn-In 합금을 예시하였으나, 그 외에도 인듐(In)을 이용할 수 있다. 일반적으로, 범프의 꼭대기면에 범프의 재료보다 저융점인 접합막을 형성하면 된다. 보다 구체적으로, 접합막/범프의 재료의 조합으로서는 Sn/Au, Sn/Cu, In/Au, In/Cu, In/Sn 등을 예시할 수 있다.
또, 상기의 실시 형태에서는 확산 방지막으로서 TiW 막을 예시하였으나, 그 외에도 Ni 막, Ti 막 및 Cr 막 등을 확산 방지막으로서 이용할 수 있다. 단, 어느 박막의 경우에도 충분한 확산 방지 기능을 얻기 위해서는 200Å 이상의 막 두께로 하는 것이 바람직하다.
또, 상기 도 6 및 도 7의 구성의 경우, Cu로 이루어지는 배선 도체(42)와 Au로 이루어지는 범프 B40의 사이에 Ni 층을 개재시키고, 이러한 사이의 상호 확산을 억제하는 것이 바람직하다.
본 발명의 실시 형태에 대하여 상세하게 설명하였으나, 이들은 본 발명의 기술적 내용을 분명히 하기 위하여 이용된 구체적인 예에 지나지 않으며, 본 발명은 이러한 구체적인 예로 한정하여 해석되는 것은 아니고, 본 발명의 정신 및 범위는 첨부한 청구의 범위에 의해서만 한정된다.
이 출원은 2004 년 8 월 11 일에 일본 특허청에 제출된 특원 2004-234707호에 대응하고 있고, 이 출원의 전개시는 여기에 인용으로 포함되는 것으로 한다.
본 발명에 의하면, 반도체 칩이나 배선 기판 등의 전자 장치 및, 그것을 이용하여 구성한 반도체 장치, 및 반도체 장치의 제조 방법을 제공할 수 있다.

Claims (23)

  1. 기판과,
    기판의 표면에 형성되며, 제 1 금속 재료로 이루어지는 범프(bump)와,
    상기 범프의 꼭대기면(頂面)에 형성되며, 단체(單體) 상태의 융점이 상기 제 1 금속 재료와의 합금의 융점보다 낮은 제 2 금속 재료로 이루어지고, 다른 장치의 전기 접속부와의 접합을 위한 접합막과,
    상기 범프의 꼭대기면과 상기 접합막 사이에 개재되며, 상기 제 1 금속 재료에 대한 확산 계수가 상기 제 2 금속 재료보다 낮은 제 3 금속 재료로 이루어지고, 상기 범프의 꼭대기면의 일부를 덮는 동시에 잔여 부분을 노출하도록 형성된 확산 방지막을 포함하고,
    상기 접합막은 상기 확산 방지막상에 형성된 부분과, 상기 범프의 꼭대기면에 접하여 형성된 부분을 갖고 있는 전자 장치.
  2. 청구항 1에 있어서,
    상기 전자 장치는 외부 접속용 패드를 활성면에 가지고 있는 전자 장치.
  3. 청구항 2에 있어서,
    상기 패드는 리드 프레임의 리드부에 본딩 와이어를 통하여 전기 접속되어 있는 전자 장치.
  4. 청구항 1에 있어서,
    상기 전자 장치는 상기 범프를 복수 가지는 전자 장치.
  5. 청구항 1에 있어서,
    상기 기판이 다층의 배선 구조를 가지는 전자 장치.
  6. 청구항 5에 있어서,
    상기 배선 구조 중 최상층 배선의 일부는, 상기 기판에 형성된 표면 보호막이 있는 개구로부터 노출되어 있는 전자 장치.
  7. 청구항 1에 있어서,
    상기 범프는 금 또는 구리(Cu)로 이루어지는 전자 장치.
  8. 청구항 1에 있어서,
    상기 접합막이 주석(Sn), 주석-인듐(Sn-In) 합금, 인듐 중 어느 하나로 이루어지는 전자 장치.
  9. 청구항 1에 있어서,
    상기 접합막의 두께가 0.1㎛ 이상 5㎛ 이하인 전자 장치.
  10. 청구항 1에 있어서,
    상기 확산 방지막이 TiW, Ni, Ti, Cr 중 어느 하나로 이루어지는 전자 장치.
  11. 청구항 1에 있어서,
    상기 확산 방지막의 두께가 200Å 이상인 전자 장치.
  12. 청구항 1에 있어서,
    상기 확산 방지막이 상기 범프의 꼭대기면의 중앙 영역에만 형성되어 있는 전자 장치.
  13. 청구항 1에 있어서,
    상기 접합막 상의 중앙 영역을 덮는 동시에 주연(周緣)의 고리 형상 영역을 노출시키는 제 2 확산 방지막을 더 포함하는 전자 장치.
  14. 청구항 13에 있어서,
    상기 제 2 확산 방지막이 200Å 이상의 두께를 가지는 전자 장치.
  15. 청구항 13에 있어서,
    상기 제 2 확산 방지막 및 상기 접합막의 노출 부분을 덮도록 적층하여 형성되는 제 2 접합막을 더 포함하는 전자 장치.
  16. 청구항 15에 있어서,
    상기 제 2 접합막의 두께가 0.1㎛ ~ 5㎛인 전자 장치.
  17. 청구항 1 내지 청구항 16 중 어느 한 항에 있어서,
    상기 기판은 반도체 기판이고,
    상기 전자 장치는 반도체 칩인 전자 장치.
  18. 청구항 1 내지 청구항 16 중 어느 한 항에 있어서,
    상기 기판은 절연 기판 상에 배선 도체가 형성된 배선 기판이고,
    상기 범프는 상기 배선 도체에 접합된 상태에서 상기 배선 기판 상에 설치되어 있는 전자 장치.
  19. 청구항 18에 있어서,
    상기 절연 기판의 표면은 상기 범프 부위를 제외하고, 레지스트 또는 수지로 피복되어 있는 전자 장치.
  20. 각각 범프를 갖는 제 1 반도체 칩 및 제 2 반도체 칩을, 범프끼리를 접합시켜서 결합한 칩ㆍ온ㆍ칩(chip-on-chip) 구조의 반도체 장치로서,
    상기 제 1 반도체 칩 및 제 2 반도체 칩 중 적어도 어느 한 쪽이 청구항 17에 기재된 전자 장치로 이루어져 있는 반도체 장치.
  21. 절연 기판 상에 배선 도체가 형성된 배선 기판과,
    상기 배선 기판에 범프를 대향시켜서 상기 배선 도체에 접합된 청구항 17에 기재된 전자 장치를 포함하는 반도체 장치.
  22. 반도체 기판에 범프를 통하여 반도체 칩을 접합시킴으로써 반도체 장치를 제조하기 위한 방법으로서,
    상기 범프가 상기 반도체 기판 및 반도체 칩 중 적어도 어느 한 쪽의 표면에 형성되어 있고, 상기 범프가 제 1 금속 재료로 이루어지고, 상기 범프의 꼭대기면에 단체 상태의 융점이 상기 제 1 금속 재료와의 합금의 융점보다 낮은 제 2 금속 재료로 이루어지는 접합막이 형성되어 있고, 상기 범프의 꼭대기면과 상기 접합막 사이에, 상기 범프의 꼭대기면의 일부를 덮는 동시에 잔여의 부분을 노출하도록, 상기 제 1 금속 재료에 대한 확산 계수가 상기 제 2 금속 재료보다 낮은 제 3 금속 재료로 이루어지는 확산 방지막이 형성되어 있고, 상기 접합막은 상기 확산 방지막상에 형성된 부분과, 상기 범프의 꼭대기면에 접하여 형성된 부분을 갖고 있고,
    상기 방법은
    상기 반도체 칩이 상기 범프를 사이에 두고 상기 반도체 기판상에 배치된 상태에서 상기 제 2 금속 재료의 단체 상태의 융점 이상이고, 상기 제 1 금속 재료 및 제 2 금속 재료의 합금의 융점 미만인 제 1 온도로 상기 접합막을 가열함으로써, 상기 반도체 칩을 상기 반도체 기판에 가(假, temporary)접합시키는 가접합 공정과,
    상기 가접합 공정 이후에, 상기 제 1 금속 재료 및 제 2 금속 재료의 합금의 융점 이상인 제 2 온도로 상기 접합막을 가열함으로써, 상기 반도체 칩을 상기 반도체 기판에 본(本, firmly)접합시키는 본접합 공정을 포함하는 반도체 장치의 제조 방법.
  23. 청구항 22에 있어서,
    상기 본접합 공정은 복수개의 반도체 칩을 상기 반도체 기판 상에 가접합시킨 후에 행해지는 반도체 장치의 제조 방법.
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