JP4431606B2 - 半導体装置、半導体装置の実装方法、および半導体装置の実装構造 - Google Patents

半導体装置、半導体装置の実装方法、および半導体装置の実装構造 Download PDF

Info

Publication number
JP4431606B2
JP4431606B2 JP2007262665A JP2007262665A JP4431606B2 JP 4431606 B2 JP4431606 B2 JP 4431606B2 JP 2007262665 A JP2007262665 A JP 2007262665A JP 2007262665 A JP2007262665 A JP 2007262665A JP 4431606 B2 JP4431606 B2 JP 4431606B2
Authority
JP
Japan
Prior art keywords
semiconductor device
solder
layer
bump
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007262665A
Other languages
English (en)
Other versions
JP2009094249A (ja
Inventor
雄也 大西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2007262665A priority Critical patent/JP4431606B2/ja
Priority to CNA2008101687379A priority patent/CN101404269A/zh
Priority to US12/244,856 priority patent/US7969004B2/en
Publication of JP2009094249A publication Critical patent/JP2009094249A/ja
Application granted granted Critical
Publication of JP4431606B2 publication Critical patent/JP4431606B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03912—Methods of manufacturing bonding areas involving a specific sequence of method steps the bump being used as a mask for patterning the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11332—Manufacturing methods by local deposition of the material of the bump connector in solid form using a powder
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/116—Manufacturing methods by patterning a pre-deposited material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/11901—Methods of manufacturing bump connectors involving a specific sequence of method steps with repetition of the same manufacturing step
    • H01L2224/11902—Multiple masking steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、フリップチップ実装のためのメタルバンプを備える半導体装置、半導体装置の実装方法、および半導体装置の実装構造に関するものである。
従来では、半導体基板と回路基板との電気的接続を、ワイヤボンドで行っていた。しかしながら、ワイヤボンドではチップの外側にワイヤの終端を確保する必要があるため、実装サイズが大きくなっていた。また、半導体基板と回路基板との接続距離が長いため、インダクタンスが大きくなってしまい、高速化が難しかった。
これらの問題を解決するために、フリップチップ実装方式が提案されている（例えば特許文献１および２）。フリップチップ実装方式とは、半導体基板の機能面に、回路基板との接合に用いるバンプを形成した後、当該機能面を回路基板面と向かい合わせて配置し、バンプを回路基板側の電極と接合させる実装方法である。
図１２は、特許文献１に記載の半導体装置７１を示す図である。半導体装置７１は、半導体基板７２と、半導体基板７２の電極７２１および表面保護膜７２２に形成されるＡｕバンプ７３と、ＴｉＷからなる拡散防止膜７４と、拡散防止膜７４上に形成される接合膜（半田）７５とを有している。拡散防止膜７４の材料であるＴｉＷは、Ａｕに対する拡散係数が低く、Ａｕバンプ７３と接合膜７５の材料であるＳｎとの拡散を防止するため、接合膜７５はＳｎ単体の状態に保持される。
また、広く使用されているフリップチップ実装方式の１つとして、Ａｕ−半田工法が挙げられる。Ａｕ−半田工法は、半導体基板上に形成されたＡｕバンプと、回路基板上の電極に供給された半田とを接続する工法である。Ａｕ−Ｓｎの金属接合であるので、実装信頼性が高く、ファインピッチ品にも対応可能である。
さらに、フリップチップ実装が容易になるように、Ａｕバンプに突起を設ける構成が提案されている。図１３は、半導体装置８１を回路基板６に実装する工程を示す断面図であり、（ａ）は、実装前の状態を示しており、（ｂ）は、実装後の状態を示している。半導体装置８１は、半導体基板８２と、半導体基板８２上の電極８２１に設けられるＡｕバンプ８３とを備えており、Ａｕバンプ８３は、突起８３ａを有している。また、回路基板６上の電極６１には、半田６２が供給されている。
ここで、図１３（ｂ）に示す実装構造のように、突起８３ａが半田６２を貫通するので、低加重で半導体装置８１を実装することができる。
しかしながら、図１３に示す構成では、回路基板６の電極６１のみに半田６２が供給されるので、十分な量の半田を供給できない。また、半導体装置の高密度化、高速化により、半導体基板および回路基板上のフリップチップ接続用電極の、さらなるファインピッチ化が求められている。電極のファインピッチ化が進めば進むほど、供給可能な半田量が減少するため、図１３に示す構成では、実装信頼性を高めることが難しい。
一方、あらかじめＡｕバンプのみに半田を供給する構成が提案されている（例えば、特許文献２）。
図１４は、特許文献２に記載の半導体装置９１を示す図である。半導体装置９１は、電極９２１を有する半導体基板９２と、電極９２１上に設けられるＡｕバンプ９３とを備えており、Ａｕバンプ９３はノーズ状の突起９３ａを有している。さらに、Ａｕバンプ９３には、突起９３ａを覆うように半田９４が供給されている。しかしながら、特許文献２には、あらかじめ回路基板側に半田を供給する構成は開示されていないため、図１４に示す構成でも、回路基板への実装において十分な半田量を確保することができず、図１３に示す構成と同様、実装信頼性を高めることは難しい。
特開２００６−５４３１１号公報（２００６年２月２３日公開） 特開平１１−８７３９１号公報（１９９９年３月３０日公開）
しかしながら、上記従来の構成では実装信頼性が十分ではないという問題を生ずる。
具体的には、特許文献１に記載の半導体装置７１では、接合膜７５がＡｕバンプ７３の頂面にしか堆積されていない。このため、十分な半田量を確保できず、実装信頼性が悪くなる。
図１３に示す半導体装置８１では、前述のように、回路基板６の電極６１のみに半田６２が供給されるので、十分な量の半田を供給できないため、実装信頼性を高めることが難しい。また、図１３（ｂ）において、半田６２が電極８２１まで濡れ上がった場合、この状態で高温放置試験を行うと、Ａｕバンプ３と電極８２１との界面に半田６２が流れ込み、ＡｕとＳｎの金属間化合物が形成され、早期に破断が発生してしまう。
特許文献２では、Ａｕバンプ９３上に直接半田９４が供給されているため、半田９４中へ拡散するＡｕの量が増加し、バンプ食われが発生しやすくなる。特に、Ａｕバンプ９３の突起９３ａは細いため、バンプ食われによる実装信頼性の低下が大きくなる。また、あらかじめＡｕバンプ９３に半田が濡れ上がった状態になっているため、半田の電極への濡れ上がりによる破断の発生がさらに起こりやすくなる。
また、特許文献２では、半導体装置の回路基板への実装において、回路基板上の電極にも半田を供給する構成については開示していない。すなわち、半導体９１を回路基板に実装する場合、半田はＡｕバンプ９３のみに供給されるので、十分な量の半田で実装することができない。そのため、特許文献２の構成では、実装信頼性を高めることができない。
なお、図１３に示す半導体装置８１において、Ａｕバンプ３のサイズを表面保護膜８２２と接する程度に大きくして、電極８２１を完全に覆うことにより、Ａｕバンプ３と電極８２１との界面に半田６２が流れ込むことを防止できる。しかしながら、この場合、Ａｕバンプ３の作成時のボンディング圧力によって、表面保護膜８２２にクラックが入るおそれがある。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、回路基板への実装が容易で、実装信頼性の高い半導体装置を実現することにある。
本発明に係る半導体装置は、上記課題を解決するために、半導体基板と、当該半導体基板上の電極に設けられるメタルバンプとを備え、当該メタルバンプの周囲の少なくとも一部に半田層が形成されている半導体装置であって、前記メタルバンプは、前記半導体装置が実装される回路基板面に向かって突出する突出部を有し、前記メタルバンプと前記半田層との間に、前記メタルバンプを保護する金属層が形成されていることを特徴としている。
上記の構成によれば、半導体装置を回路基板に実装する際に、予めメタルバンプに半田層が形成されているので、回路基板側に供給する半田量を少なくしても、十分な半田量で半導体装置を回路基板に接合することができる。また、メタルバンプは突出部を有しているので、低加重で容易に半導体装置を実装することができ、半田層の接合面積が広くなるので、実装信頼性を高めることができる。さらに、メタルバンプと半田層との間に、メタルバンプを保護する金属層が形成されているので、半田によるバンプ食われを防止できる。したがって、回路基板への実装が容易で、実装信頼性の高い半導体装置を実現できるという効果を奏する。
本発明に係る半導体装置では、前記金属層は、少なくとも前記突出部を覆うことが好ましい。
突出部は細いため、バンプ食われによる実装信頼性の低下が大きくなる。上記の構成によれば、バンプ食われを防止する金属層が少なくとも突出部を覆っているので、高実装信頼性を確保することができる。
本発明に係る半導体装置では、前記メタルバンプが設けられる電極に露出部分が存在する場合、前記金属層は、前記電極の露出部分を覆うように形成されることが好ましい。
上記の構成によれば、金属層が電極の露出部分を覆っているので、メタルバンプと電極との界面に半田が流れ込むことによる破断の発生を防止することができる。
本発明に係る半導体装置では、前記金属層は、さらに前記半導体基板の表面保護膜の一部を覆っていてもよい。
本発明に係る半導体装置では、前記金属層は、スパッタ膜もしくは、めっき膜であってもよい。
本発明に係る半導体装置では、前記半田層は、前記メタルバンプの前記回路基板と対向する頂面と前記突出部とを覆うように形成されることが好ましい。
上記の構成によれば、半田層が突出部を覆うように形成され、突出部は回路基板面に向かって突出しているので、半導体装置を回路基板に実装する際、メタルバンプの半田層と回路基板側の半田層とを容易に接合できる。また、半田量が少なくなるので、半田層形成時もしくは実装時に、バンプ間ショートが起きる可能性を低減でき、特にファインピッチ品に適している。
本発明に係る半導体装置では、前記半田層は、前記金属層の全面を覆うように形成されることが好ましい。
上記の構成によれば、十分な半田量を確保できるので、より実装信頼性を高めることができる。
本発明に係る半導体装置では、前記半田層は、スーパージャフィット法、ソルダーペースト法、スーパーソルダー法、ソルダーダムペースト法を含むすべてのプリコート法によって形成されることが好ましい。
上記の構成によれば、プリコート法はめっき法と比較して、短時間で多量の半田を供給することができる。ファインピッチ化には、スーパージャフィット法とスーパーソルダー法が、特に適している。
本発明に係る半導体装置では、前記半田層は、めっき法によって形成されてもよい。
上記の構成によれば、半田の供給に時間はかかるが、メタルバンプ同士の距離によって、供給可能な半田量が変化することがない。
本発明に係る半導体装置では、前記金属層は、Ｎｉが用いられていることが好ましい。
上記の構成によれば、半田層をスーパージャフィット法によって形成する場合、薬液処理により、半田粉末が付着するようにＮｉ層に粘着性を付与することができる。
本発明に係る半導体装置では、前記金属層には、Ｂｉ、Ｃｄ、Ｇｅ、Ｚｎ、Ｃｒ、ＧａおよびＴｉＷからなる群から選択される少なくとも１種の金属が用いられていることが好ましい。
上記の構成によれば、バンプ食われを防止し、高実装信頼性を確保することができる。
本発明に係る半導体装置では、前記メタルバンプは、ＡｕバンプまたはＣｕバンプであることが好ましい。
上記の構成によれば、良好な電気伝導性を確保することができる。
本発明に係る半導体装置では、前記突出部は、円錐形状の突起であることが好ましい。
上記の構成によれば、突出部の先端が鋭利であるので、さらに容易に半導体装置を実装することができる。
本発明に係る半導体装置では、前記突出部は、ループ形状であってもよい。
本発明に係る半導体装置の実装方法は、前記半導体装置を回路基板に実装する半導体装置の実装方法であって、前記回路基板上の電極に半田層を形成する工程と、前記半導体装置の半田層と前記回路基板上の電極に形成した半田層とを溶融接合させる工程とを有することを特徴としている。
本発明に係る半導体装置の実装構造は、前記半導体装置の前記半田層と、回路基板上の電極に形成した半田層とを溶融接合させることにより構成されることを特徴としている。
上記の構成によれば、回路基板上の電極と半導体装置との両方にあらかじめ半田が供給されているので、十分な半田量で接合することができる。また、半導体装置が備えるメタルバンプは、上記のように、突出部を有し、半田層とメタルバンプとの間に金属層が設けられているので、高い実装信頼性を確保できる。
本発明に係る半導体装置の実装方法では、前記回路基板上の電極に半田層を形成する工程では、スーパージャフィット法、ソルダーペースト法、スーパーソルダー法、ソルダーダムペースト法を含むすべてのプリコート法もしくはめっき法によって半田層を形成してもよい。
本発明に係る半導体装置は、以上のように、半導体基板と、当該半導体基板上の電極に設けられるメタルバンプとを備え、当該メタルバンプの周囲の少なくとも一部に半田層が形成されている半導体装置であって、前記メタルバンプは、前記半導体装置が実装される回路基板面に向かって突出する突出部を有し、前記メタルバンプと前記半田層との間に、前記メタルバンプを保護する金属層が形成されているので、回路基板への実装が容易で、実装信頼性の高い半導体装置を実現できるという効果を奏する。
（実施の形態１）
本発明の一実施形態について図１ないし図６に基づいて説明すると以下の通りである。
図２は、本実施形態に係る半導体装置１を示す断面図である。半導体装置１は、半導体基板２およびＡｕバンプ３を備えており、半導体基板２の表面には、電極２１および表面保護膜２２が形成されている。Ａｕバンプ３は、電極２１上に設けられ、さらに円錐形状の突起３ａを有している。これにより、フリップチップ実装時に低加重で半田の表面酸化膜を突き破ることができる。
さらに、Ａｕバンプ３は、表面にＮｉ層３１が積層され、Ｎｉ層３１上に半田３２が供給される。Ｎｉ層３１は、Ａｕバンプ３を保護してバンプ食われを防ぐ役割を果たす。また、Ｎｉ層３１は、フリップチップ実装時に、突起３ａが半田３２に溶けないよう突起３ａを保護する。これにより、Ａｕバンプ３と半田３２との接合面積が広くなるので、実装信頼性を高めることができ、さらに、半田３２にクラックが入ってもそれ以上クラックが進展するのを防ぐことができる。
また、半導体装置１では、電極２１の一部が表面保護膜２２に覆われておらず露出している。そこで、表面保護膜２２の一部、および電極２１の露出している箇所にも、Ｎｉ層３１を堆積している。これにより、フリップチップ実装時に、半田がＡｕバンプ３と電極２１との界面に流れ込むことを防止できる。
続いて、半導体装置１のフリップチップ実装工程について説明する。
図１は、半導体装置１を回路基板６に実装する工程を示す断面図であり、（ａ）は、実装前の状態を示しており、（ｂ）は、実装後の状態を示している。このように、図１に示すフリップチップ実装方法では、半導体基板２上のＡｕバンプ３と、回路基板６上の電極６１の両方に半田を供給している。したがって、図１（ｂ）に示す実装構造は、図１３（ｂ）に示すような、回路基板上の電極のみに半田を供給する従来の実装構造に比べて、多くの半田を確保することができ、回路基板上の電極に供給する半田を少なくすることができる。すなわち、回路基板６上の電極６１へ半田６２を供給するときに、電極間ショートが発生しにくくなり、ファインピッチ基板でも、歩留まりが高くなる。また、擬似的な半田−半田接合なので、接合時に合金層を形成させる必要が無く、接合温度を低くすることができる。
なお、回路基板６上の電極６１への半田６２の供給は、スーパージャフィット法、ソルダーペースト法、スーパーソルダー法、ソルダーダムペースト法などのすべてのプリコート法およびめっき法が使用できる。
続いて、図３および図４に基づいて、ＡｕバンプにＮｉ層を形成する工程、および半田を供給する工程について説明する。
図３は、Ａｕバンプ３にＮｉ層３１を形成する工程を示す断面図である。まず、半導体基板２の電極２１上にＡｕバンプ３を設け（図３（ａ））、Ａｕバンプ３全面、表面保護膜２２全面、および電極２１の露出している箇所に、スパッタ法を用いてＮｉ層３１ａを堆積する（図３（ｂ））。続いて、Ｎｉ層３１ａ全面にレジスト４を塗布し（図３（ｃ））、マスク５を用いて、除去したいＮｉ層３１ａ上に塗布したレジスト４１を感光する（図３（ｄ））。続いて、感光したレジスト４１を除去して、感光していないレジスト４２が残る（図３（ｅ））。その後、Ｎｉ層３１ａの露出した箇所をエッチングし（図３（ｆ））、最後に、残りのレジスト４２を除去する（図３（ｇ））。
これにより、Ｎｉ層３１ａは、Ａｕバンプ３全面、電極２１の露出部分、および表面保護膜２２の一部に堆積される。なお、Ａｕバンプ３をより確実に保護するために、Ｎｉ層３１ａは２０ｎｍ以上堆積することが望ましい。
図４は、スーパージャフィット法を用いて、Ａｕバンプ３に半田３２を供給する工程を示す断面図である。図３（ｇ）に示す状態で、Ｎｉ層３１ａを薬液処理することにより、表面に粘着性が付与されたＮｉ層３１ｂを形成する（図４（ａ））。その後、Ｎｉ層３１ｂに半田粉末３２ａを付着させ（図４（ｂ））、溶融レベリングする事により、Ｎｉ層３１表面に半田３２がプリコートされる（図４（ｃ））。
なお、半田３２の供給も、スーパージャフィット法だけでなく、めっき法も使用できる。図５に基づいて、めっき法を用いてＡｕバンプにＮｉ層および半田を供給する工程について説明する。
まず、半導体基板２の電極２１上にＡｕバンプ３を設けた状態で（図５（ａ））、めっき工程にて電気を供給するために、ＡｕもしくはＮｉからなるシード層３１ｃを、半導体基板２およびＡｕバンプ３の全面に、スパッタ法を用いて堆積する（図５（ｂ））。続いて、シード層３１ｃ上に、レジスト４３を塗布し（図５（ｃ））、Ｎｉ層を堆積したい箇所のレジスト４４を、マスク５１を用いて感光させる（図５（ｄ））。続いて、感光したレジスト４４を除去し、感光していないレジスト４５が残る（図５（ｅ））。続いて、Ｎｉ層３１ｄを、めっき法で堆積し（図５（ｆ））、続けて半田３２ｂを、めっき法で堆積する（図５（ｇ））。その後、レジスト４５を除去することにより、Ｎｉ層３１ｄ上に半田３２ｂが覆う状態となる（図５（ｈ））。
さらに、シード層３１ｃの露出部分を取り除く工程を図６に示す。
まず、半導体基板２およびＡｕバンプ３の全面に、新たにレジスト４６を塗布する（図６（ａ））。続いて、シード層３１ｃが露出している箇所のレジスト４７を、マスク５２を用いて感光させ（図６（ｂ））、感光したレジスト４７を除去する（図６（ｃ））。その後、露出したシード層３１ｃを除去し（図６（ｄ））、残りのレジスト４７を除去する（図６（ｅ））。
このように、めっき法を用いた場合、工程数が増えるためコストおよび時間がかかるが、Ｎｉ層を形成する際に、スパッタ法に比べＮｉ層を厚く形成できる。また、スーパージャフィット法のように、電極間距離によって供給可能な半田量が変わるといった問題は生じない。
なお、上記では、スーパージャフィット法およびめっき法について説明したが、これに限らず、ソルダーペースト法、スーパーソルダー法、ソルダーダムペースト法などのすべてのプリコート法が使用できる。例えば、スーパーソルダー法は、供給可能な半田量とペースト供給精度は、スーパージャフィト法と同等である一方、スーパージャフィット法よりも、工程数が多くなり（具体的には、レジスト塗布、レジスト感光、感光したレジストの除去、残ったレジストの除去が１工程ずつ増える）コストが増加する。また、ソルダーペースト法は、供給可能な半田量が少なく、ペースト供給精度も高くない。総合的に判断して、スーパージャフィット法が、最もファインピッチ化に適している。
（実施の形態２）
本発明の他の実施形態について図７ないし図１１に基づいて説明すると以下の通りである。
図７は、本実施形態に係る半導体装置１１の構成を示す断面図である。半導体装置１１は、図１に示す半導体装置１において、Ａｕバンプ３の全面に半田３２を供給する代わりに、Ａｕバンプ３の突起３ａおよび台座頂面上のＮｉ層３１にのみ半田３４を供給した構成である。これにより、図１に示す半導体装置１に比べて、確保できる半田量は少なくなるが、半田供給時もしくはフリップチップ実装時に、バンプ間ショートが起きる可能性を低減できる。よって、５０μm以下のファインピッチ品においては、図７に示す半導体装置１１を用いるのが望ましい。
続いて、半導体装置１１のフリップチップ実装工程について説明する。
図８は、半導体装置１１を回路基板６に実装する工程を示す断面図であり、（ａ）は、実装前の状態を示しており、（ｂ）は、実装後の状態を示している。図８（ｂ）に示す実装構造のように、半導体基板２および回路基板６に平行な方向に広がる半田３５は、図１（ｂ）に示す実装構造における半田３３に比べて少なくなる。したがって、フリップチップ実装時にバンプ間ショートが発生しにくくなる。また、Ａｕバンプ３は半田３５にしっかりと覆われており、実装信頼性に問題は無い。
続いて、本実施形態に係る半導体装置の変形例について説明する。
図９は、本実施形態に係る半導体装置１２の構成を示す断面図である。半導体装置１２では、表面保護膜２２が、半導体基板２上の電極２１を覆っていない。このため、半田がＡｕバンプ３と電極２１との界面に流れ込まないように、Ｎｉ層３１ｅをＡｕバンプ３の全面、および電極２１の露出している箇所に堆積し、さらに半田３２を、Ｎｉ層３１ｅの全面に堆積している。
また、図７に示す半導体装置１１と同様に、供給する半田量を少なくしてもよい。
図１０は、本実施形態に係る半導体装置１３の構成を示す断面図である。半導体装置１３は、図９に示す半導体装置１２において、Ａｕバンプ３の全面に半田３２を供給する代わりに、Ａｕバンプ３の突起３ａおよび台座頂面上のＮｉ層３１ｅにのみ半田３４を供給した構成である。当該構成でも、フリップチップ実装時に、十分な量の半田で回路基板と接合することができる。
また、上記ではＡｕバンプが突起を有する構成について説明したが、これに限らず、突起形状以外の突出部分を有していてもよい。例えば、図１１に示す半導体装置１４のように、Ａｕバンプ３ｂが、ループ形状の突出部３ｃを有していてもよい。この場合でも、Ａｕバンプ３ｂの全面にＮｉ層３１ｆを堆積し、さらに半田３６を堆積することにより、低加重で実装可能であり、十分な実装信頼性を確保できる。
さらに、Ａｕバンプをバンプ食われから保護する金属層として、Ｎｉ層である構成について説明したが、これに限定されず、Ｂｉ、Ｃｄ、Ｇｅ、Ｚｎ、Ｃｒ、Ｇａ、ＴｉＷ等の金属からなる金属層であってもよい。なお、Ａｕバンプへの半田供給をスーパージャフィット法で行う場合は、Ｎｉ層であるのが好ましい。また、半導体装置を実装するためのバンプとして、Ａｕバンプだけでなく、Ｃｕバンプを用いてもよい。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は、フリップチップ実装のためのメタルバンプを備える半導体装置に好適に適用できる。
本発明の実施形態に係る半導体装置を回路基板に実装する工程を示す断面図であり、（ａ）は、実装前の状態を示しており、（ｂ）は、実装後の状態を示している。 上記半導体装置を示す断面図である。 上記半導体装置のＡｕバンプにＮｉ層を形成する工程を示す断面図である。 スーパージャフィット法を用いて上記Ａｕバンプに半田を供給する工程を示す断面図である。 めっき法を用いて上記ＡｕバンプにＮｉ層および半田を供給する工程を示す断面図である。 シード層の露出部分を取り除く工程を示す断面図である。 本発明の他の実施形態に係る半導体装置を示す断面図である。 図７に示す半導体装置を回路基板に実装する工程を示す断面図であり、（ａ）は、実装前の状態を示しており、（ｂ）は、実装後の状態を示している。 本発明の他の実施形態に係る半導体装置の変形例を示す断面図である。 本発明の他の実施形態に係る半導体装置の他の変形例を示す断面図である。 本発明の他の実施形態に係る半導体装置のさらに他の変形例を示す断面図である。 従来の半導体装置を示す断面図である。 従来の半導体装置を回路基板に実装する工程を示す断面図であり、（ａ）は、実装前の状態を示しており、（ｂ）は、実装後の状態を示している。 従来の他の半導体装置を示す断面図である。
符号の説明
１ 半導体装置
２ 半導体基板
３ Ａｕバンプ（メタルバンプ）
３ａ 突起（突出部）
３ｂ Ａｕバンプ（メタルバンプ）
３ｃ 突出部
６ 回路基板
１１〜１４ 半導体装置
２１ 電極
２２ 表面保護膜
３２、３２ｂ、３４、３６ 半田（半田層）
６１ 電極
６２ 半田（半田層）

Claims (16)

  1. 半導体基板と、当該半導体基板上の電極に設けられるメタルバンプとを備え、当該メタルバンプの周囲の少なくとも一部に半田層が形成されている半導体装置であって、前記メタルバンプは、前記半導体装置が実装される回路基板面に向かって突出する突出部を有し、前記メタルバンプと前記半田層との間に、前記メタルバンプを保護する金属層が形成され、前記メタルバンプが設けられる電極に露出部分が存在し、前記金属層は、前記電極の露出部分を覆うように形成されることを特徴とする半導体装置。
  2. 前記金属層は、少なくとも前記突出部を覆うことを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体基板は、前記電極が設けられる面のうち、少なくとも前記電極以外の部分が表面保護膜によって覆われ、
    前記金属層は、さらに前記表面保護膜の一部を覆っていることを特徴とする請求項１に記載の半導体装置。
  4. 前記金属層は、スパッタ法もしくは、めっき法によって形成されることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記半田層は、前記メタルバンプの前記回路基板と対向する頂面と前記突出部とを覆うように形成されることを特徴とする請求項１に記載の半導体装置。
  6. 前記半田層は、前記金属層の全面を覆うように形成されることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
  7. 前記半田層は、スーパージャフィット法、ソルダーペースト法、スーパーソルダー法、ソルダーダムペースト法を含むプリコート法によって形成されることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
  8. 前記半田層は、めっき法によって形成されることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
  9. 前記金属層には、Ｎｉが用いられていることを特徴とする請求項７に記載の半導体装置。
  10. 前記金属層には、Ｂｉ、Ｃｄ、Ｇｅ、Ｚｎ、Ｃｒ、ＧａおよびＴｉＷからなる群から選択される少なくとも１種の金属が用いられていることを特徴とする請求項７に記載の半導体装置。
  11. 前記メタルバンプは、ＡｕバンプまたはＣｕバンプであることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
  12. 前記突出部は、円錐形状の突起であることを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。
  13. 前記突出部は、ループ形状であることを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。
  14. 請求項１〜１３のいずれか１項に記載の半導体装置を回路基板に実装する半導体装置の実装方法であって、前記回路基板上の電極に半田層を形成する工程と、前記半導体装置の半田層と前記回路基板上の電極に形成した半田層とを溶融接合させる工程とを有することを特徴とする半導体装置の実装方法。
  15. 前記回路基板上の電極に半田層を形成する工程では、スーパージャフィット法、ソルダーペースト法、スーパーソルダー法、ソルダーダムペースト法を含むプリコート法もしくはめっき法によって半田層を形成することを特徴とする請求項１４に記載の半導体装置の実装方法。
  16. 請求項１〜１３のいずれか１項に記載の半導体装置の前記半田層と、回路基板上の電極に形成した半田層とを溶融接合させることにより構成されることを特徴とする半導体装置の実装構造。
JP2007262665A 2007-10-05 2007-10-05 半導体装置、半導体装置の実装方法、および半導体装置の実装構造 Expired - Fee Related JP4431606B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2007262665A JP4431606B2 (ja) 2007-10-05 2007-10-05 半導体装置、半導体装置の実装方法、および半導体装置の実装構造
CNA2008101687379A CN101404269A (zh) 2007-10-05 2008-09-26 半导体器件、半导体器件的安装方法和安装结构
US12/244,856 US7969004B2 (en) 2007-10-05 2008-10-03 Semiconductor device, method for mounting semiconductor device, and mounting structure of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007262665A JP4431606B2 (ja) 2007-10-05 2007-10-05 半導体装置、半導体装置の実装方法、および半導体装置の実装構造

Publications (2)

Publication Number Publication Date
JP2009094249A JP2009094249A (ja) 2009-04-30
JP4431606B2 true JP4431606B2 (ja) 2010-03-17

Family

ID=40522569

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007262665A Expired - Fee Related JP4431606B2 (ja) 2007-10-05 2007-10-05 半導体装置、半導体装置の実装方法、および半導体装置の実装構造

Country Status (3)

Country Link
US (1) US7969004B2 (ja)
JP (1) JP4431606B2 (ja)
CN (1) CN101404269A (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7749887B2 (en) * 2007-12-18 2010-07-06 Micron Technology, Inc. Methods of fluxless micro-piercing of solder balls, and resulting devices
US8841766B2 (en) 2009-07-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
JP2011035249A (ja) * 2009-08-04 2011-02-17 Fujitsu Ltd 半導体素子の製造方法
TWI502706B (zh) * 2009-10-29 2015-10-01 Taiwan Semiconductor Mfg Co Ltd 積體電路結構
US8766439B2 (en) * 2009-12-10 2014-07-01 International Business Machines Corporation Integrated circuit chip with pyramid or cone-shaped conductive pads for flexible C4 connections and a method of forming the integrated circuit chip
US8441124B2 (en) * 2010-04-29 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
CN102184875B (zh) * 2011-04-05 2012-07-04 山东理工大学 一种钉头金凸点的制备方法
US20130234317A1 (en) * 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Methods and Packaged Semiconductor Devices
US9263412B2 (en) 2012-03-09 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and packaged semiconductor devices
US9768137B2 (en) 2012-04-30 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Stud bump structure for semiconductor package assemblies
TWI514490B (zh) * 2014-01-15 2015-12-21 矽品精密工業股份有限公司 半導體封裝件及其製法
CN104157617B (zh) 2014-07-29 2017-11-17 华为技术有限公司 芯片集成模块、芯片封装结构及芯片集成方法
CN104217969B (zh) * 2014-08-28 2017-12-19 通富微电子股份有限公司 半导体器件封装方法
TWI617841B (zh) 2014-10-22 2018-03-11 英特爾股份有限公司 用於光學系統的防雲紋圖樣擴散器
CN104992910B (zh) * 2015-06-24 2017-07-28 武汉新芯集成电路制造有限公司 一种金属突刺混合键合方法
US9960102B2 (en) 2016-06-13 2018-05-01 Advanced Semiconductor Engineering, Inc. Semiconductor devices and methods of manufacturing the same
US11114387B2 (en) 2017-02-15 2021-09-07 Industrial Technology Research Institute Electronic packaging structure
TWI632653B (zh) * 2017-02-15 2018-08-11 財團法人工業技術研究院 電子封裝結構
US10636745B2 (en) * 2017-09-27 2020-04-28 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
KR102442386B1 (ko) * 2017-10-20 2022-09-14 삼성전기주식회사 인쇄회로기판
US20230299028A1 (en) * 2022-03-15 2023-09-21 Taiwan Semiconductor Manufacturing Company Ltd. Bonding structure and method thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54159173A (en) 1978-06-07 1979-12-15 Hitachi Ltd Construction of bump electrode
JPH01238044A (ja) 1988-03-17 1989-09-22 Nec Corp 半導体装置
JPH0350736A (ja) 1989-07-18 1991-03-05 Nec Corp 半導体チップのバンプ製造方法
JPH05144821A (ja) 1991-04-30 1993-06-11 Toshiba Corp 半導体装置
JP3012809B2 (ja) 1995-07-14 2000-02-28 松下電器産業株式会社 半導体装置の電極構造体の形成方法
TW318321B (ja) * 1995-07-14 1997-10-21 Matsushita Electric Ind Co Ltd
JP3412969B2 (ja) 1995-07-17 2003-06-03 株式会社東芝 半導体装置及びその製造方法
JP3346137B2 (ja) 1995-12-01 2002-11-18 松下電器産業株式会社 半田バンプの形成方法
JP3420917B2 (ja) * 1997-09-08 2003-06-30 富士通株式会社 半導体装置
JP3891838B2 (ja) 2001-12-26 2007-03-14 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US7271497B2 (en) * 2003-03-10 2007-09-18 Fairchild Semiconductor Corporation Dual metal stud bumping for flip chip applications
JP4718809B2 (ja) * 2004-08-11 2011-07-06 ローム株式会社 電子装置およびそれを用いた半導体装置、ならびに半導体装置の製造方法
JP2007012953A (ja) 2005-07-01 2007-01-18 Yokogawa Electric Corp フリップチップ接合方法
KR100719905B1 (ko) * 2005-12-29 2007-05-18 삼성전자주식회사 Ｓｎ-Ｂｉ계 솔더 합금 및 이를 이용한 반도체 소자

Also Published As

Publication number Publication date
JP2009094249A (ja) 2009-04-30
US20090091030A1 (en) 2009-04-09
US7969004B2 (en) 2011-06-28
CN101404269A (zh) 2009-04-08

Similar Documents

Publication Publication Date Title
JP4431606B2 (ja) 半導体装置、半導体装置の実装方法、および半導体装置の実装構造
US8580621B2 (en) Solder interconnect by addition of copper
JP5099644B2 (ja) 電子部品、半導体パッケージ及び電子機器
TWI275144B (en) Method of manufacturing semiconductor device
TWI518813B (zh) 在基板上形成焊接合金沈積物之方法
CN107210237B (zh) 半导体封装件
US20030214795A1 (en) Electronic component with bump electrodes, and manufacturing method thereof
US20080261390A1 (en) Method for forming bumps on under bump metallurgy
US20140361431A1 (en) Semiconductor device and manufacturing method thereof
US20080277784A1 (en) Semiconductor chip and manufacturing method thereof
JP2011165862A (ja) 半導体装置、チップ・オン・チップの実装構造、半導体装置の製造方法及びチップ・オン・チップの実装構造の形成方法
JP2000164623A (ja) 半導体装置
JP2009283484A (ja) 半導体装置、半導体装置の実装方法、および半導体装置の実装構造
TWI242866B (en) Process of forming lead-free bumps on electronic component
JP2001060760A (ja) 回路電極およびその形成方法
JP2012190939A (ja) 半導体装置およびその製造方法
JP6702108B2 (ja) 端子構造、半導体装置、電子装置及び端子の形成方法
JP4025322B2 (ja) 半導体装置の製造方法
KR101693609B1 (ko) 필러범프제조방법 및 이를 이용하여 제조된 필러범프
TWI571533B (zh) 可抑制錫鬚晶生長的新穎鍍層結構
KR100860445B1 (ko) 반도체 장치 및 본드 패드의 제조 방법
JP2003253492A (ja) 有機基板にソルダ電気めっきする方法
JP2007258292A (ja) 縦型半導体装置
JPH1041358A (ja) 半導体装置用テープキャリア
JP2007019528A (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090831

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090908

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091022

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091124

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091221

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121225

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121225

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees