JP2000164623A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 【課題】 従来では、ウエハ製造工程の大幅な変更が必
要となり、製造工程が複雑となる。多種多様のデバイス
に適用するにはそれぞれのプロセス毎に層間膜の変更が
必要となるが、層間膜の変更はデバイスの品質や特性へ
の影響もあり、容易に変更は困難である。 【解決手段】 半導体基板上に配線又は能動素子が形成
され、層間絶縁膜を介して該配線又は能動素子上に電極
パッドが形成されている半導体装置において、電極パッ
ド表面上に、外部端子とのボンディング時の上記配線又
は能動素子の保護のための突起電極が形成されている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置に関す
るもので、更に詳しくは、エリアパッド方式の半導体装
置に関するものである。
【0002】
【従来の技術】現在、電極パッドを配線もしくは能動素
子上に形成し、電極パッドのみに専有される領域を無く
すことによって、チップサイズの縮小化を図ったエリア
パッド方式のチップが実用化されつつある。この半導体
チップの電極パッド部分は図5に示すように、半導体基
板21上に絶縁膜22、1層目配線及び能動素子23、
層間絶縁膜24、電極パッド25及び開口部を有する保
護膜26がこの順に形成される構造となっている。この
場合、電極パッド25直下に層間絶縁膜24を介して配
線及び能動素子23が形成されているために、ワイヤー
ボンディング時に配線及び能動素子23へのダメージや
層間絶縁膜24のクラックが発生する。
【0003】このような問題に対して、特開平1−91
439号公報には図4に示すように層間絶縁膜をプラズ
マ窒化膜31と気相成長酸化膜32と不純物を含んだ気
相成長酸化膜33の3層にすることにより、カバレッジ
が良く、ワイヤーボンディングにも十分耐え得る強度を
持つ構造が開示されている。尚、図4及び図5におい
て、21は半導体基板、22は酸化膜、23は配線及び
能動素子、24は層間絶縁膜、25は電極パッド、26
は保護膜、31はプラズマ窒化膜、32は気相成長酸化
膜、33は不純物を含んだ気相成長酸化膜、34は電極
パッドと密着性の高い絶縁膜を示す。
【0004】また、電極バッド上にAuバンプを形成し
たTCP品においても、テープキャリアのインアーリー
ドとのボンディング時に電極パッド下にダメージが入
り、パッド剥がれが生じる。
【0005】電極パッド上にNiバンプを形成する技術
については、特開平8−264541号公報等により開
示されているが、電極パッドの下に、層間絶縁膜を介し
て配線あるいは能動素子が存在する構造は開示されてい
ない。
【0006】
【発明が解決しようとする課題】しかしながら、上述の
対策を行った場合、ウエハ製造工程の大幅な変更が必要
となり、製造工程が複雑となる。多種多様のデバイスに
適用するにはそれぞれのプロセス毎に層間膜の変更が必
要となるが、層間膜の変更はデバイスの品質や特性への
影響もあり、容易に変更は困難である。
【0007】また、パッドに突起が無い場合、層間膜の
出来上がりの質の管理は困難であり、管理を行う場合に
は、ウエハを破壊して断面を確認する必要があり、コス
トの増加の要因となる。また、層間膜や電極パッドの密
着性を測定することは困難であり、何らかのトラブルが
発生した場合でも、実際にアセンブリを行うまで発覚せ
ず、そのまま市場に流れてトラブルを生じる恐れもあ
る。
【0008】
【課題を解決するための手段】請求項1に記載の本発明
の半導体装置は、基板上に配線又は能動素子が形成さ
れ、層間絶縁膜を介して該配線又は能動素子上に電極パ
ッドが形成されている半導体装置において、上記電極パ
ッド表面上に、外部端子とのボンディング時の上記配線
又は能動素子の保護のための突起電極が形成されている
ことを特徴とするものである。
【0009】また、請求項2に記載の本発明の半導体装
置は、上記突起電極がNi、Cu、Cu合金又はNi合
金から成ることを特徴とする、請求項1に記載の半導体
装置である。
【0010】また、請求項3に記載の本発明の半導体装
置は、上記突起電極表面がAu、Pt及びAgからなる
群のうちすくなくとも1つのからなる表面膜を有するこ
とを特徴とする、請求項1に記載の半導体装置である。
【0011】また、請求項4に記載の本発明の半導体装
置は、上記突起電極が、上記電極パッド形成領域内のみ
に形成されていることを特徴とする、請求項1乃至請求
項3のいずれかに記載の半導体装置である。
【0012】また、請求項5に記載の本発明の半導体装
置は、上記突起電極の高さが、0.5μm以上、且つ、
10μm以下であることを特徴とする、請求項1乃至請
求項4のいずれかに記載の半導体装置である。
【0013】更に、請求項6に記載の本発明の半導体装
置は、上記表面膜の厚さが、0.05μm以上、且つ、
2μm以下であること特徴とする、請求項1乃至請求項
5のいずれかに記載の半導体装置である。
【0014】
【発明の実施の形態】以下、実施の形態に基づいて、本
発明を詳細に説明する。
【0015】図1は、発明の半導体チップのパッド断面
構造を示す断面図であり、1は半導体基板、2は酸化
膜、3は配線及び能動素子、4は層間絶縁膜、5は電極
パッド、6は保護膜、7はNiP層(突起電極)、8は
Au層(表面膜)を示す。
【0016】図1に示すように、半導体基板1上に絶縁
膜2、1層目配線及び能動素子3、層間絶縁膜4、電極
パッド5及び開口部を有する保護膜6がこの順に形成さ
れ、開口部に、高さ5μmの突起電極としてのNiP層
(P含有量は7〜11%)7と厚さ1μmの突起電極の
表面を保護するための表面膜としてのAu層8がこの順
に形成されている。また、NiP層7及びAu層8を無
電解メッキ方式によって形成した。ワイヤーボンディン
グやインナーリードボンディング時の衝撃に対抗するに
は、NiP層の高さは0.5μm以上必要であり、Ni
P層形成時間を短縮するために、10μm以下が好まし
い。尚、NiP層の他に、Ni、Cu、Ni合金、Cu
合金を用いても同様である。
【0017】また、NiP層7の表面酸化を防止するた
めに、Au層8の厚さは0.05μm以上であればよ
く、また、Snとの共晶接合に使用する場合でも2μm
あれば十分であるため、Au層の形成時間短縮を併せ
て、Au層の厚さは0.05μm以上、且つ2μm以下
が好ましい。尚、Au層の他に、PtやAg等の貴金属
を用いても同様である。
【0018】この際のNiP層7及びAu層8の形成方
法を以下に説明する。
【0019】まず、保護膜6に形成された開口部から露
出した電極パッド5表面上のAlをNiと置換反応が可
能なZnに置換させる。次に、メッキ液中に浸液し、N
iP層7を保護膜6から5μmになるまで、無電解メッ
キにて形成する。この無電解メッキによるNiPの析出
が選択性がある。
【0020】まず、電極パッド5表面上に形成されたZ
n層がNiと置換反応を起こしてNi層が形成され、続
いて自己触媒作用により、Ni層の表面上で無電解メッ
キ反応が進行する。よって、メッキ用のレジストパター
ンを形成する必要はなく、また、無電解メッキであるの
で、ウエハ表面にメッキ用の導電膜を形成する必要もな
い。
【0021】このとき用いた無電解Niメッキ液は、硫
酸ニッケル及び次亜リン酸ナトリウムを主成分とした一
般的なものである。
【0022】次に、NiP層7上にAu層8を形成す
る。まず、置換Auメッキ液を用いて、NiP層7表面
上のNiをAuと置換させる。この反応は置換反応であ
り、形成できるAu層8の厚さは、0.1μm以下であ
るが、Au層8の形成がNi表面の保護を目的とするの
であれば、十分である。更に、Au層8の厚さが1μm
になるまで無電解Auメッキを行う。無電解Auメッキ
液には、亜硫酸Auナトリウムを主成分としたものを用
いる。
【0023】このとき、NiP層7は保護膜6の開口部
を覆っており、且つ、電極パッド5形成領域からはみ出
ない構造とした。この構造により、Au層8によって保
護されたNiP層7が保護開口部を覆うため、電極パッ
ド5を腐食等から保護する効果がある。また、NiP層
7を電極パッド5からはみ出さない構造とすることによ
り、応力を緩和することができ、パッド剥がれや下地半
導体基板のえぐれを防止することができる。
【0024】また、NiP層7を介して電極パッド5及
びその下地の強度を測定することができるため、密着性
の管理を行うことができる。
【0025】図2は、TCPの半導体チップ実装部の断
面図である。半導体チップは半導体基板1上に絶縁膜
2、1層目配線及び能動素子3、層間絶縁膜4、電極パ
ッド5及び開口部を有する保護膜6がこの順に形成さ
れ、開口部にNiP層(P含有量は7〜11%)7とA
u層8がこの順に形成されている。
【0026】一方、テープキャリア(図示せず)は、デ
バイスホールを有する絶縁性フィルム上に導体パターン
が接着剤を介して接着形成され、上記デバイスホールに
は上記導体パターンと一体に形成される導体パターンが
延長突出しており、導体リード9にはSnメッキが施さ
れている。
【0027】即ち、TCPは、半導体チップとテープキ
ャリアとの間の接合を電極パッド5上のAu層8と導体
リード9のSn層を熱圧着することにより、Au−Sn
共晶を形成して行っている。
【0028】熱圧着後、導体リード及び突起電極を除去
し、電極パッド及び下地の様子を確認したが、荷重が1
電極当たり50g重、温度が560℃の条件でもダメー
ジが発生していなかった。Auのみで形成された突起電
極に同じ条件を適用した場合、電極パッド及び下地に確
実にダメージが入ることが確認されている。
【0029】図3は本発明の半導体チップをプラスチッ
クモールドパッケージや基板(プリント基板やセラミッ
ク基板)(図示せず)に実装した時の実装部の断面図で
ある。このように、突起電極上にワイヤー10をボンデ
ィングした場合も、TCPと同様に、電極パッド5及び
下地にワイヤーボンディングによるダメージが入らない
効果を得ることができる。本発明では、硬い突起電極を
Ni系金属で形成した例を示したが、他に無電解メッキ
方式で形成できる硬質突起電極材料としてCu系金属で
も同様なものが形成可能である。
【0030】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、電極パッド上にワイヤーボンディン
グやインナーリードボンディングを行っても、突起電極
がワイヤーボンディングやインナーリードボンディング
時の衝撃に対抗するため、電極パッドやその下の層間絶
縁膜、配線層及び能動素子へのダメージが生じず、アセ
ンブリでの歩留まりの向上及び接続の信頼性の向上が可
能となる。電極パッド上の保護膜開口部に硬い突起電極
を形成することにより、横方向の剪断強度(シェア強
度)測定や密着強度検査が可能なり、アセンブリ前に密
着性の確認が可能となる。従来は突起電極がないので、
パッドやパッド下部分の密着強度を測定する引っ掛かり
がなく、測定することが物理的に不可能であった。突起
電極を形成することにより、シェア強度測定用ツール等
を引っかけて測定することが可能となる。
【0031】また、突起電極表面に、Ag層、Pt層及
びAu層からなる表面膜を形成することにより、突起電
極の表面酸化を防止し、且つ、Au層はSnとの共晶接
合に使用しても問題を生じない。
【0032】また、Cu層、Ni層、Cu合金層及びN
i合金層やAg層、Pt層及びAu層は、無電解メッキ
法により形成することが可能であるから、電解メッキ方
式による複雑な工程を必要としない。
【0033】また、突起電極を電極パッド形成領域内に
形成することによって、突起電極からの応力による電極
パッドの剥がれや下地の半導体基板の抉れを防止でき
る。
【図面の簡単な説明】
【図1】本発明の半導体チップのパッド断面構造を示す
断面図である。
【図2】本発明の半導体チップのTCPに実装した時の
パッド断面構造を示す断面図である。
【図3】本発明の半導体チップのプラスチックモールド
パッケージや基板(プリント基板やセラミック基板)に
実装した時のパッド断面構造を示す断面図である。
【図4】第1の従来の半導体チップのパッド構造を示す
断面図である。
【図5】第2の従来の半導体チップのパッド構造を示す
断面図である。
【符号の説明】
1 半導体基板 2 酸化膜 3 配線及び能動素子 4 層間絶縁膜 5 電極パッド 6 保護膜 7 NiP層(突起電極) 8 Au層(表面膜) 9 インナーリード 10 ワイヤー

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 基板上に配線又は能動素子が形成され、
    層間絶縁膜を介して該配線又は能動素子上に電極パッド
    が形成されている半導体装置において、 上記電極パッド表面上に、外部端子とのボンディング時
    における上記配線又は能動素子の保護のための突起電極
    が形成されていることを特徴とする半導体装置。
  2. 【請求項2】 上記突起電極がNi、Cu、Cu合金又
    はNi合金から成ることを特徴とする、請求項1に記載
    の半導体装置。
  3. 【請求項3】上記突起電極表面がAu、Pt又はAgか
    ら成る表面膜を有することを特徴とする、請求項1又は
    請求項2に記載の半導体装置。
  4. 【請求項4】 上記突起電極が、上記電極パッド形成領
    域内のみに形成されていることを特徴とする、請求項1
    乃至請求項3のいずれかに記載の半導体装置。
  5. 【請求項5】 上記突起電極の高さが、0.5μm以
    上、且つ、10μm以下であることを特徴とする、請求
    項1乃至請求項4のいずれかに記載の半導体装置。
  6. 【請求項6】 上記表面膜の厚さが、0.05μm以
    上、且つ、2μm以下であること特徴とする、請求項1
    乃至請求項5のいずれかに記載の半導体装置。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100385165B1 (ko) * 2000-09-25 2003-05-22 삼성테크윈 주식회사 반도체 패키지와 이의 제조방법
KR20030094692A (ko) * 2002-06-07 2003-12-18 삼성테크윈 주식회사 무전해 솔더범프 형성방법
US6744140B1 (en) 1999-09-20 2004-06-01 Rohm Co., Ltd. Semiconductor chip and method of producing the same
JP2006005322A (ja) * 2004-05-18 2006-01-05 Sony Corp 部品実装配線基板および配線基板への部品の実装方法
JP2006114827A (ja) * 2004-10-18 2006-04-27 Denso Corp 半導体装置
CN1306576C (zh) * 2002-01-31 2007-03-21 富士通日立等离子显示器股份有限公司 半导体芯片安装衬底和平面显示器
US7227262B2 (en) 2003-10-03 2007-06-05 Rohm Co., Ltd. Manufacturing method for semiconductor device and semiconductor device
US7317244B2 (en) 2002-01-15 2008-01-08 Oki Electric Industry Co., Ltd. Semiconductor device and manufacturing method thereof
JP2010157683A (ja) * 2008-12-03 2010-07-15 Renesas Technology Corp 半導体集積回路装置
JP2010245565A (ja) * 2008-02-29 2010-10-28 Sanyo Electric Co Ltd 半導体素子、半導体モジュール
US8237258B2 (en) 2008-02-29 2012-08-07 Sanyo Electric Co., Ltd. Semiconductor module including a semiconductor device, a device mounting board, and a protecting layer therebetween
JP2012160739A (ja) * 2012-03-14 2012-08-23 Renesas Electronics Corp 半導体装置
JP2013229491A (ja) * 2012-04-26 2013-11-07 Kyocera Corp 電極構造、半導体素子、半導体装置、サーマルヘッドおよびサーマルプリンタ
US8912540B2 (en) 2008-03-31 2014-12-16 Renesas Electronics Corporations Semiconductor device
US10361666B2 (en) 2017-04-25 2019-07-23 Murata Manufacturing Co., Ltd. Semiconductor device and power amplifier module

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2273543A3 (en) 2001-12-14 2011-10-26 STMicroelectronics S.r.l. Semiconductor electronic device and method of manufacturing thereof
WO2004059722A1 (ja) * 2002-12-24 2004-07-15 Denso Corporation 半導体式センサおよび半導体装置のめっき方法
WO2004105133A1 (en) * 2003-05-26 2004-12-02 Axalto Sa Wire bonding on in-line connection pads
DE102005028951B4 (de) * 2005-06-22 2018-05-30 Infineon Technologies Ag Anordnung zur elektrischen Verbindung einer Halbleiter-Schaltungsanordnung mit einer äusseren Kontakteinrichtung
DE102005033469B4 (de) * 2005-07-18 2019-05-09 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleitermoduls
JP2008124437A (ja) 2006-10-19 2008-05-29 Matsushita Electric Ind Co Ltd 半導体ウェハ、その製造方法、および半導体チップの製造方法
DE102006052202B3 (de) 2006-11-06 2008-02-21 Infineon Technologies Ag Halbleiterbauelement sowie Verfahren zur Herstellung eines Halbleiterbauelements
KR20100033467A (ko) * 2007-03-15 2010-03-30 레르 리키드 쏘시에떼 아노님 뿌르 레드 에렉스뿔라따시옹 데 프로세데 조르즈 클로드 평판 디스플레이 제조를 위한 구리 상호접속
US8293587B2 (en) 2007-10-11 2012-10-23 International Business Machines Corporation Multilayer pillar for reduced stress interconnect and method of making same
JP2010141112A (ja) * 2008-12-11 2010-06-24 Sharp Corp 半導体装置および半導体装置の製造方法
US20120261812A1 (en) * 2011-04-14 2012-10-18 Topacio Roden R Semiconductor chip with patterned underbump metallization
US9576923B2 (en) 2014-04-01 2017-02-21 Ati Technologies Ulc Semiconductor chip with patterned underbump metallization and polymer film
GB2557614A (en) * 2016-12-12 2018-06-27 Infineon Technologies Austria Ag Semiconductor device, electronic component and method

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS528785A (en) * 1975-07-10 1977-01-22 Citizen Watch Co Ltd Semiconductor device electrode structure
JPH0214527A (ja) * 1988-11-11 1990-01-18 Seiko Epson Corp Mos型半導体装置
JPH02296336A (ja) * 1989-05-10 1990-12-06 Seiko Epson Corp 半導体回路バンプの製造方法
DE69330603T2 (de) * 1993-09-30 2002-07-04 Cons Ric Microelettronica Verfahren zur Metallisierung und Verbindung bei der Herstellung von Leistungshalbleiterbauelementen

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6744140B1 (en) 1999-09-20 2004-06-01 Rohm Co., Ltd. Semiconductor chip and method of producing the same
KR100385165B1 (ko) * 2000-09-25 2003-05-22 삼성테크윈 주식회사 반도체 패키지와 이의 제조방법
US7317244B2 (en) 2002-01-15 2008-01-08 Oki Electric Industry Co., Ltd. Semiconductor device and manufacturing method thereof
CN1306576C (zh) * 2002-01-31 2007-03-21 富士通日立等离子显示器股份有限公司 半导体芯片安装衬底和平面显示器
KR20030094692A (ko) * 2002-06-07 2003-12-18 삼성테크윈 주식회사 무전해 솔더범프 형성방법
US7227262B2 (en) 2003-10-03 2007-06-05 Rohm Co., Ltd. Manufacturing method for semiconductor device and semiconductor device
CN100397601C (zh) * 2003-10-03 2008-06-25 罗姆股份有限公司 半导体装置的制造方法及半导体装置
US7638421B2 (en) 2003-10-03 2009-12-29 Rohm Co., Ltd. Manufacturing method for semiconductor device and semiconductor device
JP2006005322A (ja) * 2004-05-18 2006-01-05 Sony Corp 部品実装配線基板および配線基板への部品の実装方法
JP4661122B2 (ja) * 2004-05-18 2011-03-30 ソニー株式会社 部品実装配線基板および配線基板への部品の実装方法
JP4604641B2 (ja) * 2004-10-18 2011-01-05 株式会社デンソー 半導体装置
JP2006114827A (ja) * 2004-10-18 2006-04-27 Denso Corp 半導体装置
US8237258B2 (en) 2008-02-29 2012-08-07 Sanyo Electric Co., Ltd. Semiconductor module including a semiconductor device, a device mounting board, and a protecting layer therebetween
JP2010245565A (ja) * 2008-02-29 2010-10-28 Sanyo Electric Co Ltd 半導体素子、半導体モジュール
US9911673B2 (en) 2008-03-31 2018-03-06 Renesas Electronics Corporation Semiconductor device with bond pad wiring lead-out arrangement avoiding bond pad probe mark area
US10134648B2 (en) 2008-03-31 2018-11-20 Renesas Electronics Corporation Manufacturing method of semiconductor device
US10566255B2 (en) 2008-03-31 2020-02-18 Renesas Electronics Corporation Method of manufacturing semiconductor device
US8912540B2 (en) 2008-03-31 2014-12-16 Renesas Electronics Corporations Semiconductor device
US9165845B2 (en) 2008-03-31 2015-10-20 Renesas Electronics Corporation Semiconductor device
US9646901B2 (en) 2008-03-31 2017-05-09 Renesas Electronics Corporation Semiconductor device with bond pad wiring lead-out arrangement avoiding bond pad probe mark area
JP2010157683A (ja) * 2008-12-03 2010-07-15 Renesas Technology Corp 半導体集積回路装置
US9466559B2 (en) 2008-12-03 2016-10-11 Renesas Electronics Corporation Semiconductor integrated circuit device
US10818620B2 (en) 2008-12-03 2020-10-27 Renesas Electronics Corporation Semiconductor integrated circuit device
JP2012160739A (ja) * 2012-03-14 2012-08-23 Renesas Electronics Corp 半導体装置
JP2013229491A (ja) * 2012-04-26 2013-11-07 Kyocera Corp 電極構造、半導体素子、半導体装置、サーマルヘッドおよびサーマルプリンタ
US10361666B2 (en) 2017-04-25 2019-07-23 Murata Manufacturing Co., Ltd. Semiconductor device and power amplifier module
US10594271B2 (en) 2017-04-25 2020-03-17 Murata Manufacturing Co., Ltd. Semiconductor device and power amplifier module
US10903803B2 (en) 2017-04-25 2021-01-26 Murata Manufacturing Co., Ltd. Semiconductor device and power amplifier module
US11621678B2 (en) 2017-04-25 2023-04-04 Murata Manufacturing Co., Ltd. Semiconductor device and power amplifier module

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