KR100385165B1 - 반도체 패키지와 이의 제조방법 - Google Patents
반도체 패키지와 이의 제조방법 Download PDFInfo
- Publication number
- KR100385165B1 KR100385165B1 KR10-2000-0056234A KR20000056234A KR100385165B1 KR 100385165 B1 KR100385165 B1 KR 100385165B1 KR 20000056234 A KR20000056234 A KR 20000056234A KR 100385165 B1 KR100385165 B1 KR 100385165B1
- Authority
- KR
- South Korea
- Prior art keywords
- plating layer
- protective film
- semiconductor chip
- metal pad
- metal
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 97
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 title claims description 36
- 238000007747 plating Methods 0.000 claims abstract description 80
- 230000001681 protective effect Effects 0.000 claims abstract description 59
- 229910052751 metal Inorganic materials 0.000 claims abstract description 53
- 239000002184 metal Substances 0.000 claims abstract description 53
- 229910000679 solder Inorganic materials 0.000 claims abstract description 34
- 239000012212 insulator Substances 0.000 claims abstract description 8
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 58
- 229910052759 nickel Inorganic materials 0.000 claims description 29
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 18
- 229910052737 gold Inorganic materials 0.000 claims description 18
- 239000010931 gold Substances 0.000 claims description 18
- 229920002120 photoresistant polymer Polymers 0.000 claims description 16
- 230000008569 process Effects 0.000 claims description 13
- 150000002940 palladium Chemical class 0.000 claims description 10
- 238000007772 electroless plating Methods 0.000 claims description 7
- 238000006116 polymerization reaction Methods 0.000 claims description 7
- 238000006555 catalytic reaction Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- 239000010408 film Substances 0.000 description 48
- 229910052782 aluminium Inorganic materials 0.000 description 31
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 31
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 11
- 239000002994 raw material Substances 0.000 description 7
- 229910052763 palladium Inorganic materials 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 4
- 239000003054 catalyst Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- 239000011701 zinc Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007062 hydrolysis Effects 0.000 description 1
- 238000006460 hydrolysis reaction Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- PIBWKRNGBLPSSY-UHFFFAOYSA-L palladium(II) chloride Chemical compound Cl[Pd]Cl PIBWKRNGBLPSSY-UHFFFAOYSA-L 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005554 pickling Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 150000003839 salts Chemical class 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910001432 tin ion Inorganic materials 0.000 description 1
- HPGGPRDJHPYFRM-UHFFFAOYSA-J tin(iv) chloride Chemical compound Cl[Sn](Cl)(Cl)Cl HPGGPRDJHPYFRM-UHFFFAOYSA-J 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- NWONKYPBYAMBJT-UHFFFAOYSA-L zinc sulfate Chemical compound [Zn+2].[O-]S([O-])(=O)=O NWONKYPBYAMBJT-UHFFFAOYSA-L 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Wire Bonding (AREA)
Abstract
반도체 패키지와 이의 제조방법을 개시한다. 본 발명은 반도체 칩과, 반도체 칩상에 형성되는 박막의 금속패드와 다중도금층이 순차적으로 적층되어 형성된 본딩패드부와, 금속패드의 일부와 반도체 칩의 표면에 형성되며, 금속 핵을 매개로 하여 도금층과 화학적으로 결합되는 절연체로 된 보호피막과, 다중 도금층상에 형성되는 솔더 볼을 포함한다.
Description
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 보호피막과 본딩패드부의 다중 도금층과의 접촉되는 구조와 이에 따른 방법이 개선된 반도체 패키지와 이의 제조방법에 관한 것이다.
통상적으로, 플립칩(flip chip) 실장은 베어(bare) 칩을 기판에 직접적으로부착하는 방식으로, 고속, 고밀도, 다핀화 추세를 지원할 수 있는 새로운 반도체 패키지 방식으로 주목을 받고 있다.
플립칩 실장은 반도체 리드프레임이 없으며, 반도체 칩의 크기가 곧 반도체 패키지의 크기와 상응하여 소형화 및 경량화에 유리하며, 반도체 칩의 아랫면에 입력 및 출력 단자가 형성되어 있어서 전송속도도 라인이 있는 반도체 패키지보다 수십배 빠르다. 일명 선없는 반도체로도 불리우는 플립칩은 전자부품의 표면실장화 기술이 만들어 낸 최상의 패키지 형태로 차세대 기가급이상 메모리 반도체의 주력 반도체 패키지로 채택될 전망이다.
도 1a는 종래의 기술에 따른 플립칩 방식의 반도체 패키지(10)의 전극패드 부분을 도시한 것이다.
도면을 참조하면, 상기 반도체 패키지(10)에는 반도체 칩(11)과, 상기 반도체 칩(11)의 일면에 형성되는 본딩패드부(12)와, 상기 반도체 칩(11)의 표면을 보호하기 위하여 형성되는 보호피막(passivation,13)을 포함한다. 상기 본딩패드부(12)에는 상기 반도체 칩(11)의 윗면에 형성되는 알루미늄 패드(14)와, 상기 알루미늄 패드의 윗면에 순차적으로 도금되는 니켈 도금층(15)과, 금 도금층(16)을 구비하고 있다.
도 1b는 도 1a의 본딩패드부(12)에 솔더볼(17)이 형성된 이후의 상태를 도시한 것이다.
도면을 참조하면, 상기 반도체 칩(11)에는 플립칩 접합을 위하여 상기 본딩패드부(12)에 솔더볼(17)이 부착되어 있다. 즉, 상기 본딩패드부(12)는 솔더볼(17)과의 접합을 위하여 다중의 금속 박막으로 형성되는데, 상술한 바와 같이 알루미늄 패드(14)와, 니켈 도금층(15)과, 금 도금층(16)이 순차적으로 형성되어 있다.
이때, 상기 솔더볼(17)은 상기 본딩패드부(12)와, 보호피막(13)상에 솔더 볼(17)의 원소재, 예컨대 페이스트 상태로 된 원소재를 도포한후 적정 온도에서 가열하여 형성하게 된다.
이러한 솔더볼(17)을 형성하기 위해서는 상기 알루미늄 패드(14)의 윗면에 솔더 볼(17) 원소재의 확산을 방지하기 위한 니켈 도금층(15)과, 솔더 볼(17) 원소재에 대하여 젖음성(wettability)이 우수하면서 대기중에서 산화가 발생되지 않는 금 도금층(16)등과 같은 다중 도금층이 반드시 형성되어야 한다.
이러한 다중 도금층을 형성시키는 방법은 여러 가지 있으나, 대표적인 방법으로는 스퍼터링(sputtering)법이나, 무전해 도금(electroless plating)법을 들 수 있다.
그러나, 상기 방법에는 각각의 문제점이 있다.
스퍼터링에 의하여 다중 도금층을 형성시키는 경우에는 다중 도금층에 대한 신뢰성이 우수하지만, 장비 자체가 고가이므로 사용에 다소 제약이 있다.
무전해 도금법에 의하여 다중 도금층을 형성시킨 경우에는 비교적 저렴한 가격으로 도금층을 형성시킬 수가 있어서 널리 사용되고 있다. 그러나, 니켈 도금층(15)은 알루미늄 패드(14)의 윗면에서의 형성이 용이하지 않다.
이에 따라, 상기 알루미늄 패드(14)를 세정한 다음에, 그 윗면에징케이트(zincate) 용액을 이용하여 금속아연막을 생성시킨다. 아연막이 생성된 다음에는 니켈 도금층(15)을 무전해 도금법으로 형성시킨다. 다음으로, 상기 니켈 도금층(15)의 윗면에 금 도금층(16)을 형성시켜서 다중 도금층을 완성하게 된다.
그런데, 상기 알루미늄 패드(14)에 대한 니켈 도금층(15)의 밀착성은 우수하지만, 상기 알루미늄 패드(14)의 윗면에 일부 형성되어 있는 보호피막(13)에 대해서는 상기 니켈 도금층(15)은 단지 물리적으로 접촉해 있을 뿐이다.
따라서, 상기 보호피막(13)과, 니켈 도금층(15)과의 경계면에서 외부로부터 습기나 이물질이 비교적 용이하게 침투가 가능하고, 또한, 상기 금 도금층(16)의 윗면에 부착되는 솔더 볼(17)의 열적 팽창이나 유동에 의하여 크랙이 발생하게 되어서 반도체 패키지의 신뢰성을 확보할 수 없다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창안된 것으로서, 다중 도금층을 본딩패드부와 보호피막상에 형성시 무전해 도금법으로 밀착력을 가지고 형성시키도록 구조와 이에 따른 방법이 개선된 반도체 패키지와 이의 제조방법을 제공하는데 그 목적이 있다.
도 1a는 종래의 반도체 패키지의 전극패드부를 도시한 단면도,
도 1b는 도 1의 본딩패드부에 솔더볼이 부착된 상태를 도시한 부분 단면도,
도 2는 본 발명의 일 예에 따른 반도체 칩에 솔더볼이 부착된 상태를 도시한 단면도,
도 3a 내지 도 3f는 본 발명의 제1 실시예에 따른 도 2의 본딩패드부에 솔더볼이 부착되는 과정을 순차적으로 도시한 것으로서,
도 3a는 반도체 칩에 본딩패드부가 형성된 이후의 상태를 도시한 단면도,
도 3b는 도 3a의 본딩패드부의 윗면에 포토레지스트가 도포된 상태를 도시한 단면도,
도 3c는 도 3b의 본딩패드부의 윗면에 카탈리스트 처리를 한 이후의 상태를 도시한 단면도,
도 3d는 도 3c의 포토레지스트상에 형성된 팔라듐 핵을 제거한 이후의 상태를 도시한 단면도,
도 3e는 도 3d의 본딩패드부에 다중 도금층을 형성한 이후의 상태를 도시한 단면도,
도 3f는 도 3d의 본딩패드부의 윗면에 형성된 포토레지스트를 제거한 이후의 상태를 도시한 단면도,
도 4a는 본 발명의 제2 실시예에 따른 본딩패드부에 카탈리스트 처리를 하는 상태를 도시한 단면도,
도 4b는 도 4a의 본딩패드부에 마스크를 제거하고, 다중 도금층을 형성한 이후의 상태를 도시한 단면도.
<도면의 주요 부분에 대한 부호의 간단한 설명>
10,20...반도체 패키지 11,21...반도체 칩
12,22...본딩패드부 13,23...보호피막
14,24...알루미늄 패드 15,25...니켈 도금층
16,26...금 도금층 17,27...솔더볼
31...포토 레지스트 32,43...팔라듐 핵
41...마스크 42...디스펜서
상기와 같은 목적을 달성하기 위하여 본 발명의 일 측면에 따른 반도체 패키지는,
반도체 칩;
상기 반도체 칩의 일면에 형성되는 것으로, 박막의 금속 패드와, 다중 도금층이 순차적으로 적층되어 형성된 본딩패드부;
상기 금속 패드의 일부와, 상기 반도체 칩의 표면에 형성되고, 금속 핵을 매개로 하여 상기 도금층과 화학적으로 결합되는 절연체로 된 보호피막; 및
상기 다중 도금층상에 형성되는 솔더 볼;을 포함하는 것을 특징으로 한다.
또한, 상기 다중 도금층은 상기 금속 패드와 보호피막의 일부에 공히 도금되는 니켈 도금층과, 상기 니켈 도금층의 윗면에 도금되는 금 도금층으로 이루어진 것을 특징으로 한다.
게다가, 상기 보호피막상의 금속 핵은 중합용액으로부터 카탈리스터 처리에 의하여 생성되는 팔라듐 핵인 것을 특징으로 한다.
본 발명의 다른 측면에 따르면,
반도체 칩을 준비하는 단계;
상기 반도체 칩의 윗면에 형성되는 박막으로 된 금속패드와, 상기 금속패드의 일부를 포함하여 상기 반도체 칩의 표면을 보호하도록 형성되는 절연체로 된 보호피막을 형성시키는 단계;
상기 반도체 칩상에 상기 금속패드와, 보호피막의 일부가 노출되도록 패턴화된 포토 레지스트를 선택적으로 형성시키는 단계;
상기 금속패드와 보호피막의 일부와 포토 레지스트의 윗면에 카탈리스트 처리를 하여 금속 핵을 생성시키는 단계;
상기 포토 레지스트의 표면에 형성된 금속 핵을 제거하는 단계;
상기 금속패드와 보호피막의 일부에 다중 도금층을 형성시키는 단계;
상기 반도체 칩에 잔류하는 포토 레지스트를 제거하는 단계; 및
상기 다중 도금층의 윗면에 솔더 볼을 형성시키는 단계;를 포함하는 반도체 패키지의 제조방법을 제공한다.
또한, 카탈리스트 처리를 하여 금속 핵을 생성시키는 단계에서는,
상기 반도체 칩을 침적하여 금속패드와 보호피막의 일부에 팔라듐 핵을 생성시키는 것을 특징으로 한다.
나아가, 다중 도금층을 형성시키는 단계에서는,
상기 금속패드의 윗면에 무전해 도금법으로 형성된 니켈 도금층과, 금 도금층을 순차적으로 형성시키는 것을 특징으로 한다.
본 발명의 또 다른 측면에 따르면,
반도체 칩을 준비하는 단계;
상기 반도체 칩의 윗면에 박막으로 된 금속패드와, 상기 금속패드의 일부를 포함하여 상기 반도체 칩의 표면을 보호하도록 형성되는 절연체로 된 보호피막을 형성시키는 단계;
상기 반도체 칩상에 상기 금속패드와, 보호피막의 일부가 노출되도록 패턴화된 마스크를 배치하는 단계;
상기 금속패드와 보호피막의 일부에 카탈리스트 처리를 하여 금속 핵을 생성시키는 단계;
상기 마스크를 제거하는 단계;
상기 금속패드와 보호피막의 일부에 다중 도금층을 형성시키는 단계; 및
상기 다중 도금층의 윗면에 솔더 볼을 형성시키는 단계;를 포함하는 반도체 패키지의 제조방법을 제공한다.
이하에서 첨부된 도면을 참조하면서 본 발명의 일 실시예에 따른 반도체 패키지와 이의 제조방법을 상세하게 설명하고자 한다.
도 2는 본 발명의 일 예에 따른 플립칩 방식의 반도체 패키지(20)를 도시한 것이다.
도면을 참조하면, 상기 반도체 패키지(20)에는 반도체 칩(21)을 구비한다. 상기 반도체 칩(21)의 일면에는 추후 기술될 솔더 볼(27)이 부착될 본딩패드부(22)와, 상기 반도체 칩(21)의 표면을 보호하기 위하여 보호피막(23)이 형성되어 있다.
상기 본딩패드부(22)는 상기 반도체 칩(21)의 상부에 형성되는 다중의 금속박막으로 형성되어 있다. 즉, 상기 반도체 칩(21)의 윗면에 직접적으로 알루미늄 패드(24)가 형성되어 있고, 상기 알루미늄 패드(24)의 상부에는 다중 도금층이 형성되어 있다. 상기 다중 도금층은 상기 알루미늄 패드(24)의 윗면에 형성되는 니켈 도금층(25)과, 상기 니켈 도금층(25)의 윗면에 형성되는 금 도금층(26)으로 이루어져 있다.
이때, 상기 니켈 도금층(25)은 상기 알루미늄 패드(24)의 윗면에 일부 형성되어 있는 보호피막(23)의 윗면에도 형성이 가능하다. 이것은 상기 보호피막(23)과, 니켈 도금층(25)과의 밀착력을 가지게 하기 위함이다.
상기 금 도금층(26)의 윗면에는 플리칩 접합을 위하여 솔더 볼(27)이 부착되어 있다.
상기와 같은 구조를 가지는 본 발명의 제1 실시예에 따른 반도체 패키지(20)의 제조방법을 도 3a 내지 도 3f를 참고하여 순차적으로 설명하고자 한다.
먼저, 반도체 칩(21)이 마련되고, 상기 반도체 칩(21)의 일면에는 추후 형성될 솔더 볼(27)을 안착하기 위하여 금속박막, 예컨대 티타늄, 크롬, 알루미늄등으로 된 패드를 형성시킨다. 본 실시예에서는 알루미늄 패드(24)을 적용하였고, 상기 알루미늄 패드(24)는 스퍼터링법에 의하여 박막으로 형성이 가능하다.
상기 알루미늄 패드(24)가 형성된 반도체 칩(21)의 표면에는 상기 칩(21)을 보호하기 위하여 보호피막(23)을 형성시킨다. 상기 보호피막(23)은 절연체의 물질인 폴리이미드나, 질화규소등으로 이루어져 있고, 스핀코팅법에 의하여 형성시킬수가 있다. 이때, 상기 알루미늄 패드(23)의 윗면에는 그 일부에 상기 보호피막(23)이 덮혀져 있다.(도 3a)
상기 반도체 칩(21) 상에 알루미늄 패드(24)와, 보호피막(23)이 형성된 다음에는 일반적인 포토리소그래피 공정을 이용하여 상기 보호피막(23)과, 패드(24)를 노출시킨다. 즉, 상기 반도체 칩(21) 상에 포토레지스트를 전면 도포하고, 패턴화된 포토 마스크를 소정 간격 이격된 위치에 정렬하고, 광원으로부터 자외선을 노광 및 현상을 하여서, 상기 알루미늄 패드(24)와, 상기 패드(24)의 윗면에 일부 감싸진 보호피막(23)은 외부로 노출시키고, 다른 부위는 포토 레지스트(31)로 매립하게 된다.(도 3b)
이어서, 상기 알루미늄 패드(24)의 표면을 세정하고, 활성화를 위하여 산세척과 같은 전처리를 한 다음에, 상기 반도체 칩(21)의 상부에카탈리스트(catalyst) 처리를 하여 금속 핵을 생성시킨다.
예컨대, 염화팔라듐(PdCl2) 0.1 내지 0.4g/l과, 염화주석(SnCl2·2H2O) 5 내지 30g/l과, 35wt% 염산(HCl) 100 내지 300 ml/l로 안정화된 중합용액에 반도체 칩(21)을 침적하게 되면, Sn2+-Pd2+착염흡착과정과, 주석이온과 팔라듐염이 생성되는 가수분해과정과, Sn4++PdO 과정을 거쳐서 상기 보호피막(23)과, 알루미늄 패드(24)와, 포토 레지스트(32)가 형성된 상기 반도체 칩(21) 상에는 팔라듐 핵(32)이 생성하게 된다.(도 3c)
상기 팔라듐 핵(32)이 생성되고 나면, 상기 포토 레지스트(31)의 표면에 석출되어 있는 팔라듐 핵(32)은 브러쉬등과 같은 제거수단을 이용하여 제거하게 된다. 이에 따라, 상기 보호피막(23)의 일부분과, 알루미늄 패드(24)의 윗면에만 팔라듐 핵(32)이 형성되어 진다.(도 3d)
다음으로, 상기 알루미늄 패드(24)와, 상기 패드(24)의 윗면 일부에 도포되어 있는 보호피막(23) 상에는 솔더 볼 원소재의 확산을 방지하는 도금층, 바람직하게는 니켈 도금층(25)이 무전해 도금법으로 도금된다. 상기 니켈 도금층(25)은 상기 보호피막(23)의 윗면에서도 상술한 바와 같이 팔라듐 핵으로 인하여 도금이 되어서 화학적으로 접촉이 되어 있다. 상기 니켈 도금층(25)이 도금되고 나면, 솔더 볼 원소재에 대하여 젖음성이 우수하면서 대기중에서 산화가 발생되지 않는 금속재인 금 도금층(26)과 같은 귀금속을 박막으로 형성시킨다. 이때, 상기 니켈 도금층(25)의 두께는 대략 0.5 내지 50 마이크로미터 정도이고, 상기 금도금층(26)은 0.01 내지 1 마이크로미터정도가 바람직하다.(도 3e)
이렇게, 상기 알루미늄 패드(24)와, 보호피막(23)의 일부에 다중 도금층이 형성되고 나면, 상기 반도체 칩(21)에 잔류하는 포토 레지스트(31)를 박리하게 된다. 이에 따라, 상기 반도체 칩(21)에는 알루미늄 패드(24)와, 니켈 도금층(25)과, 금 도금층(26)이 순차적으로 적층된 본딩패드부(22)와, 상기 본딩패드부(22)의 일부를 덮고 있는 보호피막(23)이 완성된다.(3f)
이어서, 상기 본딩패드부(22)의 윗면에 페이스트 형태로 된 솔더 볼 원소재를 도포하여 건조한 다음, 적정 온도에서 가열하게 되면, 솔더 볼 원소재가 구형의 형태를 가지게 되고, 이에 따른 솔더 볼(27)이 도 2에 도시된 바와 같이 완성된다.
상기와 같은 과정을 통해서 형성된 솔더 볼(27)은 상기 본딩패드부(26)에 일정한 크기를 유지하면서 형성되는 것이 가능하다고 할 수 있다.
도 4a 및 도 4b는 본 발명의 제2 실시예에 따른 반도체 패키지를 제조하는 과정의 일부를 도시한 것이다.
여기서, 앞서 도시된 도면에서와 동일한 참조번호는 동일한 기능을 하는 동일한 부재를 가리킨다. 또한, 제2 실시예에서는 반도체 패키지를 제조하는 과정중에서 특징부만 발췌하여 설명하기로 한다.
반도체 칩(21)의 일면에는 알루미늄 패드(24)가 형성되고, 상기 알루미늄 패드(21)의 윗면을 일부 감싸면서 상기 반도체 칩(21)을 보호하는 보호피막(23)이 형성되어 있다. 상기 보호피막(23)의 윗면에는 상기 보호피막(23)의 일부와, 알루미늄 패드(24)가 외부로 노출되도록 상응한 패턴을 가지는 마스크(41)가 정렬되어 있다. 상기 마스크(41)의 상부로부터는 카탈리스트 처리를 하기 위하여 제1 실시예에 상술한 바와 같은 중합 용액을 저장한 디스펜서(42)가 설치되고, 상기 디스펜서(42)의 노즐(42a)로부터 중합 용액이 분사되어 상기 알루미늄 패드(24)와, 보호피막(23)의 일부에 팔라듐 핵(43)이 생성된다.(도 4a)
이어서, 상기 보호피막(23) 상에 설치된 마스크(41)를 제거한 다음에, 상기 팔라듐 핵(43)이 생성된 알루미늄 패드(24)와, 보호피막(23)의 일부에 니켈 도금층(25)과, 금 도금층(26)을 순차적으로 형성시킨다. 이에 따라, 상기 반도체 칩(21)의 윗면에는 본딩패드부(22)와, 보호피막(23)이 형성되고, 추후 솔더 볼이 상기 본딩패드부(22)에 구형으로 형성된다.(도 4b)
상기와 같은 구조를 가지는 반도체 패키지는 솔더 볼(27)이 외부 기판과 접촉되어 상기 반도체 칩(21)과 외부 단자와의 전기적 신호전달 체계가 완성된다.
이상의 설명에서와 같인 본 발명의 반도체 패키지와 이의 제조방법은 다음과 같은 효과를 얻을 수 있다.
첫째, 플립칩 방식의 반도체 패키지에 있어서, 반도체 칩의 본딩패드부와, 보호피막의 일부에 솔더볼과의 접착을 향상시키기 위한 니켈 및 금 도금층이 순차적으로 형상될 때, 보호피막에 니켈 도금층이 보호피막과 화학적으로 접촉하게 됨으로써 밀착력이 향상된다. 이에 따라, 도금층과 보호피막간 경계면을 통하여 외부의 습기나 이물질등이 침투하는 것이 불가능하게 되어 반도체 패키지의 신뢰성을 확보할 수가 있다.
둘째, 본딩패드부와 보호피막의 일부에 도금층이 형성될 때, 포토 레지스트와 같은 장벽이 설치되어 있어서 도금층의 측면 형상을 제어할 수 있게됨에 따라, 도금층상에 형성되는 솔더볼의 크기를 일정하게 유지할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
Claims (9)
- 반도체 칩;상기 반도체 칩의 일면에 형성된 박막의 금속 패드;상기 금속 패드의 일부와 반도체 칩의 표면에 겹쳐서 형성되며, 절연체로 된 보호 피막;상기 금속 패드와 보호 피막상에 공히 형성된 금속 핵;상기 금속 핵을 매개로 하여 상기 금속 패드와 보호 피막상에 순차적으로 적층된 다중 도금층; 및상기 다중 도금층상에 형성된 솔더 볼;을 포함하는 것을 특징으로 하는 반도체 패키지.
- 제1항에 있어서,상기 다중 도금층은 상기 금속 패드의 윗면과, 보호 피막의 일부에 상기 금속 핵을 매개로 하여 공히 도금되는 니켈 도금층과, 상기 니켈 도금층의 윗면에 도금되는 금 도금층을 포함하는 것을 특징으로 하는 반도체 패키지.
- 제1항에 있어서,상기 금속 핵은 카탈리스트 처리에 의하여 중합 용액으로부터 생성된 팔라듐 핵인 것을 특징으로 하는 반도체 패키지.
- 반도체 칩을 준비하는 단계;상기 반도체 칩의 윗면에 박막으로 된 금속 패드와, 상기 금속 패드의 일부를 포함하여 상기 반도체 칩의 표면을 보호하는 절연체로 된 보호 피막을 형성하는 단계;상기 반도체 칩상에 상기 금속 패드의 윗면과, 보호 피막의 일부가 노출되도록 패턴화된 포토 레지스트를 형성하는 단계;상기 금속 패드의 윗면과, 보호 피막의 일부에 카탈리스트 처리를 하여 금속 핵을 생성하는 단계;상기 금속 패드와 보호 피막의 일부에 다중 도금층을 순차적으로 형성하는 단계;상기 반도체 칩상에 잔류하는 포토 레지스트를 제거하는 단계; 및상기 다중 도금층의 윗면에 솔더 볼을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
- 제4항에 있어서,카탈리스트 처리를 하여 금속 핵을 생성하는 단계에서는,중합 용액에 반도체 칩을 침적하여 팔라듐 핵을 생성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
- 제4항에 있어서,다중 도금층을 형성하는 단계에서는,무전해 도금법으로 니켈 도금층과, 금 도금층을 순차적으로 형성하는것을 특징으로 하는 반도체 패키지의 제조방법.
- 반도체 칩을 준비하는 단계;상기 반도체 칩의 윗면에 박막으로 된 금속 패드와, 상기 금속 패드의 일부를 포함하여 상기 반도체 칩의 표면을 보호하는 절연체로 된 보호 피막을 형성하는 단계;상기 반도체 칩상에 금속 패드와 보호 피막의 일부가 노출되도록 패턴화된 마스크를 배치하는 단계;상기 금속 패드의 윗면과 , 보호 피막의 일부에 카탈리스트 처리를 하여 금속 핵을 생성하는 단계;상기 마스크를 제거하는 단계;상기 금속 패드와 보호 피막의 일부에 다중 도금층을 순차적으로 형성하는 단계; 및상기 다중 도금층의 윗면에 솔더 볼을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
- 제7항에 있어서,카탈리스트 처리를 하여 금속 핵을 생성하는 단계에서는,중합 용액을 디스펜서의 노즐로부터 금속 패드의 윗면과 보호 피막의 일부에 분사하여 팔라듐 핵을 생성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
- 제7항에 있어서,다중 도금층을 형성하는 단계에서는,무전해 도금법으로 니켈 도금층과, 금 도금층을 순차적으로 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2000-0056234A KR100385165B1 (ko) | 2000-09-25 | 2000-09-25 | 반도체 패키지와 이의 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2000-0056234A KR100385165B1 (ko) | 2000-09-25 | 2000-09-25 | 반도체 패키지와 이의 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20020024473A KR20020024473A (ko) | 2002-03-30 |
KR100385165B1 true KR100385165B1 (ko) | 2003-05-22 |
Family
ID=19690312
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2000-0056234A KR100385165B1 (ko) | 2000-09-25 | 2000-09-25 | 반도체 패키지와 이의 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100385165B1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100722554B1 (ko) * | 2005-04-15 | 2007-05-28 | 엘지전자 주식회사 | 인쇄회로기판 및 그 표면처리방법 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08111416A (ja) * | 1994-10-07 | 1996-04-30 | Fujitsu Ltd | はんだバンプの製造方法 |
JPH08264541A (ja) * | 1995-03-23 | 1996-10-11 | Citizen Watch Co Ltd | 半導体装置 |
JPH10256258A (ja) * | 1997-03-11 | 1998-09-25 | Matsushita Electric Ind Co Ltd | 半導体装置の突起電極形成方法 |
JP2000022027A (ja) * | 1998-06-29 | 2000-01-21 | Sony Corp | 半導体装置、その製造方法およびパッケージ用基板 |
JP2000164623A (ja) * | 1998-11-30 | 2000-06-16 | Sharp Corp | 半導体装置 |
-
2000
- 2000-09-25 KR KR10-2000-0056234A patent/KR100385165B1/ko not_active IP Right Cessation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08111416A (ja) * | 1994-10-07 | 1996-04-30 | Fujitsu Ltd | はんだバンプの製造方法 |
JPH08264541A (ja) * | 1995-03-23 | 1996-10-11 | Citizen Watch Co Ltd | 半導体装置 |
JPH10256258A (ja) * | 1997-03-11 | 1998-09-25 | Matsushita Electric Ind Co Ltd | 半導体装置の突起電極形成方法 |
JP2000022027A (ja) * | 1998-06-29 | 2000-01-21 | Sony Corp | 半導体装置、その製造方法およびパッケージ用基板 |
JP2000164623A (ja) * | 1998-11-30 | 2000-06-16 | Sharp Corp | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
KR20020024473A (ko) | 2002-03-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3313547B2 (ja) | チップサイズパッケージの製造方法 | |
US6972480B2 (en) | Methods and apparatus for packaging integrated circuit devices | |
JP3398609B2 (ja) | 半導体装置 | |
JP2001144223A (ja) | 再配置チップサイズパッケージ及びその製造方法 | |
JP2001267356A (ja) | 電気接続用導電パッドを準備する方法および形成された導電パッド | |
US8765531B2 (en) | Method for manufacturing a metal pad structure of a die, a method for manufacturing a bond pad of a chip, a die arrangement and a chip arrangement | |
KR100924554B1 (ko) | 플립 칩 패키지 및 이의 제조 방법 | |
CN114792634B (zh) | 一种柔性封装结构及其制造方法 | |
JPH0322437A (ja) | 半導体装置の製造方法 | |
JP4282777B2 (ja) | 半導体装置用基板及び半導体装置の製造方法 | |
JP4352294B2 (ja) | 半導体装置の製造方法 | |
JPH1092865A (ja) | 半導体装置およびその製造方法 | |
KR100385165B1 (ko) | 반도체 패키지와 이의 제조방법 | |
JP2005109427A (ja) | 半導体装置及びその製造方法 | |
JPH06140409A (ja) | 半導体装置の製法 | |
US6905954B2 (en) | Method for producing a semiconductor device and corresponding semiconductor device | |
JP3394696B2 (ja) | 半導体装置及びその製造方法 | |
KR20030069321A (ko) | 플립칩 범핑을 이용한 반도체 촬상소자 패키지 및 그제조방법 | |
JP2000299339A (ja) | 半導体装置の製造方法 | |
JP3957928B2 (ja) | 半導体装置およびその製造方法 | |
JP2000091369A (ja) | 半導体装置及びその製造方法 | |
JP4631223B2 (ja) | 半導体実装体およびそれを用いた半導体装置 | |
JP2021501459A (ja) | 半導体パッケージングのための構造及び方法 | |
TWI291239B (en) | Manufacturing method for chip package structure | |
CN111952197B (zh) | 一种半导体装置及其封装方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20110502 Year of fee payment: 9 |
|
LAPS | Lapse due to unpaid annual fee |