KR20020079136A - 웨이퍼 레벨 칩 스케일 패키지와 그 제조 방법 - Google Patents

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KR20020079136A
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장동현
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto

Abstract

본 발명은 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package)와 그 제조 방법에 대한 것이다. 웨이퍼 레벨 칩 스케일 패키지는 반도체 칩과 솔더 볼의 전기적 연결을 위해 금속층 및 절연층 등이 형성되고, 이와 같은 층들과 솔더 볼은 서로 다른 재질로 이루어지므로 열팽창 계수의 차이에 의해 특정 부분에 응력이 인가되어 접합 강도가 취약하게 된다. 따라서 패키지와 기판에서 열이 교환될 때 열응력이 인가되어 형성된 층 간 계면이 분리되거나 금속층과 솔더 볼의 접착력이 저하되므로, 신호 전달이 방해되거나 그 경로가 끊어지게 된다.
본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지는 가늘고 긴 복수개의 금속층을 형성하여 유연성과 신축성을 부여함으로써, 솔더 볼과 형성된 층들에 균열이 발생되거나 그 계면이 분리되는 것을 감소시키는데 있다.

Description

웨이퍼 레벨 칩 스케일 패키지와 그 제조 방법{Wafer level chip scale package and manufacturing method thereof}
본 발명은 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package)와 그 제조 방법에 대한 것이다.
웨이퍼 레벨 칩 스케일 패키지는 웨이퍼 단계에서 반도체 칩의 조립 또는 패키지 공정이 완료되는 반도체 칩 패키지이다. 칩 스케일 패키지(chip scale package)와 같은 기존의 반도체 칩 패키지는, 반도체 패키지의 소형화에 따라, 반도체 칩 패키지의 공정 비용이 상승되었으나, 웨이퍼 레벨 칩 스케일 패키지는 단일 공정으로 조립까지 완료되기 때문에 반도체 칩 패키지의 제조 비용을 현저하게 줄일 수 있다. 또한, 웨이퍼 레벨 칩 스케일 패키지는 열 방출이 용이하고 전기적 경로가 짧다는 점과 반도체 칩 패키지의 크기를 반도체 칩의 크기로 소형화할 수 있다는 장점이 있다.
도면을 참조하여 종래 기술에 따른 웨이퍼 레벨 칩 스케일 패키지를 설명하겠다.
도 1은 종래 기술에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도이다.
종래 기술에 따른 웨이퍼 레벨 칩 스케일 패키지(100)는 본딩 패드(3)가 형성된 활성면을 갖는 반도체 칩(1)과, 본딩 패드(3) 부분을 제외하여 활성면 상에 형성된 보호막(passivation; 10)을 포함한다. 더불어, 보호막(10) 상에 본딩 패드(3)가 노출되도록 형성된 제 1절연층(120a)과, 본딩 패드(3)와 연결되도록 제 1절연층(120a) 상에 부분적으로 형성된 금속 기저층(130)을 포함한다. 또한 금속 기저층(130)에 형성된 금속층(150)과, 금속층(150)의 일부분에 부착된 솔더 볼(160) 및 노출된 금속층(150) 상에 위치된 제 2절연층(120b)을 포함한다.
그러나 이와 같은 웨이퍼 레벨 칩 스케일 패키지(100)에는 몇 가지 문제점이 있다. 웨이퍼 레벨 칩 스케일 패키지(100)의 솔더 볼(160)은 주석-납(Sn-Pb), 금속층(150)은 구리(Cu), 제 1절연층(120a)과 제 2절연층(120b)은 폴리이미드(polyimide) 또는 에폭시(epoxy) 등의 서로 다른 재질로 이루어져 있다. 웨이퍼 레벨 칩 스케일 패키지(100)의 작동 시 열이 발생되거나 외부로부터 열이 가해지는 경우, 재질 차이에 따른 열팽창계수의 차이로 인해, 특정 부분에 응력이 인가되어 접합강도가 취약하게 된다.
따라서 웨이퍼 레벨 칩 스케일 패키지(100)와 기판에서 열이 교환될 때 솔더 볼(160)에 열응력이 인가되어 솔더 볼(160)과 금속층(150)은 접착력이 취약해지거나 부착 부위가 파괴된다. 또한 금속층(150)은 절연층(120a, 120b)과의 접합 강도가 약해지면서 서로 부착된 계면이 분리되어 수분침투 등으로 인해 부식되거나 이로 인한 균열이 발생되므로 신호 전달이 방해되거나 그 경로가 끊어지게 된다.
본 발명의 목적은 웨이퍼 레벨 칩 스케일 패키지에서, 반도체 칩 상에 형성된 층들과 솔더 볼간의 균열 발생과 계면 분리를 감소시키는데 있다.
도 1은 종래 기술에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도,
도 2는 본 발명의 제 1실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도,
도 3a 내지 도 3h는 본 발명의 제 1실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조 공정을 나타낸 단면도,
도 4는 본 발명의 제 2실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도,
도 5는 본 발명의 제 3실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도이다.
* 도면의 주요 부분에 대한 설명 *
1 : 반도체 칩3 : 본딩 패드
10 : 보호막
100, 200, 300, 400 : 웨이퍼 레벨 칩 스케일 패키지
120a, 320a : 제 1절연층120b, 320b : 제 2절연층
130, 230, 430 : 금속 기저층140 : 감광막 패턴
150 : 금속층160, 260, 360, 460 : 솔더 볼
220, 420 : 절연층240a : 제 1감광막 패턴
240b : 제 2감광막 패턴250a, 350a, 450a : 제 1금속층
250b, 350b, 450b : 제 2금속층270, 370, 470 : 무전해 도금층
330a : 제 1금속 기저층330b : 제 2금속 기저층
450c : 제 3금속층
상기 목적을 달성하기 위하여, 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지는 본딩 패드가 형성된 활성면을 갖는 반도체 칩과; 본딩 패드가 노출되도록 활성면에 형성된 보호막과; 보호막 상에 형성된 절연층과; 본딩 패드와 연결되고, 절연층 상에 부분적으로 형성된 금속 기저층과; 금속 기저층 상에 형성된 제 1금속층과; 제 1금속층 상에 형성된 복수개의 주상(柱狀)의 제 2금속층과; 제 1금속층과 제 2금속층 상에 형성된 무전해 도금층과; 제 2금속층에 형성된 무전해 도금층에 부착된 솔더 볼;을 포함하는 것을 특징으로 한다.
여기서 제 2금속층은 무전해 도금층과 솔더 볼과의 접착 면적을 증가시키기 위해 버섯 형상인 것이 바람직하다.
본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조 방법은, (a) 본딩 패드가 노출되도록 형성된 보호막을 갖는 반도체 칩을 준비하는 단계; (b) 보호막 상에 절연층을 형성하는 단계; (c) 본딩 패드와 연결되도록 절연층 상에 금속 기저층을 형성하는 단계; (d) 금속 기저층이 부분적으로 노출되도록 제 1감광막 패턴을 형성하는 단계; (e) 노출된 금속 기저층 상에 제 1금속층을 형성하는 단계; (f) 제 1감광막 패턴과 제 1금속층 상에 부분적으로 제 2감광막 패턴을 형성하는 단계;(g) 노출된 제 1금속층 상에 제 2금속층을 형성하는 단계; (h) 제 1감광막 패턴과 제 2감광막 패턴을 제거하는 단계; (i) 노출된 금속 기저층을 제거하는 단계; (j) 제 1금속층과 제 2금속층 상에 무전해 도금층을 형성하는 단계; (k) 제 2금속층에 형성된 상기 무전해 도금층에 솔더 볼을 부착하는 단계;를 포함하는 것을 특징으로 한다.
여기서 (g)단계의 제 2금속층은 전해 도금법으로 형성되는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 2는 본 발명의 제 1실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도이고, 도 3a 내지 도 3h는 본 발명의 제 1실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조 공정을 나타낸 단면도이다.
도 2와 같은 웨이퍼 레벨 칩 스케일 패키지(200)는, 본딩 패드(3)가 형성된 활성면을 갖는 반도체 칩(1)과 본딩 패드(3)를 제외한 활성면 상에 형성된 보호막(10)을 포함한다. 보호막(10) 상에 형성된 절연층(220)과, 본딩 패드(3)와 연결되며 절연층(220) 상에 부분적으로 형성된 금속 기저층(230) 및 금속 기저층(230) 상에 형성된 제 1금속층(250a)을 포함한다. 또한 제 1금속층(250a)에 부분적으로 형성된 복수개의 제 2금속층(250b)과, 제 1금속층(250a)과 제 2금속층(250b)에 형성된 무전해 도금층(270) 및 제 2금속층(250b)에 형성된 무전해 도금층(270)에 부착된 솔더 볼(260)을 포함하는 것을 특징으로 한다.
보호막(10)은 반도체 칩(1)의 패브리케이션 공정에서 본딩 패드(3)가 노출되도록 실리콘 산화물 또는 실리콘 질화물 등의 재질로 활성면 상에 부분적으로 형성된다.
금속 기저층(230)은 약 0.5㎛ 두께의 티타늄-구리(Ti-Cu) 합금 등의 재질로 형성되고, 전해 도금법에 의해 형성되는 제 2금속층(250b)의 도금 기초층 역할과, 반도체 칩(1)과 제 1, 2금속층(250a, 250b)을 전기적으로 연결시키는 역할을 한다.
제 1금속층(250a)은 금속 기저층(230) 상에 약 5㎛의 두께의 크롬(Cr), 구리, 니켈(Ni), 티타늄(Ti), 텅스텐(W), 바나듐(Vd), 팔라듐(Pd), 알루미늄(Al), 금(Au) 및 그 합금 등의 금속 재질로 형성되며, 일반적으로 구리가 사용된다.
복수개의 제 2금속층(250b)은 약 50㎛의 두께로 제 1금속층(250a)과 같은 재질인 구리 등으로 제 1금속층(250a)상에 부분적으로 형성된다. 제 2금속층(250b)은 가늘고 긴 와이어와 같은 주상으로 형성되며, 특히 버섯 형상으로 형성되어 제 2금속층(250b) 상에 형성되는 무전해 도금층(270)과 솔더 볼(260)과의 부착 면적을 증대시킬 수 있다.
제 1, 2금속층(250a, 250b) 및 금속 기저층(230)이 외부 환경으로부터 보호되도록 무전해 도금층(270)이 약 1~2㎛의 두께의 니켈-구리(Ni-Cu) 재질로 형성되어 있고, 형성된 무전해 도금층(270)에는 솔더 볼(260)이 부착되어 있다. 따라서 반도체 칩(1)의 본딩 패드(3)와 솔더 볼(260)은 그 사이에 형성된 제 1, 2금속층(250a, 250b)과 금속 기저층(230)에 의해 전기적으로 연결된다.
상술된 내용에서 각각의 층의 형성 두께 및 재질은 패키지에 따라 다르게 형성될 수 있다.
도면을 참조하여 위와 같은 제 1실시예의 웨이퍼 레벨 칩 스케일 패키지의 제조 방법을 설명하겠다.
도 3a 내지 도 3h는 본 발명의 제 1실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조 공정을 나타낸 단면도이다.
(a) 먼저, 도 3a와 같이 본딩 패드(3)가 형성되고, 본딩 패드(3)가 노출되도록 형성된 보호막(10)을 갖는 반도체 칩(1)을 준비하는 단계를 거친다. 본딩 패드(3)와 보호막(10)의 형성은 패브리케이션 공정에서 실시된다.
(b) 이 단계에 이어, 도 3b와 같이 보호막(10) 상에 절연층(220)을 형성하는 단계를 거친다. 절연층(220)은 폴리이미드, 에폭시 등으로 이루어지며 전기적 절연 역할을 한다.
(c) 이 단계에 이어, 도 3c와 같이 본딩 패드(3)와 연결되도록 절연층(220) 상에 금속 기저층(230)을 형성하는 단계를 거친다. 금속 기저층(230)은 스퍼터링(sputtering), 증착법(evaporation) 등에 의해 형성된다.
(d) 이 단계에 이어, 금속 기저층(230) 상에 부분적으로 제 1감광막 패턴(240a)을 형성하는 단계를 거친다. 제 1감광막 패턴(240a)으로 포토레지스트(photo resist; PR) 등이 이용된다.
(e) 이 단계에 이어, 도 3d와 같이 노출된 금속 기저층(230) 상에 제 1금속층(250a)을 형성하는 단계를 거친다. 제 1금속층(250a)은 전해 도금법에 의해 도금된다.
(f) 이 단계에 이어, 도 3e와 같이 제 1감광막 패턴(240a)과 제1금속층(250a)에 제 2감광막 패턴(240b)을 형성하는 단계를 거친다. 제 2감광막 패턴(240b)은 제 1감광막 패턴(240a)과 같은 포토레지스트 재질이 이용된다. 제 2감광막 패턴(240b)은 제 1감광막 패턴(240a)에 비해 비교적 두껍게 형성되며, 후술될 제 2금속층(도 3f의 250b)이 주상의 형상을 갖도록 형성된다.
(g) 이 단계에 이어, 도 3f와 같이 노출된 제 1금속층(250a) 상에 제 2금속층(250b)을 형성하는 단계를 거친다. 복수개의 제 2금속층(250b)은 솔더 볼(도 2의 260)이 부착될 부분과 대응되도록 전해 도금법에 의해 형성되고, 버섯 형상으로 형성되도록 도금 시간을 조절한다. 즉, 제 2금속층(250b)이 제 2감광막 패턴(240b) 두께 이상으로 도금된 후에도 도금 공정을 지속시키면, 형성된 제 2금속층(250b)을 중심으로 추가의 도금이 형성되므로 버섯 형상의 제 2금속층(250b)이 가능하다.
(h) 이 단계에 이어, 도 3g와 같이 제 1감광막 패턴(도 3f의 240a)과 제 2감광막 패턴(도 3f의 240b)을 제거하는 단계를 거친다.
(i) 이 단계에 이어, 외부로 노출된 금속 기저층(230)을 제거하는 단계를 거친다. 이 단계는 금속 기저층(230)을 부식시킬 수 있는 식각 용액을 이용하는 습식 식각(wet etching)법 또는 플라즈마 에칭(plasma etching) 등의 건식 식각(dry etching)법으로 식각시킨다.
(j) 이 단계에 이어, 도 3h와 같이 제 1금속층(250a)과 제 2금속층(250b)에 무전해 도금층(270)을 형성하는 단계를 거친다. 무전해 도금층(270)은 무전해 도금법으로 형성된다.
(k) 이 단계에 이어, 제 2금속층(250b)의 상부에 형성된 무전해 도금층(270)에 솔더 볼(도 2의 260)을 부착하여 리플로우(reflow)하는 단계를 거치면, 도 3과 같은 웨이퍼 레벨 칩 스케일 패키지(도 2의 100)의 제조 공정은 완료된다. 리플로우 공정을 거치면 솔더 볼(도 2의 260) 내의 주석-납 합금 재질과 무전해 도금층(270)이 반응하여 금속간 화합물을 형성한다. 형성된 금속간 화합물은 반응성이 낮은 물질이고, 산화 등에 의해 솔더 볼(도 2의 260)이 분리되는 것을 방지 할 수 있으므로 기계적 신뢰도가 증가된다.
본 발명의 제 1실시예에 따른 제 2금속층(250b)은 가늘고 긴 복수개의 와이어과 같은 주상 형상으로 형성되므로, 유연성과 신축성이 증가된다. 따라서 솔더 볼(260)이 부착되는 제 2금속층(250b)의 길이가 길어짐에 따라(즉, 조인트(joint)부의 길이가 길어짐에 따라) 피로 파괴(fatigue failure)가 감소되므로 솔더 볼(260)과 제 2금속층(250b)간의 균열(솔더 조인트 크랙; solder joint crack)을 감소시킬 수 있다. 더불어 제 2금속층(250b)의 유연성에 의해 열 및 기계적인 충격이 완화되므로, 제 2금속층(250b) 하부에 위치한 제 1금속층(250a)과 절연층(220)이 받는 충격이 비교적 감소되어 계면간의 분리가 감소된다. 또한 종래 기술의 제조 방법과 장치를 이용함으로써 제조 장치의 추가가 필요하지 않으므로 그 생산성이 증진될 수 있다.
한편 도면을 참조하여 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지의 또 다른 실시예를 설명하면 다음과 같다.
도 4는 본 발명의 제 2실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도이고, 도 5는 본 발명의 제 3실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도이다.
도 4와 같은 웨이퍼 레벨 칩 스케일 패키지(300)는 제 2절연층(320b)이 형성되고, 제 1금속층(350a)과 제 2금속층(350b) 사이에 제 2금속 기저층(330b)이 형성된 것을 제외하면, 제 1실시예의 웨이퍼 레벨 칩 스케일 패키지(도 2의 200)와 동일하다.
따라서, 본 발명의 제 2실시예의 웨이퍼 레벨 칩 스케일 패키지(300)의 제조 공정은, 제 1실시예의 제조 공정 중 (e)단계까지의 공정과 몇몇 단계의 제조 공정은 동일하다.
제 1실시예의 제조 공정 중 (a)단계부터 (e)단계의 공정이 완료되면,
(f′) 이어, 제 1감광막 패턴을 제거한 후, 제 1금속 기저층(330a, 제 1실시예의 금속 기저층(230))을 제거하는 단계를 거친다. 제 1금속 기저층(330a)은 제 1실시예와 같이 습식 식각법 또는 건식 식각법으로 제거시킨다.
(g′) 이 단계에 이어, 제 2절연층(320b)을 부분적으로 형성하고, 제 2절연층(320b)과 제 1금속층(350a) 상에 제 2금속 기저층(330b)을 형성하는 단계를 거친다. 제 2절연층(320b)은 제 1절연층(320a)과 같은 폴리이미드 또는 에폭시 등의 절연 재질로 형성되며, 제 2금속 기저층(330b)은 제 1금속 기저층(330a)과 같이 약 0.5㎛의 티타늄-구리 합금으로 스퍼터링 또는 증착법 등의 방법으로 형성된다. 제 2금속 기저층(330b)은 후에 형성되는 제 2금속층(350b)의 도금 기초층 역할을 한다.
(h′) 이 단계에 이어, 제 2감광막 패턴을 형성한 후, 제 2금속기저층(330b) 상에 제 2금속층(350b)을 형성하는 단계를 거친다. 이때, 제 2금속층(350b)은 가늘고 긴 와이어와 같은 복수개의 주상으로 형성되며, 버섯 형상인 것이 더욱 바람직하다. 제 2금속층(350b)은 제 1실시예와 동일한 재질과 방법에 의해 형성되고, 버섯 형상으로 형성되도록 도금 시간을 조절한다.
(i′) 이 단계에 이어, 제 2감광막 패턴을 제거한 후 외부로 노출된 제 2금속 기저층(330b)을 제거하는 단계를 거친다. 제 2금속 기저층(330b)은 상술한 (g′)단계의 제 1금속 기저층(330a)과 같은 방법에 의해 제거된다.
상술된 (i′)단계까지의 공정을 실시한 후, 제 1실시예의 (j)단계 내지 (k)단계의 공정을 거치면, 본 발명의 제 2실시예에 따른 웨이퍼 레벨 칩 스케일 패키지(300)의 제조 공정은 완료된다. 이와 같은 제 2실시예에 따른 웨이퍼 레벨 칩 스케일 패키지(300)는 제 2절연층(320b)을 형성함으로써 외부환경으로부터 금속층을 보호하여 산화 발생 등을 방지 할 수 있다.
도 5와 같이 제 3실시예에 따른 웨이퍼 레벨 칩 스케일 패키지(400)는 제 2금속층(450b)의 상부에 그와 동일한 형상의 제 3금속층(450c)이 형성된 것을 제외하면, 제 1실시예의 웨이퍼 레벨 칩 스케일 패키지(도 2의 200)와 동일하다.
제 3실시예의 웨이퍼 레벨 칩 스케일 패키지(400)의 제조 공정은, 제 1실시예의 제조 공정 중 (g)단계가 완료되면, 제 2금속층(450b)이 노출되도록 제 3광감막 패턴을 형성하고, 제 3금속층(450c)을 제 2금속층(450b) 상에 제 2금속층(450b)과 같은 방법의 동일한 재질로 형성한다. 또한 복수개의 제 3금속층(450c)은 버섯 형상으로 형성되는 것이 바람직하다. 이어, 제 1실시예의 (h)단계와 같이 제 3감광막 패턴(420c)의 제거도 함께 실시하며, (i)단계를 거친 후, (j)단계와 같은 방법으로 제 1, 2, 3금속층(450a, 450b, 450c)에 무전해 도금층(470)을 형성한다. 이어, (k)단계와 같이 솔더 볼(460)을 제 3금속층(450c)에 형성된 무전해 도금층(470)에 부착하면 제 3실시예에 따른 웨이퍼 레벨 칩 스케일 패키지(400)의 제조 공정은 완료된다.
따라서 제 3실시예에 의해 형성된 웨이퍼 레벨 칩 스케일 패키지(400)는 제 1실시예의 제 2금속층(450b) 형성 단계가 한번 더 실시된 예로써, 신축성과 유연성이 더욱 증가된다. 또한 제 2실시예와 같이 형성된 층들이 외부 환경으로부터 보호되도록 노출된 제 1금속층(450a)상에 제 2절연층(도 4의 320b)이 형성될 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
따라서, 본 발명의 구조를 따르면 소정의 두께와 형상을 갖는 가늘고 긴 와이어와 같은 복수개의 주상의 금속층을 형성함으로써, 신축성과 유연성을 부여하므로 솔더 볼과 형성된 층의 균열 및 그 계면의 분리 발생을 감소시킬 수 있다.
또한 본 발명의 구조를 따르면 종래의 웨이퍼 레벨 칩 스케일 패키지의 제조 장치를 이용함으로써 생산 원가를 절감 할 수 있다.

Claims (4)

  1. 본딩 패드가 형성된 활성면을 갖는 반도체 칩과;
    상기 본딩 패드가 노출되도록 상기 활성면에 형성된 보호막과;
    상기 보호막 상에 형성된 절연층과;
    상기 본딩 패드와 연결되고, 상기 절연층 상에 부분적으로 형성된 금속 기저층과;
    상기 금속 기저층 상에 형성된 제 1금속층과;
    상기 제 1금속층 상에 형성된 복수개의 주상(柱狀)의 제 2금속층과;
    상기 제 1금속층과 제 2금속층 상에 형성된 무전해 도금층과;
    상기 제 2금속층에 형성된 상기 무전해 도금층에 부착된 솔더 볼;을
    포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  2. 제 1항에 있어서, 상기 제 2금속층은 버섯형상인 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  3. (a) 본딩 패드가 노출되도록 형성된 보호막을 갖는 반도체 칩을 준비하는 단계;
    (b) 상기 보호막 상에 절연층을 형성하는 단계;
    (c) 상기 본딩 패드와 연결되도록 상기 절연층 상에 금속 기저층을 형성하는단계;
    (d) 상기 금속 기저층이 부분적으로 노출되도록 제 1감광막 패턴을 형성하는 단계;
    (e) 노출된 상기 금속 기저층 상에 제 1금속층을 형성하는 단계;
    (f) 상기 제 1감광막 패턴과 제 1금속층 상에 부분적으로 제 2감광막 패턴을 형성하는 단계;
    (g) 노출된 상기 제 1금속층 상에 제 2금속층을 형성하는 단계;
    (h) 상기 제 1감광막 패턴과 제 2감광막 패턴을 제거하는 단계;
    (i) 노출된 상기 금속 기저층을 제거하는 단계;
    (j) 상기 제 1금속층과 제 2금속층 상에 무전해 도금층을 형성하는 단계;
    (k) 상기 제 2금속층에 형성된 상기 무전해 도금층에 솔더 볼을 부착하는 단계;
    를 포함하는 웨이퍼 레벨 칩 스케일 패키지의 제조 방법.
  4. 제 2항에 있어서, 상기 (g)단계는 상기 본딩 패드 한 개에 대응되는 복수개의 상기 제 2금속층은 그 상단이 서로 부착되도록 전해 도금법으로 형성되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조 방법.
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