JP2000228423A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2000228423A
JP2000228423A JP2903399A JP2903399A JP2000228423A JP 2000228423 A JP2000228423 A JP 2000228423A JP 2903399 A JP2903399 A JP 2903399A JP 2903399 A JP2903399 A JP 2903399A JP 2000228423 A JP2000228423 A JP 2000228423A
Authority
JP
Japan
Prior art keywords
layer
forming
electrode pad
metal electrode
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2903399A
Other languages
English (en)
Inventor
Yukihiro Takao
幸弘 高尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2903399A priority Critical patent/JP2000228423A/ja
Publication of JP2000228423A publication Critical patent/JP2000228423A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05551Shape comprising apertures or cavities
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05569Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1301Shape
    • H01L2224/13011Shape comprising apertures or cavities, e.g. hollow bump
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13075Plural core members
    • H01L2224/1308Plural core members being stacked
    • H01L2224/13083Three-layer arrangements

Abstract

(57)【要約】 【課題】チップサイズパッケージの実装時における信頼
性を向上させる。 【解決手段】図10は、メタルポスト9と半田ボール1
2の部分を拡大して示した斜視図である。半導体装置
(チップサイズパッケージ)の構造において、配線層7
上に形成されたメタルポスト9は円筒形状をしているの
で、実装状態でメタルポストにかかる応力を緩和し、そ
の信頼性を向上できる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】 本発明は、半導体装置及び
その製造方法に関する。さらに、詳しく言えば、チップ
サイズパッケージの信頼性を向上させる技術に関する。
チップサイズパッケージ(Chip Size Package)は、C
SPとも呼ばれ、チップサイズと同等か、わずかに大き
いパッケージの総称であり、高密度実装を目的としたパ
ッケージである。
【0002】
【従来の技術】従来、この分野では、一般にBGA(Ba
ll Grid Array)と呼ばれ、面状に配列された複数のハ
ンダボールを持つ構造、ファインピッチBGAと呼ば
れ、BGAのボールピッチをさらに狭ピッチにしてPK
G外形がチップサイズに近くなった構造等が知られてい
る。
【0003】また、最近では、「日経マイクロデバイ
ス」1998年8月号 44頁〜71頁に記載されたウ
エハーCSPがある。このウエハーCSPは、基本的に
は、チップのダイシング前に配線やアレイ状のパッドを
ウエハープロセス(前工程)で作り込むCSPである。
この技術によって、ウエハープロセスとパッケージ・プ
ロセス(後工程)が一体化され、パッケージ・コストが
大幅に低減できるようになることが期待されている。
【0004】ウエーハCSPの種類には、封止樹脂型と
再配線型がある。封止樹脂型は、従来のパッケージと同
様に表面を封止樹脂で覆った構造であり、チップ表面の
配線層上に柱状の端子(メタル・ポスト)を形成し、そ
の周囲を封止樹脂で固める構造である。パッケージをプ
リント基板に搭載すると、プリント基板との熱膨張差に
よって発生した応力がメタル・ポストに集中する。一般
に、このメタルポストを長くするほど応力が分散される
ことが知られている。
【0005】一方、再配線型は、図15に示すように、
封止樹脂を使わず、再配線を形成した構造である。チッ
プ51の表面にAl電極52、配線層53、絶縁層54
が積層され、配線層53上にはメタル・ポスト55が形
成され、その上に半田バンプ56(半田ボールとも呼ば
れる)が形成されている。配線層53は、半田バンプ5
6をチップ上に所定のアレイ状に配置するための再配線
として用いられる。
【0006】封止樹脂型は、メタル・ポストを100μ
m程度と長くし、これを封止樹脂で補強することによ
り、高い信頼性が得られる。しかしながら、封止樹脂を
形成するプロセスは、後工程において金型を用いて実施
する必要があり、プロセスが複雑になる。一方、再配線
型では、プロセスは比較的単純であり、しかも殆どの工
程をウエーハプロセスで実施できる利点がある。しか
し、なんらかの方法で応力を緩和し信頼性を高めること
が必要とされている。
【0007】
【発明が解決しようとする課題】図16は、上記のよう
なチップサイズパッケージをプリント基板上に実装した
場合の断面図を示している。半田バンプ56(半田ボー
ル)は、プリント基板61上に配線された銅電極60上
に圧着される。しかしながら、プリント基板とチップサ
イズパッケージ57の熱膨張係数に差があるために、銅
電極60に接触する半田バンプ56部分を介してメタル
ポスト55に強い応力が生じる。この応力を緩和し、信
頼性を確保する手段として上記のようにメタルポスト5
5を100μm程度と高くする方法が知られている。こ
れは、図16に示すように、メタルポスト55が長くな
ると、メタルポスト55の上部の変位に対してメタルポ
スト55の曲がる角度θがそれだけ小さくなり、応力も
より小さくなるためと考えられる。
【0008】しかしながら、メタルポスト55を高く形
成するには、安定した加工や樹脂封止を行うことが難し
いという問題がある。
【0009】本発明は、上記の課題に鑑みて為されたも
のであり、メタルポストの高さが比較的低い場合であっ
ても、チップサイズパッケージの実装状態での応力を緩
和し、実装時の信頼性を高めることを目的としている。
【0010】
【課題を解決するための手段】請求項1に記載の半導体
装置は、半導体基板上に形成された金属電極パッドと、
この金属電極パッドに接続され前記半導体基板の表面に
延在する配線層と、この配線層を含む半導体基板表面を
被覆する絶縁層と、この絶縁層に形成された開口部と、
この開口部に形成され前記配線層と接続された円筒形状
の柱状端子とを備えたことを特徴としている。
【0011】従来の柱状端子は円柱形状であったのに対
して、この本発明では、円筒形状の柱状端子としたの
で、実装状態で柱状端子にかかる応力を緩和できる構造
となっている。したがって、柱状端子が100μm以下
という低い場合であっても、柱状端子の破壊、断線を防
止し、チップサイズパッケージの信頼性を確保できる。
【0012】また、請求項2に記載の半導体装置は、柱
状端子がその柱状端子の底面から上面に至る高さの途中
まで円筒形状を有しており、この柱状端子の上面にバリ
ア層を介して半田ボールを搭載したことを特徴としてい
る。
【0013】請求項1の発明では、柱状端子の全体が1
つの円筒形状であるのに対して、この発明では、底面か
ら一定の高さの間にのみが円筒状でありその高さから上
面に至るまでの間は円柱状となっているため、柱状端子
の上面と半田ボールとの接触面積が確保でき、半田ボー
ルと柱状端子との間に働くせん断応力に対する強度を向
上できる。また、底面から一定の高さの間は円筒形状と
なっていることから、柱状端子自体を曲げる応力に対し
てはこれをある程度緩和できる構造となっている。
【0014】
【発明の実施の形態】次に、本発明の実施例について説
明する。図1乃至図10は、第1の実施例に係る半導体
装置及びその製造方法を示す断面図である。
【0015】図1に示すように、Al電極パッド2を有
するLSIが形成された半導体基板1(ウエーハ)を準
備し、半導体基板1の表面をSiN膜などのパッシベー
ション膜3で被覆する。Al電極パッド2はLSIの外
部接続用のパッドである。
【0016】次に、図2に示すように、平坦化のために
ポリイミド膜4を全面に形成する。そして、Al電極パ
ッド2上のパッシベーション膜3及びポリイミド膜4を
エッチングによって取り除く。
【0017】次に、図3に示すように、Cu層から成る
第1のメッキ用電極層5(シード層とも呼ばれる)をス
パッタにより形成する。
【0018】次に、Al電極パッド2に接続する配線層
を形成する。この配線層は機械的強度を確保するために
5μm程度に厚く形成する必要があり、メッキ法を用い
て形成するのが適当である。図4に示すように、第1の
メッキ用電極層5上に第1のホトレジストパターン層6
を形成し、図5に示すように、電解メッキ法により、第
1のホトレジストパターン層6の形成されていない領域
にCu層から成る配線層7を形成する。この後、第1の
ホトレジストパターン層6は除去する。
【0019】次に、図6に示すように、配線層7上の柱
状端子を形成する予定領域に開口部を有するホトレジス
ト層8と、その開口部の中に形成された柱状のホトレジ
スト層8aを有する第2のホトレジストパターン層を形
成する。
【0020】次に、図7に示すように、電解メッキを行
うと、この開口部に、Cu層から成る柱状端子としてメ
タルポスト9とその上面にNi層/Au層から成るバリ
ア層10が形成される。なお、このNi層/Au層から
成るバリア層10は、樹脂封止後、メタルポスト9の上
面を露出し、無電解メッキによって形成してもよい。
【0021】こうして、円筒形上のメタルポスト9が形
成される。そして、図8に示すように、ホトレジスト層
8及び柱状のホトレジスト層8aを除去する。さらに、
第1のメッキ用電極層5については、例えば硝酸と酢酸
の混合液を用いて配線層7の下にある部分を除き除去す
る。
【0022】この後は、図9に示すように、ポリイミド
層またはモールド樹脂層から成る絶縁層11によって上
記のように形成した構造体を封止する。メタルポスト9
の上面に設けたバリア層10の表面については、絶縁層
11の表面を研磨するなどして露出されており、この露
出した面に半田ボール12を真空吸着法などの公知の方
法を用いて搭載、圧着する。
【0023】図10は、図9におけるメタルポスト9と
半田ボール12の部分を拡大して示した斜視図である。
図において、斜線を付した領域が半田ボール12とメタ
ルポスト9との接触面積Sである。
【0024】このようにして形成された半導体装置(チ
ップサイズパッケージ)の構造は、メタルポスト9が円
筒形状をしているので、実装状態でメタルポストにかか
る応力を緩和し、その信頼性を向上できる。
【0025】次に、本発明の第2の実施例を図11乃至
図14を参照して説明する。配線層7を形成するまでの
工程(図1乃至図5に示す工程)は、第1の実施例と同
様のため説明を省略する。
【0026】電解メッキ法により、配線層7を形成した
後、図11に示すように、ポリイミド、望ましくは感光
性ポリイミドを全面に塗布し、これを露光現像すること
により、配線層7上の柱状端子を形成する予定領域に開
口部を有するポリイミド膜13と、その開口部に形成さ
れその周囲のポリイミド層13の膜厚h1よりも薄い膜
厚h2(h2<h1)を有する柱状のポリイミド層13
aを形成する。ここで、このような膜厚差は、柱状のポ
リイミド層13aのマスク寸法Lと露光量を適切に選ぶ
ことにより実現することができる。
【0027】そして、上記の開口部にメタルポストを形
成する。このとき、第1のメッキ用電極層5はすでに配
線層7の下にしか存在しないので、このままでは電解メ
ッキをすることができない。そこで、図12に示すよう
に全面に再度Cu層から成る第2のメッキ用電極層14
をスパッタにより形成し、さらに、ホトレジスト層15
を形成する。ホトレジスト層15は、メタルポストが形
成される開口部が露出するように開口されている。
【0028】次に、図13に示すように、電解メッキに
よりCuから成るメタルポスト16とその上面にNi層
/Au層から成るバリア層17が形成される。そして、
このバリア層17上に半田ボール18を真空吸着法など
の公知の方法を用いて搭載、圧着する。図14は、図3
におけるメタルポスト16と半田ボール18の部分を拡
大して示した斜視図である。
【0029】こにようにして形成された半導体装置の構
造は、底面から一定の高さh2の間のみが円筒状であ
り、その高さh2から上面の高さh1に至るまでの間は
円柱状となっている。このため、柱状端子の上面と半田
ボールとの接触面積は、図14において斜線が付された
領域の面積S‘となり、図10におけるSよりも大きく
なる。一般に、半田ボールと柱状端子との間に働くせん
断応力に対する強度は、接触面積に比例するので、本実
施例によれば、第1の実施例よりもせん断応力に対する
強度を増すことがでる。また、底面から一定の高さh2
の間は円筒形状となっていることから、メタルポスト1
6自体を曲げる応力に対しては、これをある程度緩和で
きる構造となっている。
【0030】
【発明の効果】本発明によれば、柱状端子を円筒形状と
したので、実装状態で柱状端子にかかる応力を緩和でき
る構造となっている。したがって、柱状端子が100μ
m以下という低い場合であっても、柱状端子の破壊、断
線を防止し、チップサイズパッケージの信頼性を確保で
きる。
【0031】また、本発明によれば、底面から一定の高
さの間にのみが円筒状でありその高さから上面に至るま
での間は円柱状となっているため、柱状端子の上面と半
田ボールとの接触面積が確保でき、上記の効果に加え
て、半田ボールと柱状端子との間に働くせん断応力に対
する強度も向上できる。
【図面の簡単な説明】
【図1】本発明の第1の実施例に係る半導体装置及びそ
の製造方法を示す断面図である。
【図2】本発明の第1の実施例に係る半導体装置及びそ
の製造方法を示す断面図である。
【図3】本発明の第1の実施例に係る半導体装置及びそ
の製造方法を示す断面図である。
【図4】本発明の第1の実施例に係る半導体装置及びそ
の製造方法を示す断面図である。
【図5】本発明の第1の実施例に係る半導体装置及びそ
の製造方法を示す断面図である。
【図6】本発明の第1の実施例に係る半導体装置及びそ
の製造方法を示す断面図である。
【図7】本発明の第1の実施例に係る半導体装置及びそ
の製造方法を示す断面図である。
【図8】本発明の第1の実施例に係る半導体装置及びそ
の製造方法を示す断面図である。
【図9】本発明の第1の実施例に係る半導体装置及びそ
の製造方法を示す断面図である。
【図10】本発明の第1の実施例に係る半導体装置の構
造を示す斜視図である。
【図11】本発明の第2の実施例に係る半導体装置及び
その製造方法を示す断面図である。
【図12】本発明の第2の実施例に係る半導体装置及び
その製造方法を示す断面図である。
【図13】本発明の第2の実施例に係る半導体装置及び
その製造方法を示す断面図である。
【図14】本発明の第2の実施例に係る半導体装置の構
造を示す斜視図である
【図15】従来例に係るチップサイズパッケージを示す
断面図である。
【図16】実装された状態のチップサイズパッケージを
説明する断面図である。

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】半導体基板上に形成された金属電極パッド
    と、この金属電極パッドに接続され前記半導体基板の表
    面に延在する配線層と、この配線層を含む半導体基板表
    面を被覆する絶縁層と、この絶縁層に形成された開口部
    と、この開口部に形成され前記配線層と接続された円筒
    形状の柱状端子とを備えたことを特徴とする半導体装
    置。
  2. 【請求項2】半導体基板上に形成された金属電極パッド
    と、この金属電極パッドに接続され前記半導体基板の表
    面に延在する配線層と、この配線層を含む半導体基板表
    面を被覆する絶縁層と、この絶縁層に形成された開口部
    と、この開口部に形成され前記配線層と接続された柱状
    端子と、この柱状端子の上面にバリア層を介して搭載さ
    れた半田ボールとを備え、前記柱状端子は、その柱状端
    子の底面から上面に至る高さの途中ま で円筒形状を有
    することを特徴とする半導体装置。
  3. 【請求項3】半導体基板上にLSIの金属電極パッドを
    形成する工程と、この金属電極パッドを被覆する絶縁層
    を形成する工程と、前記金属電極パッドを露出する工程
    と、前記半導体基板上の全面に第1のメッキ用電極層を
    形成する工程と、前記第1のメッキ用電極上に第1のホ
    トレジストパターン層を形成し電解メッキ法により前記
    金属電極パッドと接続された配線層を形成する工程と、
    前記第1のホトレジストパターン層を除去する工程と、
    前記配線層上の柱状端子を形成する予定領域に開口部を
    有するホトレジスト層と、その開口部の中に形成された
    柱状のホトレジスト層を有する第2のホトレジストパタ
    ーン層を形成する工程と、電解メッキにより円筒形状の
    柱状端子を形成する工程と、第2のホトレジストパター
    ン層を除去する工程と、前記第1のメッキ用電極の不要
    部分を除去する工程と、を有することを特徴とする半導
    体装置の製造方法。
  4. 【請求項4】半導体基板上にLSIの金属電極パッドを
    形成する工程と、この金属電極パッドを被覆する絶縁層
    を形成する工程と、前記金属電極パッドを露出する工程
    と、前記半導体基板上の全面に第1のメッキ用電極層を
    形成する工程と、前記第1のメッキ用電極上に第1のホ
    トレジストパターン層を形成し電解メッキ法により前記
    金属電極パッドと接続された配線層を形成する工程と、
    前記第1のホトレジストパターン層を除去する工程と、
    前記第1のメッキ用電極層の不要部分を除去する工程
    と、前記配線層上の柱状端子を形成する予定領域に開口
    部を有するポリイミド膜と、その開口部に形成されその
    周囲のポリイミド層よりも薄い膜厚を有する柱状のポリ
    イミド層を形成する工程と、電解メッキにより前記開口
    部に柱状端子を形成する工程と、前記柱状端子の上面に
    半田ボールを搭載する工程とを有し、前記柱状端子は、
    その底面から上面に至る高さの途中まで円筒形状を有す
    るようにしたことを特徴とする半導体装置の製造方法。
  5. 【請求項5】前記半田ボールを搭載した後に、LSIの
    スクライブラインに沿ってチップに分割する工程を有す
    ることを特徴とする請求項3または4に記載の半導体装
    置の製造方法。
JP2903399A 1999-02-05 1999-02-05 半導体装置及びその製造方法 Pending JP2000228423A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2903399A JP2000228423A (ja) 1999-02-05 1999-02-05 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2903399A JP2000228423A (ja) 1999-02-05 1999-02-05 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2000228423A true JP2000228423A (ja) 2000-08-15

Family

ID=12265108

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2903399A Pending JP2000228423A (ja) 1999-02-05 1999-02-05 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP2000228423A (ja)

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000077843A1 (en) * 1999-06-11 2000-12-21 Fujikura Ltd. Semiconductor package, semiconductor device, electronic device and production method for semiconductor package
JP2002118199A (ja) * 2000-10-10 2002-04-19 Mitsubishi Electric Corp 半導体装置
EP1737038A2 (en) * 2005-06-24 2006-12-27 Megica Corporation Circuitry component and method for forming the same
US7205660B2 (en) 2005-03-22 2007-04-17 Samsung Electronics Co., Ltd Wafer level chip scale package having a gap and method for manufacturing the same
KR100715971B1 (ko) * 2001-04-13 2007-05-08 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지와 그 제조 방법
US7285867B2 (en) 2002-11-08 2007-10-23 Casio Computer Co., Ltd. Wiring structure on semiconductor substrate and method of fabricating the same
JP2007305694A (ja) * 2006-05-09 2007-11-22 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US7582556B2 (en) 2005-06-24 2009-09-01 Megica Corporation Circuitry component and method for forming the same
WO2009151108A1 (ja) * 2008-06-12 2009-12-17 日本電気株式会社 実装基板、及び基板、並びにそれらの製造方法
US7709957B2 (en) 2008-01-09 2010-05-04 Nec Electronics Corporation Semiconductor device
US7960269B2 (en) 2005-07-22 2011-06-14 Megica Corporation Method for forming a double embossing structure
US7964973B2 (en) 2004-08-12 2011-06-21 Megica Corporation Chip structure
US7985653B2 (en) 2005-05-18 2011-07-26 Megica Corporation Semiconductor chip with coil element over passivation layer
US8022544B2 (en) 2004-07-09 2011-09-20 Megica Corporation Chip structure
US8072070B2 (en) 2001-03-05 2011-12-06 Megica Corporation Low fabrication cost, fine pitch and high reliability solder bump
US8293579B2 (en) 2000-09-25 2012-10-23 Ibiden Co., Ltd. Semiconductor element, method of manufacturing semiconductor element, multi-layer printed circuit board, and method of manufacturing multi-layer printed circuit board
US8319246B2 (en) 2009-09-25 2012-11-27 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
US8438727B2 (en) 2000-02-25 2013-05-14 Ibiden Co., Ltd. Multilayer printed circuit board and multilayer printed circuit board manufacturing method
JP2018190775A (ja) * 2017-04-28 2018-11-29 東北マイクロテック株式会社 固体撮像装置

Cited By (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000077843A1 (en) * 1999-06-11 2000-12-21 Fujikura Ltd. Semiconductor package, semiconductor device, electronic device and production method for semiconductor package
US6387734B1 (en) 1999-06-11 2002-05-14 Fujikura Ltd. Semiconductor package, semiconductor device, electronic device and production method for semiconductor package
US8438727B2 (en) 2000-02-25 2013-05-14 Ibiden Co., Ltd. Multilayer printed circuit board and multilayer printed circuit board manufacturing method
US9245838B2 (en) 2000-09-25 2016-01-26 Ibiden Co., Ltd. Semiconductor element
US8959756B2 (en) 2000-09-25 2015-02-24 Ibiden Co., Ltd. Method of manufacturing a printed circuit board having an embedded electronic component
US8293579B2 (en) 2000-09-25 2012-10-23 Ibiden Co., Ltd. Semiconductor element, method of manufacturing semiconductor element, multi-layer printed circuit board, and method of manufacturing multi-layer printed circuit board
JP2002118199A (ja) * 2000-10-10 2002-04-19 Mitsubishi Electric Corp 半導体装置
US8368213B2 (en) 2001-03-05 2013-02-05 Megica Corporation Low fabrication cost, fine pitch and high reliability solder bump
US8072070B2 (en) 2001-03-05 2011-12-06 Megica Corporation Low fabrication cost, fine pitch and high reliability solder bump
KR100715971B1 (ko) * 2001-04-13 2007-05-08 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지와 그 제조 방법
US7285867B2 (en) 2002-11-08 2007-10-23 Casio Computer Co., Ltd. Wiring structure on semiconductor substrate and method of fabricating the same
US8519552B2 (en) 2004-07-09 2013-08-27 Megica Corporation Chip structure
US8022544B2 (en) 2004-07-09 2011-09-20 Megica Corporation Chip structure
US7964973B2 (en) 2004-08-12 2011-06-21 Megica Corporation Chip structure
US8159074B2 (en) 2004-08-12 2012-04-17 Megica Corporation Chip structure
US7312143B2 (en) 2005-03-22 2007-12-25 Samsung Electronics Co., Ltd. Wafer level chip scale package having a gap and method for manufacturing the same
US7205660B2 (en) 2005-03-22 2007-04-17 Samsung Electronics Co., Ltd Wafer level chip scale package having a gap and method for manufacturing the same
US8558383B2 (en) 2005-05-06 2013-10-15 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
US8362588B2 (en) 2005-05-18 2013-01-29 Megica Corporation Semiconductor chip with coil element over passivation layer
US7985653B2 (en) 2005-05-18 2011-07-26 Megica Corporation Semiconductor chip with coil element over passivation layer
EP1737038A3 (en) * 2005-06-24 2008-08-20 Megica Corporation Circuitry component and method for forming the same
US7582556B2 (en) 2005-06-24 2009-09-01 Megica Corporation Circuitry component and method for forming the same
EP1737037A3 (en) * 2005-06-24 2008-08-20 Megica Corporation Circuitry component and method for forming the same
US8884433B2 (en) 2005-06-24 2014-11-11 Qualcomm Incorporated Circuitry component and method for forming the same
EP1737038A2 (en) * 2005-06-24 2006-12-27 Megica Corporation Circuitry component and method for forming the same
US7960269B2 (en) 2005-07-22 2011-06-14 Megica Corporation Method for forming a double embossing structure
JP2007305694A (ja) * 2006-05-09 2007-11-22 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US7709957B2 (en) 2008-01-09 2010-05-04 Nec Electronics Corporation Semiconductor device
WO2009151108A1 (ja) * 2008-06-12 2009-12-17 日本電気株式会社 実装基板、及び基板、並びにそれらの製造方法
JP5541157B2 (ja) * 2008-06-12 2014-07-09 日本電気株式会社 実装基板、及び基板、並びにそれらの製造方法
US8319246B2 (en) 2009-09-25 2012-11-27 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
JP2018190775A (ja) * 2017-04-28 2018-11-29 東北マイクロテック株式会社 固体撮像装置
JP7078821B2 (ja) 2017-04-28 2022-06-01 東北マイクロテック株式会社 固体撮像装置

Similar Documents

Publication Publication Date Title
JP3548082B2 (ja) 半導体装置及びその製造方法
JP4131595B2 (ja) 半導体装置の製造方法
US7307351B2 (en) Electronic component, semiconductor device, methods of manufacturing the same, circuit board, and electronic instrument
US7312143B2 (en) Wafer level chip scale package having a gap and method for manufacturing the same
US6605525B2 (en) Method for forming a wafer level package incorporating a multiplicity of elastomeric blocks and package formed
JP2000228423A (ja) 半導体装置及びその製造方法
US7489037B2 (en) Semiconductor device and fabrication method thereof
US7969020B2 (en) Die stacking apparatus and method
US8647974B2 (en) Method of fabricating a semiconductor chip with supportive terminal pad
US20070200251A1 (en) Method of fabricating ultra thin flip-chip package
US7112522B1 (en) Method to increase bump height and achieve robust bump structure
JP2001176899A (ja) 半導体装置の製造方法
JP2000216184A (ja) 半導体装置およびその製造方法
US8294266B2 (en) Conductor bump method and apparatus
JP2000183090A (ja) チップサイズパッケージ及びその製造方法
US6396156B1 (en) Flip-chip bonding structure with stress-buffering property and method for making the same
JP3408172B2 (ja) チップサイズパッケージ及びその製造方法
US20040089946A1 (en) Chip size semiconductor package structure
US20040266066A1 (en) Bump structure of a semiconductor wafer and manufacturing method thereof
JP2000164617A (ja) チップサイズパッケージおよびその製造方法
JP4462664B2 (ja) チップサイズパッケージ型の半導体装置
KR101009158B1 (ko) 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법
JP2001110828A (ja) 半導体装置の製造方法
US20240153839A1 (en) Semiconductor package structure
JP2000164622A (ja) チップサイズパッケージおよびその製造方法

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20051227

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060117

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070831

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070911

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080122