KR102520106B1 - 반도체 소자용 범프 구조물 - Google Patents

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Abstract

본 실시예는 반도체 소자용 범프 구조물에 관한 것이다. 일 측면에 따른 반도체 소자용 범프 구조물은, 웨이퍼; 상기 웨이퍼 상에 배치되는 전극패드; 상기 전극패드의 적어도 일부가 상방으로 노출되도록 홀을 포함하며, 상기 웨이퍼 및 상기 전극패드 상에 배치되는 패시베이션막; 상기 패시베이션막의 상부에 배치되며, 상기 홀을 통해 상기 전극패드와 접촉되는 제1금속층; 및 상기 제1금속층의 상부에 배치되는 제2금속층을 포함하며, 상기 제2금속층의 상면에는 타 영역보다 함몰 형성되는 제2홈이 배치되고, 상기 제2홈의 내주면에는 하방으로 갈수록 단면적이 작아지는 형상의 경사면이 형성된다.

Description

반도체 소자용 범프 구조물{Bump structure for semiconductor devices}
본 실시예는 반도체 소자용 범프 구조물에 관한 것이다.
일반적으로, DDI, COF, 플립 칩(Flip chip)은 전기적 장치나 반도체 소자를 페이스업 또는 패이스다운의 형태로 기판 또는 보드에 직접 장착할 수 있는 패키지 기술을 일컫는다.
전기적 장치나 반도체 소자들을 기판에 장착할 때, 전기적인 연결은 칩(chip) 또는 다이(die)의 표면에 생성한 전도성 범프(Bump)를 통해 이루어진다. 이러한 반도체 소자용 범프 구조물은 일반적으로 전극패드의 일부분이 외부로 노출되도록 보호막이 덮여 있으며, 노출된 전극 패드 위에 UBM(under bump metallurgy) 금속층이 증착되어 있다. UBM 금속층 상부에 Au와 같은 금속이 단일 적층된 단층 구조를 갖고 있거나, UBM 상부에 하지 금속층과, 하지 금속층 상에 형성된 중간 금속층, 중간 금속층 상에 형성된 상부 금속층으로 이루어진 다층 구조를 가진다. 다층 구조를 구성하는 금속 소재는, 하지 금속층은 Cu, 중간 금속층은 Ni, 상부 금속층은 Au 또는 Pd이일반적으로 사용된다.
그러나 종래 기술의 단층 구조의 범프는 조립 시 필요한 최소 범프 높이를 확보하기 위해 Au와 같은 고가의 단일 금속 소재를 상대적으로 많이 사용하여 제작비용이 많이 발생되는 단점이 있다.
한편, 다층 범프 구조는 단층 구조의 Au 범프에 비해서 제조비용이 저렴하고, 우수한 열 방출특성으로 인해서 디스플레이, 드라이버 IC등 반도체 소자 패키지에서 차세대 범프 구조로 각광받고 있다. 뿐만 아니라, Cu의 낮은 저항특성으로 인해 다층 범프 구조를 이용한 반도체 소자 패키지 개발이 활발히 이루어지고 있다.
그러나, 종래 기술의 다층 범프 구조는 범프 내 접합부의 결합 시 범프 내 접합부의 위치를 정렬할 수 있는 구조가 존재하지 않아, 기 설계 영역과 실제 본딩 영역에 오차가 발생되므로, 반도체 소자의 전기적 특성 및 신뢰성 문제를 초래하는 문제점이 있다
본 발명은 상기와 같은 문제점을 개선하기 위하여 제안된 것으로서, 접합부를 범프 내 용이하게 정렬시킬 수 있어, 기판과 접합하기 위해 필요한 압착력(Bond Pressure)을 최소한으로 가압하여 압착 시간(Time)을 단축 시킬 수 있으며 그에 따라 전극(Bump)에 부여되는 응력(Stress Damage)을 제거하여 인접 전극(Bump)과 최대한의 거리(GAP)를 확보 할 수 있다. 더하여 후공정에서의 패키징(Packaging) 보호막 봉지(Encapsulation) 도포 공정을 생략 또는 최소화 하여 제조 단가를 낮출 수 있는 반도체 소자용 범프 구조물을 제공하는 것에 있다.
본 실시예에 따른 반도체 소자용 범프 구조물은, 웨이퍼; 상기 웨이퍼 상에 배치되는 전극패드; 홀을 포함하며, 상기 웨이퍼 및 상기 전극패드 상에 배치되는 패시베이션막; 및 상기 홀의 내측에서 상기 전극패드 상에 배치되는 금속층을 포함하며, 상기 홀의 내주면에는 하방으로 갈수록 단면적이 작아지는 형상의 제1경사면이 형성되고, 상기 금속층의 상면은 상기 제1경사면의 내측에 배치되고, 상기 금속층은, 베이스와, 상기 베이스의 하면으로부터 하방으로 돌출되며 상기 홀에 결합되어 상기 전극패드와 연결되는 연결부와, 상기 베이스의 양단으로부터 절곡되며 상기 제1경사면의 내측에 배치되는 경사부를 포함하고, 상기 경사부의 내면에는 하방으로 갈수록 내측 공간의 단면적이 작아지는 형상의 제2경사면이 형성된다.
본 실시예에 따르면 경사면을 통해 접합부가 결합 영역으로 용이하게 가이드될 수 있어, 반도체 소자용 범프 구조물과 접합부간 결합의 정밀도가 향상될 수 있는 장점이 있다.
금(Au) 계열의 금속층이 제외되므로, 반도체 소자용 범프 구조물의 제조 단가를 낮출 수 있는 장점이 있다.
특히, 결합되는 금속 물질 간 열팽창계수를 낮추어, 우수한 접합 강도를 가질 수 있는 장점이 있다.
또한, 금속층의 재질을 융점이 낮은 Sn계열의 재질로 형성함으로써, 반도체 소자용 범프 구조물 내 방열 효율을 향상시킬 수 있는 장점이 있다.
또한, 패시베이션 층으로 인하여 언더필 공정이 생략될 수 있어, 생산 효율이 향상될 수 있는 장점이 있다.
또한, 접합부의 결합 시 금속층의 멜팅에 의한 타 영역으로의 유동을 방지할 수 있는 장점이 있다.
또한, 접합부에서 최소한의 압착력(Bond Pressure)으로 가압이 가능하여 압착 시간(Time) 단축에 따른 생산성 향상 및 전극(Bump) 함몰(Damage) 불량을 제거할 수 있는 장점이 있다.
또한, 전극(Bump)의 폭(Width)를 축소하여 칩(Chip)에서의 최대 채널수 확보가 가능하며, 전극 간격(Bump Pitch) 축소에 따른 칩(Chip)사이즈 감소로 웨이퍼 생산(Net Die 증가) 원가 절감을 향상 시킬 수 있는 장점이 있다.
도 1은 본 발명의 제1실시예에 따른 반도체 소자용 범프 구조물의 단면도.
도 2는 본 발명의 제2실시예에 따른 반도체 소자용 범프 구조물의 단면도.
도 3은 도 2의 반도체 소자용 범프 구조물에 접합부가 결합된 모습을 도시한 단면도.
도 4는 도 2의 변형 예.
도 5는 도 2의 또 다른 변형 예.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C중 적어도 하나(또는 한 개 이상)”로 기재되는 경우 A,B,C로 조합할 수 있는 모든 조합 중 하나이상을 포함할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐 만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우뿐 만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 본 발명의 제1실시예에 따른 반도체 소자용 범프 구조물의 단면도 이다.
도 1을 참조하면, 본 실시예에 따른 반도체 소자용 범프 구조물은, 웨이퍼(110), 전극패드(130), 패시베이션막(passivation layer)(120), 제1금속층(140) 및 제2금속층(150)을 포함할 수 있다.
상기 웨이퍼(110) 및 전극패드(130)와 패시베이션막(120)의 사이에는 전극패드(130)의 일부분이 노출되도록 보호막 또는 절연막(미 도시)이 형성될 수 있다.
상기 전극패드(130)는 상기 웨이퍼(110) 상에 배치되며, 알루미늄(Al) 또는 그의 합금, 티타늄(Ti) 또는 그의 합금, 구리(Cu) 또는 그의 합금으로 형성될 수 있다. 이는 예시적인 것으로, 상기 전극패드(130)의 재질은, Au, TiW, Pt 중 어느 하나로 형성될 수 도 있다.
상기 패시베이션막(120)은 상기 웨이퍼(110), 상기 보호막 또는 절연막의 상부에 형성되는 것으로, 중앙에 상기 전극패드(130)를 상방으로 노출시키기 위한 홀이 형성될 수 있다.
상기 패시베이션막(120)은 상기 전극패드(130) 상에서 금속을 증착 또는 에칭하여 형성될 수 있다.
상기 패시베이션막(120)은 상기 웨이퍼(110) 상에 배치되는 제1패시베이션막(122)과, 상기 제1패시베이션막(122)의 상부에 배치되는 제2패시베이션막(124)을 포함할 수 있다.
상기 제1패시베이션막(122)은 상방으로 상기 전극패드(130)을 노출시키기 위한 제1홀을 포함할 수 있다. 상기 제2패이베이션막(124)은 상방으로 상기 전극패드(130)를 노출시키기 위한 제2홀을 포함할 수 있다. 상기 제1홀의 단면적은 상기 제2홀의 단면적 보다 작게 형성될 수 있다.
상기 제1패시베이션막(122)과 상기 제2패시베이션막(124)은 동종 재질로 형성될 수 있다. 이와 달리, 상기 제1패시베이션막(122)과 상기 제2패시베이션막(124)은 이종 재질로 형성될 수 있다.
상기 제1패시베이션막(122)의 재질은 SiN, SiO2를 포함할 수 있다.
상기 제2패시베이션막(123)의 재질은 PBO, PI, Epoxy, Phenol Resin계열을 포함할 수 있다. 상기 제2패시베이션막(123)은 3um 내지 10um의 두께를 가질 수 있다.
상기 제1금속층(140)은 상방으로 노출된 상기 전극패드(130)의 영역 및 상기 패시베이션막(120)의 상부에 배치될 수 있다. 상기 제1금속층(140)은 구리, 니켈, 알루미늄, 바나듐, 티타늄, 크롬, 또는 이들의 합금 중에서 선택되는 어느 하나 이상의 물질을 포함할 수 있다.
상기 제1금속층(140)의 상면에는 제1홈(142)이 형성될 수 있다. 상기 제1홈(142)은 상기 제1금속층(140)의 상면에서 타 영역보다 하방으로 함몰 형성될 수 있다. 상기 제1홈(142)의 내주면에는 하방으로 갈수록 상기 제1홈(142)의 단면적이 작아지는 형상의 제1경사면(144)이 형성될 수 있다.
상기 제2금속층(150)은 상기 제1금속층(140)의 상부에 배치될 수 있다. 상기 제2금속층(150)의 재질은 금(Au)을 포함할 수 있다. 이와 달리, 상기 제2금속층(150)의 재질은, Au, AuSn, SnIn, SnAg, SnBi 중 적어도 하나를 포함할 수 있다.
상기 제2금속층(150)의 하면에는 하방으로 돌출되어 상기 제1홈(142)에 결합되는 돌출부(151)가 형성될 수 있다. 상기 제2금속층(150)의 상면에는 제2홈(152)이 형성될 수 있다. 상기 제2홈(152)은 상기 제2금속층(150)의 상면에서 타 영역보다 하방으로 함몰 형성될 수 있다. 상기 제2홈(152)의 내주면에는 하방으로 갈수록 상기 제2홈(152)의 단면적이 작아지는 형상의 제2경사면(154)이 형성될 수 있다.
상기 제2홈(152)에는 필름(210)의 하면에 형성된 접합부(220, 230)가 결합될 수 있다. 상기 접합부(220, 230)는 상기 필름(210)의 하면에서 하방으로 돌출되는 제1금속부(220)와, 상기 금속부(220)의 표면에 형성되는 제2금속부(230)를 포함할 수 있다. 상기 제1금속부(220)의 재질은 구리(Cu)를 포함할 수 있다. 상기 제2금속부(230)의 재질은 주석(Sn)을 포함할 수 있다. 상기 접합부(220, 230)를 포함한 상기 필름(210)은 상기 제2금속층(150) 상에 접촉된 상태로 열과 압력을 통해 상기 반도체 소자용 범프 구조물에 접합될 수 있다.
상기와 같은 구조에 따르면, 상기 제2경사면(154)을 통해 상기 접합부(220, 230)가 상기 제2홈(152)으로 용이하게 가이드될 수 있어, 반도체 소자용 범프 구조물과 접합부간 결합의 정밀도가 향상될 수 있는 장점이 있다.
본 실시예에서는, 상기 제1금속층(140) 상에 제2금속층(150)이 배치되는 것으로 예를 들었으나 이를 한정하는 것은 아니며, 상기 제1금속층(140) 상에는 다수의 금속층이 배치될 수 있다. 예를 들어, 상기 제2금속층(150) 상에는 제3금속층이 추가로 배치될 수 있다.
도 2는 본 발명의 제2실시예에 따른 반도체 소자용 범프 구조물의 단면도 이고, 도 3은 도 2의 반도체 소자용 범프 구조물에 접합부가 결합된 모습을 도시한 단면도이다.
도 2 및 3을 참조하면, 본 실시예에 따른 반도체 소자용 범프 구조물은, 웨이퍼(310), 전극패드(330), 패시베이션막(320) 및 금속층(340)을 포함할 수 있다.
상기 웨이퍼(310) 및 전극패드(330)와 패시베이션막(320)의 사이에는 전극패드(330)의 일부분이 노출되도록 보호막 또는 절연막(미 도시)이 형성될 수 있다.
상기 전극패드(330)는 상기 웨이퍼(310) 상에 배치되며, 알루미늄(Al) 또는 그의 합금, 티타늄(Ti) 또는 그의 합금, 구리(Cu) 또는 그의 합금으로 형성될 수 있다.
상기 패시베이션막(320)은 상기 웨이퍼(310), 상기 보호막 또는 절연막의 상부에 형성되는 것으로, 중앙에 상기 전극패드(330) 또는 금속층(340)를 상방으로 노출시키기 위한 홀이 형성될 수 있다.
상기 패시베이션막(320)은 상기 전극패드(330) 상에서 금속을 증착 또는 에칭하여 형성될 수 있다.
상기 패시베이션막(320)은 상기 웨이퍼(310) 상에 배치되는 제1패시베이션막(322)과, 상기 제1패시베이션막(322)의 상부에 배치되는 제2패시베이션막(324)을 포함할 수 있다.
상기 제1패시베이션막(322)은 상방으로 상기 전극패드(330) 또는 상기 금속층(340)을 노출시키기 위한 제1홀을 포함할 수 있다. 상기 제2패이베이션막(324)은 상방으로 상기 전극패드(330) 또는 상기 금속층(340)을 노출시키기 위한 제2홀(328)을 포함할 수 있다. 상기 제1홀의 단면적은 상기 제2홀(328)의 단면적 보다 작게 형성될 수 있다.
상기 제1패시베이션막(322)과 상기 제2패시베이션막(324)은 동종 재질로 형성될 수 있다. 이와 달리, 상기 제1패시베이션막(322)과 상기 제2패시베이션막(324)은 이종 재질로 형성될 수 있다.
상기 제1패시베이션막(322)의 재질은 SiN, SiO2를 포함할 수 있다.
상기 제2패시베이션막(324)의 재질은 PBO, PI, Epoxy, Phenol Resin계열을 포함할 수 있다. 상기 제2패시베이션막(324)은 3um 내지 10um의 두께를 가질 수 있다.
상기 제2패시베이션막(324)은 일부가 상기 금속층(340) 상에 배치될 수 있다.
이와 달리, 상기 제2패시베이션막(324)은 도 4에서와 같이, 상기 금속층(340)으로부터 이격되는 상기 제1패시베이션막(322) 상에 배치될 수 있다.
상기 금속층(340)은 상기 전극패드(330)를 커버하도록 상기 전극패드(330) 의 상부에 배치될 수 있다. 상기 금속층(340)의 재질은 Sn 계열, 예를 들어 SnAg, SnPb로 형성될 수 있다. 추가로, 상기 금속층(340)의 재질은 Au, AuSn, SnIn, SnBi 중 적어도 하나를 포함할 수 있다.
상기 금속층(340)의 상단은 상기 제2홀(328)의 내측에 배치될 수 있다. 상기 금속층(340)의 상면은 상기 제1패시베이션막(322)의 상면 보다 높게 배치될 수 있다.
상기 제2홀(328)의 내주면에는 경사면(329)이 형성될 수 있다. 상기 경사면(329)은 하방으로 갈수록 상기 제2홀(328)의 단면적이 작아지는 형상으로 형성될 수 있다.
상기 제2홀(328)에는 필름(210)의 하면에 형성된 접합부(220, 230)가 결합될 수 있다. 상기 접합부(220, 230)는 상기 필름(210)의 하면에서 하방으로 돌출되는 제1금속부(220)와, 상기 금속부(220)의 표면에 형성되는 제2금속부(230)를 포함할 수 있다. 상기 제1금속부(220)의 재질은 구리(Cu)를 포함할 수 있다. 상기 제2금속부(230)의 재질은 주석(Sn)을 포함할 수 있다. 상기 접합부(220, 230)를 포함한 상기 필름(210)은 상기 금속층(340) 상에 접촉된 상태로 열과 압력을 통해 상기 반도체 소자용 범프 구조물에 접합될 수 있다.
도 5는 도 2의 또 다른 변형 예이다.
도 5를 참조하면, 금속층(340)은 제2패시베이션막(324)의 내주면 중 일부, 제1패시베이션막(322)의 상면과 내주면, 웨이퍼(330)의 상면을 커버하도록 배치될 수 있다.
상기와 같은 구조에 따르면, 경사면을 통해 접합부가 결합 영역으로 용이하게 가이드될 수 있어, 반도체 소자용 범프 구조물과 접합부간 결합의 정밀도가 향상될 수 있는 장점이 있다.
금(Au) 계열의 금속층이 제외되므로, 반도체 소자용 범프 구조물의 제조 단가를 낮출 수 있는 장점이 있다.
특히, 결합되는 금속 물질 간 열팽창계수를 낮추어, 우수한 접합 강도를 가질 수 있는 장점이 있다.
또한, 금속층의 재질을 융점이 낮은 Sn계열의 재질로 형성함으로써, 반도체 소자용 범프 구조물 내 방열 효율을 향상시킬 수 있는 장점이 있다.
또한, 패시베이션 층으로 인하여 언더필 공정이 생략될 수 있어, 생산 효율이 향상될 수 있는 장점이 있다.
또한, 접합부의 결합 시 금속층의 멜팅에 의한 타 영역으로의 유동을 방지할 수 있는 장점이 있다.
또한, 접합부에서 최소한의 압착력(Bond Pressure)으로 가압이 가능하여 압착 시간(Time) 단축에 따른 생산성 향상 및 전극(Bump) 함몰(Damage) 불량을 제거할 수 있는 장점이 있다.
또한, 전극(Bump)의 폭(Width)를 축소하여 칩(Chip)에서의 최대 채널수 확보가 가능하며, 전극 간격(Bump Pitch) 축소에 따른 칩(Chip)사이즈 감소로 웨이퍼 생산(Net Die 증가) 원가 절감을 향상 시킬 수 있는 장점이 있다.
이상에서, 본 발명의 실시 예를 구성하는 모든 구성 요소들이 하나로 결합하거나 결합하여 동작하는 것으로 설명되었다고 해서, 본 발명이 반드시 이러한 실시 예에 한정되는 것은 아니다. 즉, 본 발명의 목적 범위 안에서라면, 그 모든 구성 요소들이 하나 이상으로 선택적으로 결합하여 동작할 수도 있다. 또한, 이상에서 기재된 '포함하다', '구성하다' 또는 '가지다' 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재할 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

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  7. 웨이퍼;
    상기 웨이퍼 상에 배치되는 전극패드;
    제1홀을 포함하며, 상기 웨이퍼 및 상기 전극패드 상에 배치되는 제1패시베이션막;
    상기 제1패시베이션막 상에 배치되고, 제2홀을 포함하는 제2패시베이션막; 및
    적어도 일부가 상기 제1홀에 배치되고, 다른 일부가 상기 제2홀에 배치되며, 상기 전극패드와 결합되는 금속층을 포함하고,
    상기 제1홀의 내주면에는 하방으로 갈수록 단면적이 작아지는 형상의 제1경사면이 형성되고,
    상기 금속층의 상면은 상기 제1경사면의 내측에 배치되고,
    상기 금속층은,
    상기 제2홀에 배치되는 베이스와, 상기 베이스의 하면으로부터 하방으로 돌출되며 상기 제1홀에 결합되어 상기 전극패드와 연결되는 연결부와, 상기 베이스의 양단으로부터 상방으로 절곡되며 상기 제1경사면의 내측에 배치되는 경사부를 포함하고,
    상기 경사부의 상단은 상기 제2패시베이션막의 상단 보다 하측에 배치되고,
    상기 경사부의 내면에는 하방으로 갈수록 내측 공간의 단면적이 작아지는 형상의 제2경사면이 형성되고,
    상기 경사부의 외면에는 상기 제1경사면과 대응되는 형상의 제3경사면이 형성되는 반도체 소자용 범프 구조물.
  8. 제 7 항에 있어서,
    상기 금속층의 재질은 SnAg, SnPb 중 적어도 하나를 포함하는 반도체 소자용 범프 구조물.
  9. 제 7 항에 있어서,
    상기 제1패시베이션막과 상기 제2패시베이션막은 이종 재질인 반도체 소자용 범프 구조물.




  10. 삭제
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