KR101062568B1 - 플립칩 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 표면에 전극 패드가 형성되어 있는 반도체 장치와, 상기 전극 패드와 접촉하여 형성된 제1범프층과, 상기 제1범프층과 접촉하여 형성되며, 제1범프층 보다 소성 변형이 큰 제2범프층과, 상기 제2범프층과 전기적으로 접촉하며, 다수의 전도성 볼을 포함하는 이방성 도전 필름과, 표면에 도전부가 형성되어 있고 이 도전부를 통해 상기 이방성 도전 필름과 전기적으로 연결되는 기판을 포함하는 플립칩 반도체 패키지를 제공한다. 본 발명에 따르면, 낮은 밀도의 전도성 볼이 함유되어있는 접합 재료를 사용할 수 있고, 전도성 볼의 오정렬이 발생하여도 반도체 장치와 기판 간의 안정적인 전기적 접촉 상태를 유지할 수 있다.
플립칩 반도체 패키지, 이방성 도전 필름, 소성 변형, 접촉 신뢰성

Description

플립칩 반도체 패키지 및 그 제조 방법{FLIP CHIP SEMICONDUCTOR PACKAGE AND FABRICATION METHOD THEREOF}
본 발명은 플립칩 반도체 패키지 및 그 제조 방법에 관한 것으로, 범프 구조를 개선하여 반도체 장치와 기판 간의 전기적 접촉 신뢰성을 향상시킨다.
반도체 칩의 고집적화, 고성능화 및 고속화됨에 따라 반도체 패키지를 소형화 및 대량 생산하기 위한 다양한 노력들이 시도되고 있다. 예를 들면 반도체 칩의 패드들 상에 형성된 솔더 재질이나 금속 재질의 범프를 통해 직접적으로 반도체 칩의 패드들과 인쇄회로기판의 전극 단자들을 전기적으로 연결시키는 반도체 패키지가 제안 되었다.
솔더 범프를 이용한 반도체 패키지는 대표적으로 플립칩 볼 그리드 어레이(FCBGA: flip chip ball grid array)나 웨이퍼 레벨 칩 스케일(wafer level chip scale package: WLCSP) 패키지 방식이 적용되고 있다. 금속 재질의 범프를 이용한 반도체 패키지는 대표적으로 칩-온-글래스(chip-on-glass)/TCP(tape carrier package) 방식이 적용되고 있다.
플립칩 볼 그리드 어레이 방식은 반도체 칩의 패드들과 접촉되는 솔더 범프 들을 기판의 패드들과 전기적으로 연결하고, 솔더 범프들을 외부의 환경이나 기계적인 문제로부터 보호하기 위해 언더필(underfill)을 실시한 다음, 상기 반도체 칩이 접촉된 기판의 배면에 솔더 볼들을 부착하여 인쇄회로기판의 전극 단자들과 전기적으로 연결함으로써, 반도체 패키지를 완성한다. 웨이퍼 레벨 칩 스케일 패키지는 제품의 경박 단소를 위해 전극 패드를 재배치(redistribution 또는 reconfiguration) 시키고 금속 범프를 통해서 칩과 패키지 사이즈를 동일하게 제조한다.
플립칩 기술은 범프의 재질과 형상 접속방식에 따라, 솔더링 공정을 이용한 접합, 열초음파 방식에 의한 직접 접합, 접착제를 사용한 접합으로 분류할 수 있다. 금 범프를 형성한 후 이방성 도전 필름(Anisotropic Conductive Film, ACF) 등의 도전성 접착제를 사용하여 접속하는 기술은 주로 디스플레이의 구동 IC 를 유리판넬(Chip On Glass COG) 또는 유연성 필름(Chip On Film) 상에 실장하는데 사용되고 있다.
이방성 도전 필름은 접착제 속에 전도성의 미립자를 균일하게 분산시킨 것으로 열압착 공정을 거쳐 막의 두께 방향으로는 도전성, 면방향으로는 절연성이라는 전기적 이방성을 갖는 회로 접속용 재료이다. 이방성 도전 필름 내에는 직경 3 ~ 15 ㎛의 금속입자, 용융 금속분, 금속도금 수지입자 등의 전도성 입자가 에폭시, 우레탄 등의 열경화성수지에 분산되어 있으며, 필름의 두께는 15 ~ 35 ㎛, 폭은 1.0 ~ 5.0 mm 정도로 형성된다. 전도성 입자의 분산량은 약 500 ~ 50,000개/mm2 이 며, 전도성 입자의 밀도 및 정렬 상태에 따라 반도체 패키지의 전기적 특성에 큰 영향을 미칠 수 있다.
예를 들어, 도 1에서와 같이 반도체 장치(10)의 범프(15)는 이방성 도전 필름의 전도성 볼(30)을 매개로 기판(20)과 연결되며, 이에 따라 반도체 장치와 기판은 전기적으로 연결된다. 그런데, 도 2에서와 같이 이방성 도전 필름 내의 전도성 볼(30)의 정렬 상태가 좋지 않은 경우에는 X 부분에서와 같이 범프가 기판(기판 내의 도전부)와 전기적으로 접촉하지 못하게 된다.
이와 같이 전도성 볼의 오정렬로 인해 야기될 수 있는, 범프와 기판 도전부 간의 전기적인 접촉 불량을 방지하기 위하여 이방성 도전 필름 내의 전도성 볼을 고밀도로 분산시킬 수 있다. 그러나, 이 경우에는 도 3에서 볼 수 있는 바와 같이 플립칩 실장 과정에서 반도체 장치의 범프와 범프 사이에 전도성 볼이 갇혀 버리거나 전도성 볼들로 인하여 인접 범프 간 전기적으로 접촉되는 상황이 발생할 수 있다(A 부분). 한편, B 부분에서와 같이 전도성 볼이 범프와 접촉하지 못하는 경우도 발생될 수 있다.
이러한 접촉 불량은 이방성 도전 필름 내의 전도성 볼의 오정렬에 기인하는 한편, 반도체 장치의 범프 상단의 홈(dimple)에 기인한다. 플립칩 실장시 범프 상단 표면의 홈으로 인하여 반도체 패키지의 동작 특성에 불량이 발생되어 제품 신뢰성을 크게 떨어뜨리며, 특히 미세 피치의 반도체 패키지 구현에 어려움이 있다.
본 발명은 전술한 기술적 배경하에서 창안된 것으로, 본 발명의 목적은 범프의 전기적 접촉 신뢰성이 개선된 반도체 패키지를 제공하는 것이다.
본 발명의 다른 목적은 범프 형성 및 실장 비용이 저감된 플립칩 반도체 패키지를 제공하는 것이다.
본 발명의 또 다른 목적은 미세 피치의 반도체 패키지를 구현할 수 있는 플립칩 접합 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명은 표면에 전극 패드가 형성되어 있는 반도체 장치와, 상기 전극 패드와 접촉하여 형성된 제1범프층과, 상기 제1범프층과 접촉하여 형성되며, 제1범프층 보다 소성 변형이 큰 제2범프층과, 상기 제2범프층과 전기적으로 접촉하며, 다수의 전도성 볼을 포함하는 이방성 도전 필름과, 표면에 도전부가 형성되어 있고 이 도전부를 통해 상기 이방성 도전 필름과 전기적으로 연결되는 기판을 포함하는 플립칩 반도체 패키지를 제공한다.
상기 반도체 장치는 반도체 장치의 전극 패드를 부분적으로 노출시키면서 반도체 장치의 표면을 덮는 보호층이 형성되어 있고, 상기 제1범프층의 표면 중앙에는 가장자리보다 낮게 홈이 형성되어 있다.
상기 제1범프층은 비솔더 금속이고, 제2범프층은 솔더 금속인 것이 바람직하며, 이 경우 상기 제1범프층은 Au, Cu, Ni, Bi, In, Ag, Zn 및 이들의 합금 중에서 선택되는 어느 하나 이상의 물질을 이용하며, 상기 제2범프층은 Sn 또는 Sn 합금 중에서 선택되는 어느 하나를 이용할 수 있다.
제2범프층의 두께는 상기 제1범프층 표면 중앙의 홈의 단차(또는 깊이) 보다 크고 이방성 도전 필름의 전도성 볼의 직경 보다 작은 것이 바람직하다. 또한, 제2범프층은 상기 홈을 채우도록 제1범프층의 중앙부에 집중될 수 있다. 뿐만 아니라, 상기 제2범프층은 가장자리 보다 중앙의 두께가 더 크게 형성될 수 있다.
본 발명은 또한, 표면에 전극 패드와 이 전극 패드를 국부적으로 노출시키는 보호층이 형성되어 있는 반도체 장치를 준비하고, 이 반도체 장치의 표면에 상기 전극 패드와 접촉하도록 제1범프층을 형성하고, 상기 제1범프층 보다 소성 변형이 큰 제2범프층을 제1범프층과 접촉하도록 형성하고, 표면에 도전부가 형성되어 있는 기판을 준비하고, 이 기판의 도전부와 상기 제2범프층 사이에 전도성 볼을 포함하는 이방성 도전 필름을 매개하여 기판의 도전부와 제2범프층을 전기적으로 연결시키는 단계를 포함하는 플립칩 반도체 패키지 제조 방법을 제공한다.
본 발명에 따르면, 저가로 범프 제조 및 플립칩 접합이 가능하며, 플립칩 실장 시 직/간접적인 접촉을 선택함으로써 접합면을 최대화하여 신뢰성 증가 및 미세 피치 제품에 적용성이 크다.
또한, 플립칩 접합 시 열 압착 과정에서 소성 변형이 큰 재료를 범프에 포함시킴으로써 저온의 열과 압력을 사용할 수 있어 반도체 패키지에 미치는 열적, 물리적 충격을 최소화할 수 있으며, 제품 적용성이 매우 광범위하다.
또한, 낮은 밀도의 전도성 볼이 함유되어있는 접합 재료를 사용할 수 있고, 전도성 볼의 오정렬이 발생하여도 반도체 장치와 기판 간의 안정적인 전기적 접촉 상태를 유지할 수 있다.
본 발명은 플립칩 실장형 다중 금속 범프를 제안하며, 이 다중 금속 범프를 이용한 플립칩 접합 방법을 제안한다.
반도체 장치의 보호층(passivation layer)과 전극 패드 개구 영역 간의 단차로 인하여 전극 패드 위에 형성되는 범프 상단 표면에는 홈(dimple)이 존재하게 된다. 도 4를 참조하면, 반도체 장치(10) 표면의 전극 패드(11) 가장자리 주변으로 보호층(12)이 형성되어 있으며, 이 보호층은 전극 패드를 외부에 대해 개방시킴과 동시에 전극 패드 가장자리 부분에 단차진 형태로 형성된다. 이로 인하여, 전극 패드 위에 도금 등의 방식으로 형성되는 범프(15)는 상부 표면 중앙이 함몰된 형태의 홈(15')이 존재하게 된다. 이 홈(15')의 깊이(d)는 대략 보호층(12)의 두께와 유사하며, 이 홈의 존재로 인하여 앞서 도 2의 X에서와 같은 이방성 도전 필름의 전도성 볼과 범프 간의 비접촉이 발생될 수 있다.
범프 상단의 홈은 반도체 장치 표면에 보호층을 형성하는 과정에서 필연적으로 발생할 수밖에 없다. 본 발명자들은 소성 변형 특성이 서로 다른 금속 재료를 이용하여 다중 구조로 이원화시킨 플립칩 범프를 개발하게 되었다.
도 5를 참조하면, 반도체 장치의 전극 패드(11) 위로 범프(16)가 두 개의 층으로 구성되어 있는 것을 볼 수 있다. 전극 패드와 접촉하고 있는 제1범프층(16a) 은 도전성을 가지면서 상대적으로 강성이 우수하고 소성 변형이 작은 금속으로 형성한다. 또한, 제1범프층 상부에 형성되는 제2범프층(16b)은 제1범프층 보다 소성 변형이 큰 금속으로 형성한다. 전극 패드(11)와 보호층(12) 간의 단차로 인하여 제1범프층(16a)과 제2범프층(16b)은 각각 상면에 홈이 형성되어 있다. 제2범프층(16b)은 비록 상면에 홈(16')이 형성되어 있지만, 소성 변형에 의하여 외부의 전도성 볼과 전기적으로 접촉하는데 아무런 문제가 없으며, 이하에서 보다 상세하게 기술한다.
반도체 장치(10)를 외부 기판과 전기적으로 접속시킬 때 제1범프층(16a)은 플립칩 접착 시 받는 압력을 분산 및 완충하는 역할을 하여 전극 패드와 보호층을 보호한다. 제2범프층(16b)은 플립칩 접착 시 범프 상단의 홈을 채우면서 이방성 도전 필름 내의 전도성 볼과의 접합 가능성을 극대화하여 전기적 접촉 신뢰성을 향상시킨다. 따라서, 이방성 도전 필름 내의 전도성 입자들이 오정렬로 인하여 반도체 장치와 외부 기판과의 전기적 접촉 불량이 발생하는 문제점을 해소할 수 있다.
한편, 고가인 금속 재료(예를 들어, 금)만으로 범프를 형성하는 경우와 비교할 때, 범프의 일부분을 저가의 금속으로 대체하므로 재료비 절감이 효과가 있다. 또한, 오정렬을 방지하기 위하여 전도성 볼을 고밀도(개수 또는 부피 증가)로 유지한 이방성 도전 필름을 사용하는 대신, 필름 내 전도성 볼의 첨가를 줄일 수 있어 플립칩 접합 공정의 비용을 절감시킨다.
뿐만 아니라, 상대적으로 저밀도의 전도성 볼이 함유된 플립칩 접합 재료를 사용할 수 있게 함으로써 범프와 범프 사이에 전도성 볼이 갇히는 문제를 해소할 수 있다. 그 결과, 기존의 범프 구조와 비교할 때 보다 미세 피치의 패키지 제품을 구현할 수 있다.
본 발명에 있어서, 제1범프층은 예를 들어 비솔더 금속을 이용하고, 제2범프층은 솔더 금속을 이용할 수 있다.
구체적으로, 동일한 공정(예를 들어, 도금 공정)으로 제작될 수 있는 두 가지 이상의 금속 재료를 이용하여 각각 하부와 상부의 범프층을 형성할 수 있다. 제1범프층으로는 Au, Cu, Ni, Bi, In, Ag, Zn 및 이들의 합금 중에서 선택되는 어느 하나 이상의 물질을 이용할 수 있다. 또한, 제2범프층으로는 소성 변형이 큰 재료로서 Sn 또는 Sn-금속 합금을 이용할 수 있다.
이러한 구조를 갖는 다중 범프는 기존 플립칩 실장형 범프와 동일한 형태를 갖게 되나, 상부와 하부로 나뉜 범프 재료 중 상대적으로 높은 소성 변형 특성을 갖는 솔더 재료(Sn 또는 Sn합금)를 상부에 위치하게 함으로써, 전도성 볼의 정렬 상태와 무관하게 범프 상단의 홈(dimple)에 의해 야기할 수 있었던 전기적 특성 저하를 방지할 수 있다.
도 6을 참조하면, 다중 구조로 형성된 범프(16)는 플립칩 실장 시 범프 말단의 제2범프층 표면이 전도성 볼(30)과 닿게 되었을 때, 소성 변형이 되어 전도성 볼을 안정적으로 전극과 접촉시킬 수 있다.
또한, 도 7에서와 같이 이방성 도전 필름 내의 전도성 볼(30)이 오정렬이 발생하였을 때에도(Y) 범프(16)의 제2범프층 표면과 전도성 볼 간의 접촉이 가능하여 반도체 장치(10)와 기판(20) 간의 전류의 흐름이 유지되고 단락 가능성을 제거할 수 있다.
이와 같이, 본 발명에서는 플립칩 반도체 패키지의 범프 구조를 소성 변형이 서로 다른 두 가지 금속으로 형성하여, 상부의 제2범프층의 소성 변형 특성을 이용하여 플립칩 접합 시 범프와 전도성 볼 간의 오정렬 현상으로 인한 문제를 제거하고 범프와 전도성 볼의 접촉면을 증가시켜 접합부의 신뢰성을 증대시킨다.
본 발명에 따른 플립칩 반도체 패키지에 있어서, 반도체 장치의 실장용 다중 금속 범프는 소성 변형성이 다른 재료를 이용하는 것과 더불어, 상부의 제2범프층의 형태를 적절하게 제어하는 것이 바람직하다.
도 8을 참조하면, 반도체 장치(10)의 전극 패드(11) 상부에 형성된 제1범프층(16a)과 제2범프층(16b)은 서로 두께가 다르게 형성되어 있다. 범프 상부 표면의 홈(16')의 깊이(hd)는 보호층(12)의 두께(hp)와 거의 유사하다. 제2범프층(16b)의 두께(hs)는 적어도 홈의 깊이(또는 단차)(hd), 즉 보호층과 전극 패드 간의 단차와 같거나 큰 것이 바람직하다.
도 9를 참조하면, 제2범프층의 두께가 홈의 깊이와 유사하게 형성된 것을 보인 것으로, 전도성 볼(30)이 제1범프층(16a) 및 제2범프층(16b)에 접촉하는 한편, 기판(20)의 도전부(예를 들어, 금속 배선 또는 전극 패드)(22)와 전기적으로 접촉하고 있다. 제2범프층의 두께가 범프 홈의 깊이 보다 작을 경우에는 전도성 볼의 오정렬 발생 시 단일 금속 범프와 동일하게 단락(short)에 의한 전류 흐름 방해 또는 단선(open) 등의 문제점이 발생할 수 있다.
또한, 제2범프층(16b)의 두께는 도 10에서 볼 수 있는 바와 같이 전도성 볼(30)의 지름보다 작은 것이 바람직하다. 제2범프층의 두께가 전도성 볼의 지름보다 클 경우 플립칩 실장 시 제2범프층의 소성 변형에 의해 인접한 범프와의 물리적인 접촉으로 인한 통전이 발생될 수 있다.
한편, 본 발명에 따른 플립칩 반도체 패키지에 있어서, 반도체 장치의 실장용 다중 금속 범프는 소성 변형이 큰 재료의 양 및 형성 위치를 제어하여 제2범프층의 형태를 변화시킬 수 있다.
제2범프층(16b)의 형성 위치를 도 11에 도시한 바와 같이 제1범프층(16a) 중앙의 홈 영역에 집중되도록 할 수 있다. 예를 들어, 제1범프층으로 금을 사용하고 제2범프층으로 솔더 재료를 사용하게 되면, 녹는점이 낮은 솔더의 특성을 이용하여 솔더를 녹는점 이상으로 온도에 노출시킬 경우 제2범프층이 제1범프층의 중앙 홈에 효과적으로 채워질 수 있다.
또한, 솔더의 양을 조절하여 도 12에서와 같이 중간이 돌출된 형태로 제2범프층(16b)을 제작할 수 있다. 이 경우, 기판의 도전부(22)에 전도성 볼(30) 뿐만 아니라 제2범프층(16b)이 직접적으로 접촉함으로써 반도체 장치의 범프와 기판의 도전부 간의 바람직한 접촉을 구현할 수 있다. 이러한 실장 방식은 전도성 볼 만을 사용하여 범프와 도전부 간의 접촉을 사용하는 방식에 비해 더욱 우수한 접촉을 기대할 수 있다.
본 발명에 따른 플립칩 반도체 패키지는 일반적인 반도체 기판이나 경질 인쇄회로기판 뿐만 아니라, 유리나 유연성(flexible) 고분자 필름 위에도 효과적으로 구현할 수 있다.
이상에서 바람직한 실시예를 통하여 본 발명을 예시적으로 설명하였으나, 본 발명은 이와 같은 특정 실시예에만 한정되는 것은 아니며 본 발명에서 제시한 기술적 사상, 구체적으로는 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있을 것이다.
도 1은 플립칩 반도체 패키지의 일례를 보인 단면도.
도 2는 접촉 불량이 존재하는 플립칩 반도체 패키지를 보인 단면도.
도 3은 접촉 불량이 존재하는 또 다른 플립칩 반도체 패키지를 보인 단면도.
도 4는 상단에 홈이 존재하는 범프 구조를 보인 단면도.
도 5는 본 발명의 플립칩 접속용 다중 범프 구조를 보인 단면도.
도 6 및 도 7은 본 발명에 따른 플립칩 반도체 패키지를 보인 단면도.
도 8은 본 발명의 플립칩 접속용 다중 범프 구조를 보인 단면도.
도 9 내지 도 12는 본 발명에 따른 플립칩 접속 구조의 실시예를 보인 단면도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
10:반도체 장치 11:전극 패드
12:보호층 16a:제1범프층
16b:제2범프층 20:기판
22:도전부 30:전도성 볼

Claims (15)

  1. 표면에 전극 패드가 형성되어 있는 반도체 장치와,
    상기 전극 패드와 접촉하여 형성된 제1범프층과,
    상기 제1범프층과 접촉하여 형성되며, 제1범프층 보다 소성 변형이 큰 제2범프층과,
    상기 제2범프층과 전기적으로 접촉하며, 다수의 전도성 볼을 포함하는 이방성 도전 필름과,
    표면에 도전부가 형성되어 있고 이 도전부를 통해 상기 이방성 도전 필름과 전기적으로 연결되는 기판을 포함하며,
    상기 제1범프층의 표면 중앙에는 가장자리보다 낮게 홈이 형성되어 있고, 제2범프층의 두께는 상기 홈의 단차 보다 크고 이방성 도전 필름의 전도성 볼의 직경 보다 작은 것을 특징으로 하는
    플립칩 반도체 패키지.
  2. 제1항에 있어서, 상기 반도체 장치는 반도체 장치의 전극 패드를 부분적으로 노출시키면서 반도체 장치의 표면을 덮는 보호층이 형성되어 있는 플립칩 반도체 패키지.
  3. 삭제
  4. 제1항에 있어서, 상기 제1범프층은 비솔더 금속이고, 제2범프층은 솔더 금속 인 것을 특징으로 하는 플립칩 반도체 패키지.
  5. 제4항에 있어서, 상기 제1범프층은 Au, Cu, Ni, Bi, In, Ag, Zn 및 이들의 합금 중에서 선택되는 어느 하나 이상의 금속으로 구성되는 플립칩 반도체 패키지.
  6. 제4항에 있어서, 상기 제2범프층은 Sn 또는 Sn 합금 중에서 선택되는 어느 하나인 플립칩 반도체 패키지.
  7. 삭제
  8. 제1항에 있어서, 상기 제1범프층의 표면 중앙에는 가장자리보다 낮게 홈이 형성되어 있고, 제2범프층은 상기 홈을 채우도록 형성되어 있는 플립칩 반도체 패키지.
  9. 제1항에 있어서, 상기 제2범프층은 가장자리 보다 중앙의 두께가 더 크게 형성되어 있는 플립칩 반도체 패키지.
  10. 제1항에 있어서, 상기 기판은 반도체, 유리, 유연성 고분자 필름, 경질 인쇄 회로기판 중의 어느 하나인 플립칩 반도체 패키지.
  11. 표면에 전극 패드와 이 전극 패드를 국부적으로 노출시키는 보호층이 형성되어 있는 반도체 장치를 준비하고, 이 반도체 장치의 표면에 상기 전극 패드와 접촉하도록 제1범프층을 형성하고,
    상기 제1범프층 보다 소성 변형이 큰 제2범프층을 제1범프층과 접촉하도록 형성하고,
    표면에 도전부가 형성되어 있는 기판을 준비하고, 이 기판의 도전부와 상기 제2범프층 사이에 전도성 볼을 포함하는 이방성 도전 필름을 매개하여 기판의 도전부와 제2범프층을 전기적으로 연결시키는 단계를 포함하며,
    상기 제1범프층의 표면 중앙에는 가장자리보다 낮게 홈이 형성되어 있고, 제2범프층의 두께는 상기 홈의 단차 보다 크고 이방성 도전 필름의 전도성 볼의 직경 보다 작게 형성하는 것을 특징으로 하는
    플립칩 반도체 패키지 제조 방법.
  12. 삭제
  13. 제11항에 있어서, 상기 제1범프층의 표면 중앙에는 가장자리보다 낮게 홈이 형성되어 있고, 제2범프층은 상기 홈을 채우도록 형성하는 플립칩 반도체 패키지 제조 방법.
  14. 제11항에 있어서, 상기 제2범프층은 가장자리보다 중앙의 두께가 더 크게 형성하는 플립칩 반도체 패키지 제조 방법.
  15. 제14항에 있어서, 상기 기판의 도전부와 제2범프층 사이에 이방성 도전 필름을 접촉시키고 제2범프층의 용융 온도 이상의 열을 가하는 것을 특징으로 하는 플립칩 반도체 패키지 제조 방법.
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