KR100588376B1 - 반도체소자의 패드 형성방법 - Google Patents

반도체소자의 패드 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 패드 형성방법에 관한 것으로, 본딩패드의 특성을 향상시키기 위하여, 콘택홀을 매립하는 콘택플러그를 무전해 도금법으로 형성하고 본딩패드 영역을 매립하는 본딩패드를 전기 도금법으로 형성하여 후속 공정으로 형성되는 본딩패드의 특성 및 신뢰성을 향상시키고 그에 따른 생산 단가를 절감할 수 있도록 하는 기술이다.

Description

반도체소자의 패드 형성방법{Methods for forming pad of semiconductor devices}
도 1 은 일반적인 본딩패드 ( bonding pad ) 를 도시한 단면도.
도 2a 내지 도 2i 는 본 발명의 실시예에 따른 반도체소자의 패드 형성방법을 도시한 단면도.
본 발명은 반도체소자의 패드 형성방법에 관한 것으로, 특히 SIP ( system in package ) 공정을 이용하여 SOC ( system on chip ) 의 구현을 위한 3차원 소자의 백사이드 ( back side ) 에 패드를 형성하는 기술에 관한 것이다.
SIP 을 동일 웨이퍼에 구현할 때 여러 소자들의 패턴 레이아웃 및 밀도 등이 상이하여 제조 단가가 증가하고 공정이 복잡해지기 때문에 최근에는 각각 웨이퍼에 소자를 구현한 다음, 웨이퍼를 적층하는 SIP 공정을 사용하는 추세이다.
상기 웨이퍼의 적층시 각각 웨이퍼의 연결수단으로 텅스텐 콘택플러그를 사용하는데, 각각 웨이퍼를 본딩시킨 후 웨이퍼 백사이드에 폴리싱 및 전면 식각공정을 진행하기 위하여 접촉 저항을 낮추기 위해 텅스텐 플러그를 감싸고 있는 질화막 과 테오스 ( TEOS ) 막을 제거하는 것이 필수적이다.
도 1 은 일반적인 SIP 공정으로 형성된 반도체소자의 단면도이다.
도 1 을 참조하면, 반도체기판(100)에 금속배선 콘택플러그(110)를 형성하고 그에 접속되는 금속배선(120)을 형성한다.
후속 공정으로, 상기 금속배선(120)에 접속되는 본딩패드(140)를 형성한다.
이때, 상기 본딩패드(140) 형성공정은 다마신 방법을 이용한 구리박막으로 형성한다.
상기 다마신 방법은 콘택홀 및 본딩패드 영역을 형성하고 전기 도금법으로 구리박막을 형성하였다.
그러나, 상기 전기 도금법은 높은 생산 단가를 필요로 하며, 콘택홀의 중앙부에 심 ( seam ) 이나 보이드 ( void ) 가 유발될 수 있어 공정의 안정성이 저하된다.
또한, 전기 도금법으로 구리박막을 형성하는 경우 오버 플레이팅 ( over plating ) 현상에 의해 두껍게 형성되므로 후속 평탄화 공정이 어렵고 평탄화 공정시 잔류물이 유발될 수 있으며, 형성되는 본딩패드(140)에 디싱 ( dishing ) 현상이 유발될 수 있다.
그 다음, 상기한 공정으로 형성된 반도체기판 두 개를 접합시키고 후속 공정을 진행한 것이다.
상기한 바와 같이 종래기술에 따른 반도체소자의 패드 형성방법은, 전기 도금법을 이용한 구리박막으로 콘택홀 및 본딩패드 영역을 매립하는 경우 생산 단가 가 증가되고 후속 평탄화 공정시 잔류물이 유발될 수 있으며, 평탄화 공정시 상기 구리박막으로 형성되는 본딩패드에 디싱 현상이 유발될 수 있어 본딩이 제대로 되지 않아 소자 동작시 패드가 떨어질 수 있어 소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 콘택홀은 무전해 도금법으로 구리박막을 형성하고 본딩패드 영역은 전기 도금법으로 구리박막을 형성하여 오버 플레이팅 현상을 방지할 수 있으므로 본딩패드 영역에만 구리박막을 형성할 수 있어 후속 공정으로 인한 소자의 특성 열화를 최소화할 수 있도록 하는 반도체소자의 패드 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 패드 형성방법은,
금속배선이 형성된 하부절연층 상에 층간절연막을 형성하는 공정과,
상기 금속배선을 노출시키는 콘택홀 및 본딩패드 영역을 상기 층간절연막에 정의하는 공정과,
전체표면상부에 장벽금속층을 형성하는 공정과,
상기 콘택홀 저부의 장벽금속층 제거하는 공정과,
상기 콘택홀을 매립하는 콘택플러그를 무전해 도금법으로 형성하는 공정과,
상기 본딩패드 영역을 포함한 전체표면상부에 씨드층을 형성하는 공정과,
전체표면상부에 산화막을 형성하고 본딩패드 영역 표면에 형성된 산화막을 제거하는 공정과,
상기 본딩패드 영역의 씨드층을 이용하여 상기 본딩패드 영역을 매립하는 본딩패드를 형성하는 공정과,
평탄화식각공정으로 상기 층간절연막 상에 형성된 산화막, 씨드층 및 장벽금속을 제거하는 공정을 포함하는 것과,
상기 장벽금속층은 Ta, TaN, TaC, WN, TiW, WBN, WC 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지를 CVD ( chemical vapor deposition ) 나 PVD ( physical vapor deposition ) 방법으로 형성한 것과,
상기 콘택홀 저부의 장벽금속층 제거 공정은 이오나이즈드 ( ionized ) PVD 방법으로 실시하는 것과,
상기 이오나이즈드 PVD 방법은 2 ∼ 12 KW의 DC 전력 및 13.56 의 주파수를 갖는 40 ∼ 1000 W 의 전력을 인가하며 실시하는 것과,
상기 무전해 도금법은 Cu2+ 가 10-4 ∼ 10 M ( 단, M 은 용액 1 리터 속에 함유되어 있는 용질의 몰수를 도시한 몰농도를 도시한 것으로, mol/ℓ 와 동일한 내용임 ) 이고, ph 가 10 ∼ 13 이며 20 ∼ 100 ℃ 의 온도를 유지하는 도금액을 이용하여 실시하되, 상기 도금액은 0.01 ∼ 2 vol% 의 HF 용액이 첨가된 것과,
상기 도금액 내에서 웨이퍼에 인가되는 바이어스는 0.1 ∼ 10 ㎃/㎠의 전류밀도로 0.1 ∼ 100 초 동안 인가되는 것과,
상기 씨드 구리층은 PVD 나 CVD 방법을 이용하여 200 ∼ 2000 Å 두께로 형성하는 것과,
상기 산화막은 500 ∼ 1500 Å 두께의 LTO ( low temp. oxide ) 산화막인 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2i 는 본 발명의 실시예에 따른 반도체소자의 패드 형성방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체기판(미도시) 상에 금속배선(13)이 형성된 하부절연층(11)을 형성하고 전체표면상부에 식각장벽층(15), 제1층간절연막(17) 및 제2층간절연막(19)을 형성한다.
이때, 상기 제1,2층간절연막(17,19)은 폴리머 계열의 감광막, SiC, SiOC 또는 SiO2 로 형성한 것이다.
그 다음, 본딩패드용 마스크(미도시) 및 본딩패드용 콘택마스크(미도시)를 이용한 사진식각공정으로 상기 제2,1 층간절연막(19,17)을 식각하여 상기 금속배선(13)을 노출시키는 콘택홀(20) 및 본딩패드 영역(21)을 형성한다.
도 2b를 참조하면, 상기 콘택홀(20) 및 본딩패드 영역(21)을 포함한 전체표면상부에 장벽금속층(23)을 형성한다.
이때, 상기 장벽금속층(23)은 Ta, TaN, TaC, WN, TiW, WBN, WC 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지를 CVD 나 PVD 방법으로 형성한 것이다.
도 2c를 참조하면, 이오나이즈드 ( ionized ) PVD 방법으로 Ar 이온만을 콘택홀(20) 저부의 장벽금속층(23)에만 선택적으로 충돌시켜 제거한다.
이때, 상기 이오나이즈드 PVD 방법은 2 ∼ 12 KW의 DC 전력 및 13.56 의 주파수를 갖는 40 ∼ 1000 W 의 전력을 인가하며 실시한 것이다.
도 2d를 참조하면, 무전해 도금법을 이용하여 상기 콘택홀(20)을 매립하는 구리박막으로 콘택플러그(25)를 형성한다.
이때, 상기 무전해 도금법은 Cu2+ 가 10-4 ∼ 10 M 이고, ph 가 10 ∼ 13 이며 20 ∼ 100 ℃ 의 온도를 유지하는 도금액을 이용하여 실시한다. 여기서, 상기 도금액은 0.01 ∼ 2 vol% 의 HF 용액이 첨가된 것이다.
그리고, 상기 도금액 내에서 웨이퍼에 인가되는 바이어스가 0.1 ∼ 10 ㎃/㎠의 전류밀도를 갖도록 하고, 상기 바이어스는 0.1 ∼ 100 초 동안 인가한다.
도 2e를 참조하면, 상기 본딩패드 영역(21)을 포함한 전체표면상부에 씨드 구리층(27)을 형성한다. 이때, 상기 씨드 구리층(27)은 PVD 나 CVD 방법을 이용하여 200 ∼ 2000 Å 두께로 형성한다.
도 2f를 참조하면, 상기 씨드 구리층(27) 상부에 산화막(29)을 500 ∼ 1500 Å 두께로 형성한다. 이때, 상기 산화막(29)은 LTO 산화막 ( low temp. oxide layer ) 으로 형성한 것으로, 160 ∼ 200 ℃ 의 온도에서 CVD 방법을 이용하여 형성한 것이다.
도 2g를 참조하면, 상기 산화막(29) 상부에 감광막패턴(31)을 형성한다. 이 때, 상기 감광막패턴(31)은 상기 씨드 구리층(27)의 측벽을 포함한 본딩패드 영역(21)에 형성된 산화막(29)을 노출시키도록 형성된 것이다.
도 2h를 참조하면, 상기 감광막패턴(31)을 마스크로 하여 상기 씨드 구리층(27)을 식각하고 상기 감광막패턴(31)을 제거한다.
그 다음, 상기 씨드 구리층(27)을 씨드로 하여 상기 본딩패드 영역(21)에 구리박막을 성장시켜 본딩패드(33)를 형성한다.
이때, 상기 구리박막의 성장 공정은 전해 도금법으로 형성한 것으로, 오버 플레이팅 현상이 없어 예정된 두께로 성장시킬 수 있다.
도 2i를 참조하면, 후속 공정으로 상기 산화막(29), 씨드 구리층(27) 및 장벽금속층(23)을 평탄화식각한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 패드 형성방법은, 다마신 방법을 이용하여 본딩패드 영역 및 콘택홀에 구리박막을 형성하되, 콘택홀은 무전해 도금법으로 형성하고 본딩패드 영역은 전해 도금법으로 형성함으로써 생산단가를 절감하고 본딩패드 영역에서의 오버 플레이팅 현상을 억제할 수 있어 평탄화 식각 공정시 잔류물의 유발을 방지하고 평탄화식각공정시 구리박막을 평탄화시킬 필요가 없어 디싱 현상을 방지할 수 있도록 함으로써 본딩패드의 특성을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 금속배선이 형성된 하부절연층 상에 층간절연막을 형성하는 공정과,
    상기 금속배선을 노출시키는 콘택홀 및 본딩패드 영역을 상기 층간절연막에 정의하는 공정과,
    전체표면상부에 장벽금속층을 형성하는 공정과,
    상기 콘택홀 저부의 장벽금속층 제거하는 공정과,
    상기 콘택홀을 매립하는 콘택플러그를 무전해 도금법으로 형성하는 공정과,
    상기 본딩패드 영역을 포함한 전체표면상부에 씨드층을 형성하는 공정과,
    전체표면상부에 산화막을 형성하고 본딩패드 영역 표면에 형성된 산화막을 제거하는 공정과,
    상기 본딩패드 영역의 씨드층을 이용하여 상기 본딩패드 영역을 매립하는 본딩패드를 형성하는 공정과,
    평탄화식각공정으로 상기 층간절연막 상에 형성된 산화막, 씨드층 및 장벽금속을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 패드 형성방법.
  2. 제 1 항에 있어서,
    상기 장벽금속층은 Ta, TaN, TaC, WN, TiW, WBN, WC 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지를 CVD 나 PVD 방법으로 형성한 것을 특징으로 하는 반도체소자의 패드 형성방법.
  3. 제 1 항에 있어서,
    상기 콘택홀 저부의 장벽금속층 제거 공정은 이오나이즈드 ( ionized ) PVD 방법으로 실시하는 것을 특징으로 하는 반도체소자의 패드 형성방법.
  4. 제 1 항에 있어서,
    상기 이오나이즈드 PVD 방법은 2 ∼ 12 KW의 DC 전력 및 13.56 의 주파수를 갖는 40 ∼ 1000 W 의 전력을 인가하며 실시하는 것을 특징으로 하는 반도체소자의 패드 형성방법.
  5. 제 1 항에 있어서,
    상기 무전해 도금법은 Cu2+ 가 10-4 ∼ 10 M ( 몰농도, mol/ℓ ) 이고, ph 가 10 ∼ 13 이며 20 ∼ 100 ℃ 의 온도를 유지하는 도금액을 이용하여 실시하되, 상기 도금액은 0.01 ∼ 2 vol% 의 HF 용액이 첨가된 것을 특징으로 하는 반도체소자의 패드 형성방법.
  6. 제 1 항에 있어서,
    상기 도금액 내에서 웨이퍼에 인가되는 바이어스는 0.1 ∼ 10 ㎃/㎠의 전류밀도로 0.1 ∼ 100 초 동안 인가되는 것을 특징으로 하는 반도체소자의 패드 형성 방법.
  7. 제 1 항에 있어서,
    상기 씨드 구리층은 PVD 나 CVD 방법을 이용하여 200 ∼ 2000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 패드 형성방법.
  8. 제 1 항에 있어서,
    상기 본딩패드는 전기도금법을 이용한 구리로 형성하는 것을 특징으로 하는 반도체소자의 패드 형성방법.
  9. 제 1 항에 있어서,
    상기 산화막은 500 ∼ 1500 Å 두께의 LTO ( low temp. oxide ) 산화막인 것을 특징으로 하는 반도체소자의 패드 형성방법.
  10. 제 9 항에 있어서,
    상기 산화막은 160 ∼ 200 ℃ 의 온도에서 CVD 방법으로 형성한 것을 특징으로 하는 반도체소자의 패드 형성방법.
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