JP4049978B2 - メッキを用いた金属配線形成方法 - Google Patents
メッキを用いた金属配線形成方法 Download PDFInfo
- Publication number
- JP4049978B2 JP4049978B2 JP2000280372A JP2000280372A JP4049978B2 JP 4049978 B2 JP4049978 B2 JP 4049978B2 JP 2000280372 A JP2000280372 A JP 2000280372A JP 2000280372 A JP2000280372 A JP 2000280372A JP 4049978 B2 JP4049978 B2 JP 4049978B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- plating
- metal wiring
- seed layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Chemically Coating (AREA)
- Electroplating Methods And Accessories (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はメッキを用いた金属配線形成方法及びそれにより製造された半導体素子に係り、より詳細にはダマシン構造を有する半導体素子での金属配線形成方法及びそれにより製造された半導体素子に関する。
【０００２】
【従来の技術】
一般に、半導体素子中で高い動作速度が要求されるロジック素子を中心としてＲＣ遅延時間を縮めるために、銅のように比抵抗が低い金属を配線金属層として利用する方法が研究されている。ところが、アルミニウムのように配線金属物質を基板の全面に形成した後、通常の写真蝕刻工程に従ってパタニングして金属配線層を形成することとは違って、銅はパタニング工程の難しさによって他の方法で金属配線層を形成する。即ち、基板上の絶縁層内にあらかじめ金属配線が形成される領域を形成した後、この領域に金属配線物質を埋立てて金属配線層を形成し、これを実現するために、いわゆる”ダマシン”工程が主に使われる。
【０００３】
図１乃至図３は、従来のラインダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。ラインダマシン構造は絶縁層の表面から所定深度のトレンチがライン状で形成され、このトレンチ内に配線金属層が形成された構造をいい、以下図面を参照してラインダマシン構造の金属配線形成方法を調べる。
【０００４】
図１を参照すれば、基板（図示せず）上に形成された絶縁層１０に写真蝕刻工程を用いてライン状のトレンチ領域１１を形成する。次いで、トレンチ領域１１が形成された絶縁層１０の全面に拡散防止層１２を形成する。次に、前記拡散防止層１２上にスパッタリングのような物理気相蒸着（Physical Vapor Deposition: PVD）法を用いて銅を蒸着してシード層１４を形成する。
【０００５】
図２を参照すれば、前記シード層１４が形成された結果物上に電気メッキ方式を用いて銅よりなるメッキ層１６を形成する。この際、前記メッキ層１６はトレンチ領域１１が完全に埋立てられる程に厚く形成する。
【０００６】
図３を参照すれば、化学機械的研磨（Chemical Mechanical Polishing； 以下”ＣＭＰ”という）工程でメッキ層１６を前記絶縁層１０が露出されるまで蝕刻する。従って、絶縁層１０の表面近辺に形成されたトレンチ領域１１内のみに拡散防止層１２、シード層１４及びメッキ層１６が残留してなされる金属配線層１６ａを形成できる。
【０００７】
図４乃至図７は、従来のデュアルダマシン構造を有する半導体素子での金属配線形成方法を説明するための平面図及び断面図である。デュアルダマシン構造は、トレンチ領域内にライン状で埋立てられて形成される金属配線と、下部の導電層との連結のためにコンタクトホールまたはビアホールを埋立てる形状のコンタクトとの結合された構造をいう。以下、デュアルダマシン構造の金属配線形成方法を説明する。
【０００８】
図４を参照すれば、基板（図示せず）上に一定の間隔を隔てて下部導電層２８が形成され、下部導電層２８の上側には絶縁層を介在して金属配線層２６ａが一定の間隔を隔てて形成される。前記下部導電層２８と金属配線層２６ａはコンタクトホール領域３０を通じて相互電気的に連結される。図５乃至図７は、各工程段階別に図４のＶＩＩ−ＶＩＩ’線を切った断面図を示す。
【０００９】
図５を参照すれば、基板（図示せず）上に導電物質を蒸着した後パタニングして、一定の間隔を有する下部導電層２８を形成する。次いで、全面に絶縁層２０を形成した後通常の写真蝕刻工程によりコンタクトホール領域３０と前記コンタクトホール領域３０を含むように結合されたトレンチ形状のトレンチ領域を形成する。次いで、全面に拡散防止層２２及びシード層２４を順次に形成する。
【００１０】
図６を参照すれば、前記シード層２４が形成された基板を電気メッキ装置内にローディングした後、電気メッキにより銅よりなるメッキ層２６を形成する。次いで、前記メッキ層２６が形成された基板に対して化学機械的研磨工程を用いて表面平坦化工程を行う。前記表面平坦化工程は、絶縁層２０の表面が露出されるまでメッキ層２６、シード層２４及び拡散防止層２２に対して行い、図７に示されるように、表面が平坦化されたデュアルダマシン構造の金属配線層２６ａが形成される。
【００１１】
しかし、前述したラインまたはデュアルダマシン構造を有する金属配線形成方法によれば、次のようないくつかの問題点が発生する。
【００１２】
第一、トレンチ領域の深度と化学機械的研磨工程を考慮してトレンチ領域の内部を完全に満たし、絶縁層上にも一定厚さ以上になるように銅膜を蒸着すべきで、銅を厚く蒸着しなければならないために研磨量が増える。従って、生産性が減少し、工程コストが増加する。
【００１３】
第二、研磨量が多くなるにつれて基板上で化学機械的研磨工程の均一度の悪化により最終的に形成される基板内金属配線層の厚さが位置によって変わる短所がある。これは素子の信頼性及び生産性に直接的に影響を与える要因になる。
【００１４】
第三、化学機械的研磨工程で銅膜を除去する時、金属配線層パターンの密度差によって絶縁層の侵食現象が発生して基板内金属配線層間の厚さを変化させて製品の不良を誘発する。
【００１５】
第四、シード層と拡散防止層の研磨速度が違う場合、シード層と拡散防止層を各々異なるスラリーを使用して研磨すべきであるが、これは化学機械的研磨工程を非常に複雑にし製造コストを増加させる。
【００１６】
第五、特にデュアルダマシン構造において図６に示されるように、コンタクトホール領域ではアスペクト比が非常に大きいために電気メッキ時ボイド３２が発生しやすく、このようなボイド３２は図７に示されるように、表面平坦化工程を行った後に金属配線層２６ａの表面にそのままボイド欠陥３２ａに残って素子の信頼性を低める要因になる。
【００１７】
【発明が解決しようとする課題】
本発明の目的は、前記問題点を解決するためになされたものであって、化学機械的研磨工程の研磨量を縮めて半導体素子の生産性及び信頼性を向上させうるメッキを用いた金属配線形成方法を提供することにある。
【００１８】
本発明の他の目的は、同一基板内で金属配線層間の厚さ変化が減少しボイド欠陥が除去されて信頼性が向上した半導体素子を提供することにある。
【００１９】
【課題を解決するための手段】
前記目的を達成するために本発明に係るメッキを用いた金属配線形成方法は、先ず、基板上に形成された絶縁層に金属配線層が形成される部分にリセス領域を形成する。次いで基板の全面に拡散防止層を形成した後、リセス領域内の拡散防止層上のみにメッキのためのシード層を形成する。次いで前記シード層が形成されたリセス領域内のみに所定の金属配線層を形成する。
【００２０】
前記リセス領域は、前記絶縁層の表面から一定深度でリセスされたライン状のトレンチ領域を含んだり、前記ライン状のトレンチ領域と前記絶縁層を貫通するコンタクトホール領域が結合されたりする。
【００２１】
前記リセス領域内の前記拡散防止層上のみに前記シード層を形成するために、前記拡散防止層上の全面に前記シード層を物理的気相蒸着（ＰＶＤ）法または化学的気相蒸着（ＣＶＤ）法により形成した後、前記リセス領域内のみに前記シード層が残留するように前記リセス領域外部の前記シード層を除去する。
【００２２】
前記リセス領域内のみに前記シード層が残留するように前記リセス領域外部の前記シード層を除去するために、化学機械的研磨工程を行うことができ、この時用いられるスラリーは研磨砥粒が含まれないことが望ましい。
【００２４】
一方、リセス領域のアスペクト比を低めるために、前記リセス領域内のみにシード層が残留するように前記リセス領域外部の前記シード層を除去する段階を行った後、前記リセス領域内に残留するシード層に対して、少なくとも一部が残留するように湿式蝕刻段階をさらに行う場合もある。前記湿式蝕刻段階は、リセス領域の底では少なくとも前記シード層が残留するように時間制御され、前記リセス領域の側壁に残留するシード層が一部または全部除去されるまで行われる。
【００２７】
本発明によれば、金属配線層が形成されるリセス領域内のみにメッキ層が形成されるので、メッキ層を必要以上に厚く形成しなくてもよいので、後続の化学機械的研磨工程時研磨量を大きく減らしうる。従って、生産性を高め、製造コストを大きく縮められる。
【００２８】
また、少量のメッキ層を研磨するために化学機械的研磨工程の均一度に優れ、同一基板内で金属配線層間の厚さ変化量を減らすことが可能で、過度な研磨工程を進行しなくてもよいのでディッシングや絶縁層の侵食のような現象を防止できる。
【００２９】
また、リセス領域内のみにメッキ層を形成するためにメッキ層と拡散防止層を研磨する時、メッキ層と拡散防止層に対してほとんど同じ研磨速度を有するスラリーを使用して工程を単純化できる。
【００３０】
さらに、リセス領域内の側壁のシード層を湿式蝕刻して除去することによって、リセス領域のアスペクト比を縮めてギャップフィル能力が向上しボイド欠陥が防止されて素子の信頼性が向上できる。
【００３１】
【発明の実施の形態】
以下、添付した図面を参照して本発明の実施例をより詳細に説明する。本発明は以下で開示される実施例に限られることではなく相異なる多様な形態で具現でき、単に本実施例は本発明の開示を完全にし、通常の知識を有する者に発明の範疇をより完全に知らせるために提供されるものである。
【００３２】
＜第１実施例＞
図８乃至図１０は、本発明の第１実施例に係る金属配線形成方法を説明するための断面図である。第１実施例は、図１乃至図３で説明した従来のラインダマシン構造での金属配線形成方法に関することであって、図１の工程段階までは同じ工程により形成され、図面で同一部材は同一参照番号を使用する。
【００３３】
図８を参照すれば、図１に示したように基板（図示せず）上に形成された絶縁層１０にリセス領域としてトレンチ領域１１を形成し、トレンチ領域１１が形成された基板の全面に拡散防止層１２及びシード層１４を順次に形成した後、トレンチ領域１１を除外した部分のシード層１４を除去したことを示す。
【００３４】
図面には示さなかったが、前記絶縁層１０は基板上に直接形成でき、半導体素子を構成する導電性または絶縁性を有する所定の下地層上に形成される場合もある。
【００３５】
より具体的に調べれば、基板（図示せず）上に絶縁層１０、例えばシリコン酸化膜を形成した後、通常の写真蝕刻工程を用いてリセス領域としてトレンチ領域１１を形成する。トレンチ領域１１を形成する方法は、前記絶縁層１０上のシリコン酸化膜上に蝕刻マスク層としてシリコン酸化膜に対して蝕刻選択性があるシリコン窒化膜を蒸着した後、フォトレジスト層をコーティングして写真蝕刻工程によりフォトレジストパターン及びシリコン窒化膜パターンを形成した後、これを用いてトレンチ領域１１を形成でき、他の方法として絶縁層１０上に直接フォトレジスト層を形成した後写真蝕刻工程によりトレンチ領域１１を形成する場合もある。この時前記トレンチ領域１１の深度は１，０００乃至３０，０００Åの範囲にする。
【００３６】
次いで、トレンチ領域１１が形成された絶縁層１０上に後続する配線金属との接着力を向上させると同時に、金属の拡散を防止する拡散防止層１２を形成する。前記拡散防止層１２の材質は、タンタル（Ｔａ）、タンタル窒化膜（ＴａＮ）、タンタルアルミニウム窒化膜（ＴａＡｌＮ）、タンタルシリコン窒化膜（ＴａＳｉＮ）、タンタルシリサイド（ＴａＳｉ2）、チタン（Ｔｉ）、チタン窒化膜（ＴｉＮ）、チタンシリコン窒化膜（ＴｉＳｉＮ）、タングステン窒化膜（ＷＮ）、コバルト（Ｃｏ）及びコバルトシリサイド（ＣｏＳｉ2）などが単一膜で、またはこれら中で二つ以上の複合膜で形成できる。前記拡散防止層１２の厚さは１００乃至１０００Åの範囲になるように形成する。
【００３７】
次いで、前記拡散防止層１２上の全面にメッキのためのシード層１４を形成する。前記シード層１４は銅以外にも白金、パラジウム、ルビジウム、ストロンチウム、ロジウム及びコバルトの転移または遷移（transition）金属を利用でき、その厚さは５００乃至５，０００Åの範囲になるように形成する。前記シード層１４を形成する方法は、スパッタリングなどの物理的気相蒸着（Physical Vapor Deposition； ＰＶＤ）法、または化学的気相蒸着（Chemical Vapor Deposition； ＣＶＤ）法などがある。一般に前記化学的気相蒸着法によれば、物理的気相蒸着法に比べて蒸着物質が被蒸着層の表面、即ち垂直面及び水平面に相対的に均一に蒸着されるに比べて、物理的気相蒸着法によれば、蒸着物質の方向性によって蒸着物質の移動方向に平行した垂直面より水平面にさらに厚く形成される特性がある。
【００３８】
次いで、図８に示されるように、トレンチ領域１１のみに残留するようにトレンチ領域１１外側のシード層１４を選択的に除去して拡散防止層１２を露出させる。前記シード層１４を選択的に除去するための方法として次の２つの方法が使われうる。
【００３９】
第一、化学機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）工程によることである。化学機械的研磨工程は、研磨装置内に作業しようとする基板をローディングさせた後、基板の被研磨面と研磨装置内に設けられたパッドを接触させた後、これらの間にスラリーを供給しながらお互い相対的に回転させながら研磨工程を行うことであって、被研磨面の表面からほとんど同じ高さを維持しながら研磨されるようにすることである。従って、化学機械的研磨工程を本実施例に適用する場合、研磨装置内のパッドとトレンチ領域１１外側のシード層１４がお互い接触しながら研磨されるために、トレンチ領域１１内のシード層１４だけ選択的に残留する。一方、前記化学機械的研磨工程に用いられるスラリーは、研磨工程後スラリーのカスがトレンチ領域１１内に残留することを防止するために、研磨砥粒が含まれないスラリーを使用することが望ましく、前記化学機械的研磨工程は、前記シード層１４と前記拡散防止層１２の研磨選択比が１０：１〜１０００：１のスラリーを使用して行う。
【００４０】
第二、エッチバック工程によることである。エッチバック工程は、基板の全面に対して蝕刻雰囲気に露出された被蝕刻層の表面からほとんど一定の蝕刻速度で除去されるため、選択的にシード層１４を除去するために本実施例では媒介物質層を利用できる。即ち、トレンチ領域１１を含む基板の全面にリフロー特性に優れた媒介物質層、例えばフォトレジスト層を厚く形成した後エッチバック工程を行う。エッチバック工程により基板の表面に形成されたフォトレジスト層及び前記トレンチ領域１１外側のシード層１４が順次蝕刻され、前記トレンチ領域１１外側の拡散防止層１２が露出されるまで行う。次いで、トレンチ領域１１内に残留するフォトレジスト層をアッシングなどの方法で除去すれば、図８のようにトレンチ領域１１内のみにシード層１４が残留する。
【００４１】
次いで図９を参照すれば、メッキ液を入れられるメッキ装置（図示せず）内に図８に示した基板をローディングした後、メッキ工程を行って前記シード層１４が存在するトレンチ領域１１内にメッキ層１８を形成する。前記メッキ層１８の材質は、本発明のメッキ工程によりメッキされうる導電性の金属物質であればよく、本実施例では代表的に銅を使用した。本発明でのメッキ工程は、電解メッキ法及び無電解メッキ法を全て使用できる。例えば、銅に対する電解メッキは、銅イオンが含まれた電解溶液内にシード層１４が形成された基板を入れた後これを陰極として電圧を印加すれば、銅メッキ層１８がシード層１４上のみに選択的に形成されることである。一方、無電解メッキは、シード層１４が形成された基板に対して前処理、例えばパラジウム処理を行った後銅イオンを含むメッキ液に入れれば、銅メッキ層１８がシード層１４上のみに選択的に形成されることである。前記メッキ層１８は、トレンチ領域１１が十分に埋立てられる程に十分に行う。
【００４２】
次いで図１０を参照すれば、基板の全面に対して表面平坦化工程を行って、トレンチ領域１１内のみに表面が平坦化された金属配線層１８ａを形成する。表面平坦化工程は、前述したように化学機械的研磨工程またはエッチバック工程を通じて行われる。この時化学機械的研磨工程を行う場合、前記メッキ層１８と拡散防止層１２に対する研磨選択比がほとんど同じスラリーを使用して同時に表面平坦化を行う場合もあり、メッキ層１８と拡散防止層１２に対して別個の工程を適用する場合もある。
【００４３】
＜第２実施例＞
図１１乃至図１３は、本発明の第２実施例に係る金属配線形成方法を説明するための断面図である。第２実施例も、第１実施例のように図１乃至図３で説明したラインダマシン構造での金属配線形成方法に関することであって、第１実施例で参照した図８の工程段階までは同じ工程により形成され、図面で同一部材は同一参照番号を使用する。
【００４４】
図１１を参照すれば、基板（図示せず）上に形成された絶縁層１０にリセス領域としてトレンチ領域１１を形成し、トレンチ領域１１が形成された基板の全面に拡散防止層１２及びシード層１４を順次に形成した後、トレンチ領域１１の底部分を除外した部分のシード層１４を除去したことを示す。
【００４５】
本実施例では、シード層１４がトレンチ領域１１の底部分のみに残留するということを除いては、基本的に第１実施例と同じ工程が適用される。特に、本実施例では前記シード層１４を形成する方法として、前述したスパッタリングなどの物理的化学気相蒸着（ＰＶＤ）法を使用することが望ましい。これは物理的気相蒸着法によれば、蒸着物質の方向性によって蒸着物質の移動方向に平行した垂直面より水平面にさらに厚く形成される特性を利用できるからである。
【００４６】
より具体的には、図８に示されるように、トレンチ領域１１の底及び側壁のみにシード層１４が残留する基板に対して湿式蝕刻工程を行えば、一定の時間が経過した後、相対的にシード層１４が薄く形成されたトレンチ領域１１の側壁ではシード層１４が全て除去され、相対的に厚くシード層１４が形成された底部分では相変らずシード層１４が残る。前記湿式蝕刻工程はシード層１４の材質に適した蝕刻液を選択して使用でき、例えば銅をシード層１４として使用した場合、硫酸と過水(過酸化水素水）が超純水に希釈された蝕刻液を使用する。前記湿式蝕刻工程は時間制御的に行われ、少なくともトレンチ領域１１の底部分にはシード層１４が残っているように制御され、トレンチ領域１１の側壁に存在するシード層１４が一部または全部除去されるまで行われる。
【００４７】
図１２を参照すれば、第１実施例のようにメッキ液を入れられるメッキ装置（図示せず）内に図１１に示した基板をローディングした後、メッキ工程を行って前記シード層１４が存在するトレンチ領域１１内にメッキ層１９を形成する。本実施例では第１実施例とは違ってトレンチ領域１１の側壁にシード層１４が存在しないために、トレンチ領域１１のアスペクト比が低くてボイドの形成なしにメッキ層１９が非常に良好に形成される。前記メッキ層１９は、トレンチ領域１１が十分に埋立てられる程に十分に行われる。
【００４８】
次いで図１３を参照すれば、基板の全面に対して表面平坦化工程を行って、トレンチ領域１１内のみに表面が平坦化された金属配線層１９ａを形成する。表面平坦化工程は、前述したように化学機械的研磨工程またはエッチバック工程を通じて行われる。この時化学機械的研磨工程を遂行する場合、前記メッキ層１９と拡散防止層１２に対する研磨選択比がほとんど同じスラリーを使用して同時に表面平坦化を行うことが望ましい。
【００４９】
＜第３実施例＞
図１４乃至図１６は、本発明の第３実施例に係る金属配線形成方法を説明するための断面図である。第３実施例は、図４乃至図７で説明した従来のデュアルダマシン構造での金属配線形成方法に関することであって、図５の工程段階までは同じ工程により形成され、図面で同一部材は同一参照番号を使用する。
【００５０】
図１４を参照すれば、図５に示したように基板（図示せず）上に形成された絶縁層２０に、リセス領域としてコンタクトホール領域３０とトレンチ領域が結合されたデュアルダマシン構造を有する。前記コンタクトホール領域３０は、基板上に形成された下部導電層２８の表面を露出させる形態で形成され、トレンチ領域は前記コンタクトホール領域３０と結合され、同時に前記絶縁層２０の表面から一定深度でライン状で形成される。前記リセス領域が形成された基板の全面に拡散防止層２２及びシード層２４が順次形成され、リセス領域を除外した絶縁層２０上のシード層２４は全て除去される。
【００５１】
第１実施例のように、図面には示さなかったが、前記絶縁層２０は基板上に直接形成でき、半導体素子を構成する導電性または絶縁性を有する所定の下地層上に形成される場合もあり、前記トレンチ領域の深度は１，０００乃至３０，０００Åの範囲にし、前記拡散防止層２２の材質は、タンタル（Ｔａ）、タンタル窒化膜（ＴａＮ）、タンタルアルミニウム窒化膜（ＴａＡｌＮ）、タンタルシリコン窒化膜（ＴａＳｉＮ）、タンタルシリサイド（ＴａＳｉ2）、チタン（Ｔｉ）、チタン窒化膜（ＴｉＮ）、チタンシリコン窒化膜（ＴｉＳｉＮ）、タングステン窒化膜（ＷＮ）、コバルト（Ｃｏ）、及びコバルトシリサイド（ＣｏＳｉ2）などが単一膜で、またはこれら中で二つ以上の複合膜で形成でき、前記拡散防止層２２の厚さは１００乃至１０００Åの範囲になるように形成する。
【００５２】
また、前記シード層２４は、銅以外にも白金、パラジウム、ルビジウム、ストロンチウム、ロジウム及びコバルトなどの転移金属を利用でき、その厚さは５００乃至５，０００Åの範囲になるように形成し、前記シード層２４を形成する方法は、スパッタリングなどの物理的化学気相蒸着法または化学的気相蒸着法を使用できる。
【００５３】
また、図１４に示したように、リセス領域のみに残留するようにリセス領域外側のシード層２４を選択的に除去して拡散防止層２２を露出させるために、前述したように化学機械的研磨工程またはエッチバック工程を利用できる。この時化学機械的研磨工程に用いられるスラリーは、第１実施例のように研磨砥粒が含まれないスラリーを使用することが望ましい。
【００５４】
図１５を参照すれば、メッキ液を入れられるメッキ装置（図示せず）内に図１４に示した基板をローディングした後、メッキ工程を行って前記シード層２４が存在するリセス領域内のみにメッキ層２７を形成する。本実施例でのメッキ工程は、電解メッキ法及び無電解メッキ法を全て使用できる。前記メッキ層２７は、リセス領域が十分に埋立てられる程に十分に行われる。
【００５５】
図１６を参照すれば、基板の全面に対して表面平坦化工程を行って、リセス領域内のみに表面が平坦化された金属配線層２７ａを形成する。表面平坦化工程は、前述したように化学機械的研磨工程またはエッチバック工程を通じて行われる。この時化学機械的研磨工程を行う場合、前記メッキ層２７と拡散防止層２２に対する研磨選択比がほとんど同じスラリーを使用して同時に表面平坦化を行うことができる。
【００５６】
＜第４実施例＞
図１７乃至図１９は、本発明の第４実施例に係る金属配線形成方法を説明するための断面図である。第４実施例も、第３実施例のようにデュアルダマシン構造での金属配線形成方法に関することであって、第３実施例で参照した図１４の工程段階までは同じ工程により形成され、図面で同一部材は同一参照番号を使用する。
【００５７】
図１７を参照すれば、図１４に示したようにリセス領域内のみにシード層２４が存在する基板に対して湿式蝕刻工程を行った結果の断面図を示す。本実施例では、シード層２４がリセス領域の底部分、より具体的には水平面上のみに残留するということを除いては基本的に第３実施例と同じ工程が適用される。特に、本実施例では、前記シード層２４を形成する方法として、前述したスパッタリングなどの物理的化学気相蒸着（ＰＶＤ）法を使用することが望ましい。これは物理的気相蒸着法によれば、蒸着物質の方向性によって蒸着物質の移動方向に平行した垂直面より水平面にさらに厚く形成される特性を利用できるからである。
【００５８】
より具体的には、図１４に示されるように、コンタクトホール領域３０及びトレンチ領域を含むリセス領域の底及び側壁のみにシード層２４が残留する基板に対して湿式蝕刻工程を行えば、一定の時間が経過した後、相対的にシード層２４が薄く形成されたコンタクトホール領域３０及びトレンチ領域の側壁ではシード層２４が全て除去され、相対的に厚くシード層２４が形成されたコンタクトホール領域３０及びトレンチ領域の底部分（即ち、リセス領域内の水平面部分）では相変らずシード層２４が残る。前記湿式蝕刻工程は時間制御的に行われ、少なくともリセス領域の底部分にはシード層２４が残るように制御され、リセス領域の側壁に存在するシード層２４が全部除去されるまで行うことが望ましい。しかし、湿式蝕刻工程の時間を制御して前記リセス領域の側壁で前記シード層２４の一部だけ除去されるようにする場合もある。
【００５９】
図１８を参照すれば、第３実施例と同じように、メッキ液を入れられるメッキ装置（図示せず）内に図１７に示した基板をローディングした後、メッキ工程を行って前記シード層２４が存在するリセス領域内にメッキ層２９を形成する。本実施例では第３実施例とは違って、リセス領域の側壁にシード層２４が存在しないために、リセス領域のアスペクト比が低くてボイドの形成なしにメッキ層２９が非常に良好に形成される。
【００６０】
図１９を参照すれば、基板の全面に対して表面平坦化工程を行って、リセス領域内のみに表面が平坦化された金属配線層２９ａを形成する。表面平坦化工程は、前述したように化学機械的研磨工程またはエッチバック工程を通じて行われる。この時化学機械的研磨工程を行う場合、前記メッキ層２９と拡散防止層２２に対する研磨選択比がほとんど同じスラリーを使用して同時に表面平坦化を行うことが望ましい。
【００６１】
以上本発明を詳細に説明したが、本発明は前記実施例に限られずに当業者により多くの変形及び改良が可能である。特に、本発明は前記ライン及びデュアルダマシン構造に適用される以外にも、コンタクトホールまたはビアホールを埋立てる単一形状のプラグの形成にも適用でき、メッキ工程を利用できるかぎり多様な材質のメッキ層を形成できることはもちろんである。
【００６２】
【発明の効果】
本発明によれば、第一、金属配線層が形成されるリセス領域内のみにメッキ層が形成されるので、メッキ層を必要以上に厚く形成しなくてもよく、後続する化学機械的研磨工程やエッチバック工程時研磨量を大きく減らすことができる。従って、生産性を高め、製造コストを大きく縮められる。
【００６３】
第二、少量のメッキ層を研磨するために同一基板内で研磨工程の均一度に優れ、同一基板内金属配線層の厚さ変化量を減らすことができる。また、過度な研磨工程を進行しなくてもよいので、ディッシングや絶縁膜の侵食のような現象を防止できて半導体素子の信頼性が向上する。
【００６４】
第三、リセス領域外側にシード層が残留しないために、化学機械的研磨工程時メッキ層と拡散防止層に対して同じスラリーだけを使用すればよいので工程を単純化できる。
【００６５】
第四、リセス領域の側壁に残留するシード層を除去しても十分にメッキ層が形成されうり、それによりリセス領域のアスペクト比が低くなりメッキ層のギャップフィル能力が向上して、ボイドなどの欠陥が防止されて半導体素子の信頼性が向上する。
【図面の簡単な説明】
【図１】従来のラインダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図２】従来のラインダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図３】従来のラインダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図４】従来のデュアルダマシン構造を有する半導体素子での金属配線形成方法を説明するための平面図である。
【図５】従来のデュアルダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図６】従来のデュアルダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図７】従来のデュアルダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図８】本発明の第１実施例に係るラインダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図９】本発明の第１実施例に係るラインダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図１０】本発明の第１実施例に係るラインダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図１１】本発明の第２実施例に係るラインダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図１２】本発明の第２実施例に係るラインダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図１３】本発明の第２実施例に係るラインダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図１４】本発明の第３実施例に係るデュアルダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図１５】本発明の第３実施例に係るデュアルダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図１６】本発明の第３実施例に係るデュアルダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図１７】本発明の第４実施例に係るデュアルダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図１８】本発明の第４実施例に係るデュアルダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図１９】本発明の第４実施例に係るデュアルダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【符号の説明】
１０、２０ 絶縁層
１１ トレンチ領域
１２、２２ 拡散防止層
１４、２４ シード層
２８ 下部導電層
１６、１８、１９、２６、２７ メッキ層
３０ コンタクトホール領域
３２ ボイド
１６ａ、１８ａ、１９ａ、２６ａ、２７ａ 金属配線層
【発明の属する技術分野】
本発明はメッキを用いた金属配線形成方法及びそれにより製造された半導体素子に係り、より詳細にはダマシン構造を有する半導体素子での金属配線形成方法及びそれにより製造された半導体素子に関する。
【０００２】
【従来の技術】
一般に、半導体素子中で高い動作速度が要求されるロジック素子を中心としてＲＣ遅延時間を縮めるために、銅のように比抵抗が低い金属を配線金属層として利用する方法が研究されている。ところが、アルミニウムのように配線金属物質を基板の全面に形成した後、通常の写真蝕刻工程に従ってパタニングして金属配線層を形成することとは違って、銅はパタニング工程の難しさによって他の方法で金属配線層を形成する。即ち、基板上の絶縁層内にあらかじめ金属配線が形成される領域を形成した後、この領域に金属配線物質を埋立てて金属配線層を形成し、これを実現するために、いわゆる”ダマシン”工程が主に使われる。
【０００３】
図１乃至図３は、従来のラインダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。ラインダマシン構造は絶縁層の表面から所定深度のトレンチがライン状で形成され、このトレンチ内に配線金属層が形成された構造をいい、以下図面を参照してラインダマシン構造の金属配線形成方法を調べる。
【０００４】
図１を参照すれば、基板（図示せず）上に形成された絶縁層１０に写真蝕刻工程を用いてライン状のトレンチ領域１１を形成する。次いで、トレンチ領域１１が形成された絶縁層１０の全面に拡散防止層１２を形成する。次に、前記拡散防止層１２上にスパッタリングのような物理気相蒸着（Physical Vapor Deposition: PVD）法を用いて銅を蒸着してシード層１４を形成する。
【０００５】
図２を参照すれば、前記シード層１４が形成された結果物上に電気メッキ方式を用いて銅よりなるメッキ層１６を形成する。この際、前記メッキ層１６はトレンチ領域１１が完全に埋立てられる程に厚く形成する。
【０００６】
図３を参照すれば、化学機械的研磨（Chemical Mechanical Polishing； 以下”ＣＭＰ”という）工程でメッキ層１６を前記絶縁層１０が露出されるまで蝕刻する。従って、絶縁層１０の表面近辺に形成されたトレンチ領域１１内のみに拡散防止層１２、シード層１４及びメッキ層１６が残留してなされる金属配線層１６ａを形成できる。
【０００７】
図４乃至図７は、従来のデュアルダマシン構造を有する半導体素子での金属配線形成方法を説明するための平面図及び断面図である。デュアルダマシン構造は、トレンチ領域内にライン状で埋立てられて形成される金属配線と、下部の導電層との連結のためにコンタクトホールまたはビアホールを埋立てる形状のコンタクトとの結合された構造をいう。以下、デュアルダマシン構造の金属配線形成方法を説明する。
【０００８】
図４を参照すれば、基板（図示せず）上に一定の間隔を隔てて下部導電層２８が形成され、下部導電層２８の上側には絶縁層を介在して金属配線層２６ａが一定の間隔を隔てて形成される。前記下部導電層２８と金属配線層２６ａはコンタクトホール領域３０を通じて相互電気的に連結される。図５乃至図７は、各工程段階別に図４のＶＩＩ−ＶＩＩ’線を切った断面図を示す。
【０００９】
図５を参照すれば、基板（図示せず）上に導電物質を蒸着した後パタニングして、一定の間隔を有する下部導電層２８を形成する。次いで、全面に絶縁層２０を形成した後通常の写真蝕刻工程によりコンタクトホール領域３０と前記コンタクトホール領域３０を含むように結合されたトレンチ形状のトレンチ領域を形成する。次いで、全面に拡散防止層２２及びシード層２４を順次に形成する。
【００１０】
図６を参照すれば、前記シード層２４が形成された基板を電気メッキ装置内にローディングした後、電気メッキにより銅よりなるメッキ層２６を形成する。次いで、前記メッキ層２６が形成された基板に対して化学機械的研磨工程を用いて表面平坦化工程を行う。前記表面平坦化工程は、絶縁層２０の表面が露出されるまでメッキ層２６、シード層２４及び拡散防止層２２に対して行い、図７に示されるように、表面が平坦化されたデュアルダマシン構造の金属配線層２６ａが形成される。
【００１１】
しかし、前述したラインまたはデュアルダマシン構造を有する金属配線形成方法によれば、次のようないくつかの問題点が発生する。
【００１２】
第一、トレンチ領域の深度と化学機械的研磨工程を考慮してトレンチ領域の内部を完全に満たし、絶縁層上にも一定厚さ以上になるように銅膜を蒸着すべきで、銅を厚く蒸着しなければならないために研磨量が増える。従って、生産性が減少し、工程コストが増加する。
【００１３】
第二、研磨量が多くなるにつれて基板上で化学機械的研磨工程の均一度の悪化により最終的に形成される基板内金属配線層の厚さが位置によって変わる短所がある。これは素子の信頼性及び生産性に直接的に影響を与える要因になる。
【００１４】
第三、化学機械的研磨工程で銅膜を除去する時、金属配線層パターンの密度差によって絶縁層の侵食現象が発生して基板内金属配線層間の厚さを変化させて製品の不良を誘発する。
【００１５】
第四、シード層と拡散防止層の研磨速度が違う場合、シード層と拡散防止層を各々異なるスラリーを使用して研磨すべきであるが、これは化学機械的研磨工程を非常に複雑にし製造コストを増加させる。
【００１６】
第五、特にデュアルダマシン構造において図６に示されるように、コンタクトホール領域ではアスペクト比が非常に大きいために電気メッキ時ボイド３２が発生しやすく、このようなボイド３２は図７に示されるように、表面平坦化工程を行った後に金属配線層２６ａの表面にそのままボイド欠陥３２ａに残って素子の信頼性を低める要因になる。
【００１７】
【発明が解決しようとする課題】
本発明の目的は、前記問題点を解決するためになされたものであって、化学機械的研磨工程の研磨量を縮めて半導体素子の生産性及び信頼性を向上させうるメッキを用いた金属配線形成方法を提供することにある。
【００１８】
本発明の他の目的は、同一基板内で金属配線層間の厚さ変化が減少しボイド欠陥が除去されて信頼性が向上した半導体素子を提供することにある。
【００１９】
【課題を解決するための手段】
前記目的を達成するために本発明に係るメッキを用いた金属配線形成方法は、先ず、基板上に形成された絶縁層に金属配線層が形成される部分にリセス領域を形成する。次いで基板の全面に拡散防止層を形成した後、リセス領域内の拡散防止層上のみにメッキのためのシード層を形成する。次いで前記シード層が形成されたリセス領域内のみに所定の金属配線層を形成する。
【００２０】
前記リセス領域は、前記絶縁層の表面から一定深度でリセスされたライン状のトレンチ領域を含んだり、前記ライン状のトレンチ領域と前記絶縁層を貫通するコンタクトホール領域が結合されたりする。
【００２１】
前記リセス領域内の前記拡散防止層上のみに前記シード層を形成するために、前記拡散防止層上の全面に前記シード層を物理的気相蒸着（ＰＶＤ）法または化学的気相蒸着（ＣＶＤ）法により形成した後、前記リセス領域内のみに前記シード層が残留するように前記リセス領域外部の前記シード層を除去する。
【００２２】
前記リセス領域内のみに前記シード層が残留するように前記リセス領域外部の前記シード層を除去するために、化学機械的研磨工程を行うことができ、この時用いられるスラリーは研磨砥粒が含まれないことが望ましい。
【００２４】
一方、リセス領域のアスペクト比を低めるために、前記リセス領域内のみにシード層が残留するように前記リセス領域外部の前記シード層を除去する段階を行った後、前記リセス領域内に残留するシード層に対して、少なくとも一部が残留するように湿式蝕刻段階をさらに行う場合もある。前記湿式蝕刻段階は、リセス領域の底では少なくとも前記シード層が残留するように時間制御され、前記リセス領域の側壁に残留するシード層が一部または全部除去されるまで行われる。
【００２７】
本発明によれば、金属配線層が形成されるリセス領域内のみにメッキ層が形成されるので、メッキ層を必要以上に厚く形成しなくてもよいので、後続の化学機械的研磨工程時研磨量を大きく減らしうる。従って、生産性を高め、製造コストを大きく縮められる。
【００２８】
また、少量のメッキ層を研磨するために化学機械的研磨工程の均一度に優れ、同一基板内で金属配線層間の厚さ変化量を減らすことが可能で、過度な研磨工程を進行しなくてもよいのでディッシングや絶縁層の侵食のような現象を防止できる。
【００２９】
また、リセス領域内のみにメッキ層を形成するためにメッキ層と拡散防止層を研磨する時、メッキ層と拡散防止層に対してほとんど同じ研磨速度を有するスラリーを使用して工程を単純化できる。
【００３０】
さらに、リセス領域内の側壁のシード層を湿式蝕刻して除去することによって、リセス領域のアスペクト比を縮めてギャップフィル能力が向上しボイド欠陥が防止されて素子の信頼性が向上できる。
【００３１】
【発明の実施の形態】
以下、添付した図面を参照して本発明の実施例をより詳細に説明する。本発明は以下で開示される実施例に限られることではなく相異なる多様な形態で具現でき、単に本実施例は本発明の開示を完全にし、通常の知識を有する者に発明の範疇をより完全に知らせるために提供されるものである。
【００３２】
＜第１実施例＞
図８乃至図１０は、本発明の第１実施例に係る金属配線形成方法を説明するための断面図である。第１実施例は、図１乃至図３で説明した従来のラインダマシン構造での金属配線形成方法に関することであって、図１の工程段階までは同じ工程により形成され、図面で同一部材は同一参照番号を使用する。
【００３３】
図８を参照すれば、図１に示したように基板（図示せず）上に形成された絶縁層１０にリセス領域としてトレンチ領域１１を形成し、トレンチ領域１１が形成された基板の全面に拡散防止層１２及びシード層１４を順次に形成した後、トレンチ領域１１を除外した部分のシード層１４を除去したことを示す。
【００３４】
図面には示さなかったが、前記絶縁層１０は基板上に直接形成でき、半導体素子を構成する導電性または絶縁性を有する所定の下地層上に形成される場合もある。
【００３５】
より具体的に調べれば、基板（図示せず）上に絶縁層１０、例えばシリコン酸化膜を形成した後、通常の写真蝕刻工程を用いてリセス領域としてトレンチ領域１１を形成する。トレンチ領域１１を形成する方法は、前記絶縁層１０上のシリコン酸化膜上に蝕刻マスク層としてシリコン酸化膜に対して蝕刻選択性があるシリコン窒化膜を蒸着した後、フォトレジスト層をコーティングして写真蝕刻工程によりフォトレジストパターン及びシリコン窒化膜パターンを形成した後、これを用いてトレンチ領域１１を形成でき、他の方法として絶縁層１０上に直接フォトレジスト層を形成した後写真蝕刻工程によりトレンチ領域１１を形成する場合もある。この時前記トレンチ領域１１の深度は１，０００乃至３０，０００Åの範囲にする。
【００３６】
次いで、トレンチ領域１１が形成された絶縁層１０上に後続する配線金属との接着力を向上させると同時に、金属の拡散を防止する拡散防止層１２を形成する。前記拡散防止層１２の材質は、タンタル（Ｔａ）、タンタル窒化膜（ＴａＮ）、タンタルアルミニウム窒化膜（ＴａＡｌＮ）、タンタルシリコン窒化膜（ＴａＳｉＮ）、タンタルシリサイド（ＴａＳｉ2）、チタン（Ｔｉ）、チタン窒化膜（ＴｉＮ）、チタンシリコン窒化膜（ＴｉＳｉＮ）、タングステン窒化膜（ＷＮ）、コバルト（Ｃｏ）及びコバルトシリサイド（ＣｏＳｉ2）などが単一膜で、またはこれら中で二つ以上の複合膜で形成できる。前記拡散防止層１２の厚さは１００乃至１０００Åの範囲になるように形成する。
【００３７】
次いで、前記拡散防止層１２上の全面にメッキのためのシード層１４を形成する。前記シード層１４は銅以外にも白金、パラジウム、ルビジウム、ストロンチウム、ロジウム及びコバルトの転移または遷移（transition）金属を利用でき、その厚さは５００乃至５，０００Åの範囲になるように形成する。前記シード層１４を形成する方法は、スパッタリングなどの物理的気相蒸着（Physical Vapor Deposition； ＰＶＤ）法、または化学的気相蒸着（Chemical Vapor Deposition； ＣＶＤ）法などがある。一般に前記化学的気相蒸着法によれば、物理的気相蒸着法に比べて蒸着物質が被蒸着層の表面、即ち垂直面及び水平面に相対的に均一に蒸着されるに比べて、物理的気相蒸着法によれば、蒸着物質の方向性によって蒸着物質の移動方向に平行した垂直面より水平面にさらに厚く形成される特性がある。
【００３８】
次いで、図８に示されるように、トレンチ領域１１のみに残留するようにトレンチ領域１１外側のシード層１４を選択的に除去して拡散防止層１２を露出させる。前記シード層１４を選択的に除去するための方法として次の２つの方法が使われうる。
【００３９】
第一、化学機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）工程によることである。化学機械的研磨工程は、研磨装置内に作業しようとする基板をローディングさせた後、基板の被研磨面と研磨装置内に設けられたパッドを接触させた後、これらの間にスラリーを供給しながらお互い相対的に回転させながら研磨工程を行うことであって、被研磨面の表面からほとんど同じ高さを維持しながら研磨されるようにすることである。従って、化学機械的研磨工程を本実施例に適用する場合、研磨装置内のパッドとトレンチ領域１１外側のシード層１４がお互い接触しながら研磨されるために、トレンチ領域１１内のシード層１４だけ選択的に残留する。一方、前記化学機械的研磨工程に用いられるスラリーは、研磨工程後スラリーのカスがトレンチ領域１１内に残留することを防止するために、研磨砥粒が含まれないスラリーを使用することが望ましく、前記化学機械的研磨工程は、前記シード層１４と前記拡散防止層１２の研磨選択比が１０：１〜１０００：１のスラリーを使用して行う。
【００４０】
第二、エッチバック工程によることである。エッチバック工程は、基板の全面に対して蝕刻雰囲気に露出された被蝕刻層の表面からほとんど一定の蝕刻速度で除去されるため、選択的にシード層１４を除去するために本実施例では媒介物質層を利用できる。即ち、トレンチ領域１１を含む基板の全面にリフロー特性に優れた媒介物質層、例えばフォトレジスト層を厚く形成した後エッチバック工程を行う。エッチバック工程により基板の表面に形成されたフォトレジスト層及び前記トレンチ領域１１外側のシード層１４が順次蝕刻され、前記トレンチ領域１１外側の拡散防止層１２が露出されるまで行う。次いで、トレンチ領域１１内に残留するフォトレジスト層をアッシングなどの方法で除去すれば、図８のようにトレンチ領域１１内のみにシード層１４が残留する。
【００４１】
次いで図９を参照すれば、メッキ液を入れられるメッキ装置（図示せず）内に図８に示した基板をローディングした後、メッキ工程を行って前記シード層１４が存在するトレンチ領域１１内にメッキ層１８を形成する。前記メッキ層１８の材質は、本発明のメッキ工程によりメッキされうる導電性の金属物質であればよく、本実施例では代表的に銅を使用した。本発明でのメッキ工程は、電解メッキ法及び無電解メッキ法を全て使用できる。例えば、銅に対する電解メッキは、銅イオンが含まれた電解溶液内にシード層１４が形成された基板を入れた後これを陰極として電圧を印加すれば、銅メッキ層１８がシード層１４上のみに選択的に形成されることである。一方、無電解メッキは、シード層１４が形成された基板に対して前処理、例えばパラジウム処理を行った後銅イオンを含むメッキ液に入れれば、銅メッキ層１８がシード層１４上のみに選択的に形成されることである。前記メッキ層１８は、トレンチ領域１１が十分に埋立てられる程に十分に行う。
【００４２】
次いで図１０を参照すれば、基板の全面に対して表面平坦化工程を行って、トレンチ領域１１内のみに表面が平坦化された金属配線層１８ａを形成する。表面平坦化工程は、前述したように化学機械的研磨工程またはエッチバック工程を通じて行われる。この時化学機械的研磨工程を行う場合、前記メッキ層１８と拡散防止層１２に対する研磨選択比がほとんど同じスラリーを使用して同時に表面平坦化を行う場合もあり、メッキ層１８と拡散防止層１２に対して別個の工程を適用する場合もある。
【００４３】
＜第２実施例＞
図１１乃至図１３は、本発明の第２実施例に係る金属配線形成方法を説明するための断面図である。第２実施例も、第１実施例のように図１乃至図３で説明したラインダマシン構造での金属配線形成方法に関することであって、第１実施例で参照した図８の工程段階までは同じ工程により形成され、図面で同一部材は同一参照番号を使用する。
【００４４】
図１１を参照すれば、基板（図示せず）上に形成された絶縁層１０にリセス領域としてトレンチ領域１１を形成し、トレンチ領域１１が形成された基板の全面に拡散防止層１２及びシード層１４を順次に形成した後、トレンチ領域１１の底部分を除外した部分のシード層１４を除去したことを示す。
【００４５】
本実施例では、シード層１４がトレンチ領域１１の底部分のみに残留するということを除いては、基本的に第１実施例と同じ工程が適用される。特に、本実施例では前記シード層１４を形成する方法として、前述したスパッタリングなどの物理的化学気相蒸着（ＰＶＤ）法を使用することが望ましい。これは物理的気相蒸着法によれば、蒸着物質の方向性によって蒸着物質の移動方向に平行した垂直面より水平面にさらに厚く形成される特性を利用できるからである。
【００４６】
より具体的には、図８に示されるように、トレンチ領域１１の底及び側壁のみにシード層１４が残留する基板に対して湿式蝕刻工程を行えば、一定の時間が経過した後、相対的にシード層１４が薄く形成されたトレンチ領域１１の側壁ではシード層１４が全て除去され、相対的に厚くシード層１４が形成された底部分では相変らずシード層１４が残る。前記湿式蝕刻工程はシード層１４の材質に適した蝕刻液を選択して使用でき、例えば銅をシード層１４として使用した場合、硫酸と過水(過酸化水素水）が超純水に希釈された蝕刻液を使用する。前記湿式蝕刻工程は時間制御的に行われ、少なくともトレンチ領域１１の底部分にはシード層１４が残っているように制御され、トレンチ領域１１の側壁に存在するシード層１４が一部または全部除去されるまで行われる。
【００４７】
図１２を参照すれば、第１実施例のようにメッキ液を入れられるメッキ装置（図示せず）内に図１１に示した基板をローディングした後、メッキ工程を行って前記シード層１４が存在するトレンチ領域１１内にメッキ層１９を形成する。本実施例では第１実施例とは違ってトレンチ領域１１の側壁にシード層１４が存在しないために、トレンチ領域１１のアスペクト比が低くてボイドの形成なしにメッキ層１９が非常に良好に形成される。前記メッキ層１９は、トレンチ領域１１が十分に埋立てられる程に十分に行われる。
【００４８】
次いで図１３を参照すれば、基板の全面に対して表面平坦化工程を行って、トレンチ領域１１内のみに表面が平坦化された金属配線層１９ａを形成する。表面平坦化工程は、前述したように化学機械的研磨工程またはエッチバック工程を通じて行われる。この時化学機械的研磨工程を遂行する場合、前記メッキ層１９と拡散防止層１２に対する研磨選択比がほとんど同じスラリーを使用して同時に表面平坦化を行うことが望ましい。
【００４９】
＜第３実施例＞
図１４乃至図１６は、本発明の第３実施例に係る金属配線形成方法を説明するための断面図である。第３実施例は、図４乃至図７で説明した従来のデュアルダマシン構造での金属配線形成方法に関することであって、図５の工程段階までは同じ工程により形成され、図面で同一部材は同一参照番号を使用する。
【００５０】
図１４を参照すれば、図５に示したように基板（図示せず）上に形成された絶縁層２０に、リセス領域としてコンタクトホール領域３０とトレンチ領域が結合されたデュアルダマシン構造を有する。前記コンタクトホール領域３０は、基板上に形成された下部導電層２８の表面を露出させる形態で形成され、トレンチ領域は前記コンタクトホール領域３０と結合され、同時に前記絶縁層２０の表面から一定深度でライン状で形成される。前記リセス領域が形成された基板の全面に拡散防止層２２及びシード層２４が順次形成され、リセス領域を除外した絶縁層２０上のシード層２４は全て除去される。
【００５１】
第１実施例のように、図面には示さなかったが、前記絶縁層２０は基板上に直接形成でき、半導体素子を構成する導電性または絶縁性を有する所定の下地層上に形成される場合もあり、前記トレンチ領域の深度は１，０００乃至３０，０００Åの範囲にし、前記拡散防止層２２の材質は、タンタル（Ｔａ）、タンタル窒化膜（ＴａＮ）、タンタルアルミニウム窒化膜（ＴａＡｌＮ）、タンタルシリコン窒化膜（ＴａＳｉＮ）、タンタルシリサイド（ＴａＳｉ2）、チタン（Ｔｉ）、チタン窒化膜（ＴｉＮ）、チタンシリコン窒化膜（ＴｉＳｉＮ）、タングステン窒化膜（ＷＮ）、コバルト（Ｃｏ）、及びコバルトシリサイド（ＣｏＳｉ2）などが単一膜で、またはこれら中で二つ以上の複合膜で形成でき、前記拡散防止層２２の厚さは１００乃至１０００Åの範囲になるように形成する。
【００５２】
また、前記シード層２４は、銅以外にも白金、パラジウム、ルビジウム、ストロンチウム、ロジウム及びコバルトなどの転移金属を利用でき、その厚さは５００乃至５，０００Åの範囲になるように形成し、前記シード層２４を形成する方法は、スパッタリングなどの物理的化学気相蒸着法または化学的気相蒸着法を使用できる。
【００５３】
また、図１４に示したように、リセス領域のみに残留するようにリセス領域外側のシード層２４を選択的に除去して拡散防止層２２を露出させるために、前述したように化学機械的研磨工程またはエッチバック工程を利用できる。この時化学機械的研磨工程に用いられるスラリーは、第１実施例のように研磨砥粒が含まれないスラリーを使用することが望ましい。
【００５４】
図１５を参照すれば、メッキ液を入れられるメッキ装置（図示せず）内に図１４に示した基板をローディングした後、メッキ工程を行って前記シード層２４が存在するリセス領域内のみにメッキ層２７を形成する。本実施例でのメッキ工程は、電解メッキ法及び無電解メッキ法を全て使用できる。前記メッキ層２７は、リセス領域が十分に埋立てられる程に十分に行われる。
【００５５】
図１６を参照すれば、基板の全面に対して表面平坦化工程を行って、リセス領域内のみに表面が平坦化された金属配線層２７ａを形成する。表面平坦化工程は、前述したように化学機械的研磨工程またはエッチバック工程を通じて行われる。この時化学機械的研磨工程を行う場合、前記メッキ層２７と拡散防止層２２に対する研磨選択比がほとんど同じスラリーを使用して同時に表面平坦化を行うことができる。
【００５６】
＜第４実施例＞
図１７乃至図１９は、本発明の第４実施例に係る金属配線形成方法を説明するための断面図である。第４実施例も、第３実施例のようにデュアルダマシン構造での金属配線形成方法に関することであって、第３実施例で参照した図１４の工程段階までは同じ工程により形成され、図面で同一部材は同一参照番号を使用する。
【００５７】
図１７を参照すれば、図１４に示したようにリセス領域内のみにシード層２４が存在する基板に対して湿式蝕刻工程を行った結果の断面図を示す。本実施例では、シード層２４がリセス領域の底部分、より具体的には水平面上のみに残留するということを除いては基本的に第３実施例と同じ工程が適用される。特に、本実施例では、前記シード層２４を形成する方法として、前述したスパッタリングなどの物理的化学気相蒸着（ＰＶＤ）法を使用することが望ましい。これは物理的気相蒸着法によれば、蒸着物質の方向性によって蒸着物質の移動方向に平行した垂直面より水平面にさらに厚く形成される特性を利用できるからである。
【００５８】
より具体的には、図１４に示されるように、コンタクトホール領域３０及びトレンチ領域を含むリセス領域の底及び側壁のみにシード層２４が残留する基板に対して湿式蝕刻工程を行えば、一定の時間が経過した後、相対的にシード層２４が薄く形成されたコンタクトホール領域３０及びトレンチ領域の側壁ではシード層２４が全て除去され、相対的に厚くシード層２４が形成されたコンタクトホール領域３０及びトレンチ領域の底部分（即ち、リセス領域内の水平面部分）では相変らずシード層２４が残る。前記湿式蝕刻工程は時間制御的に行われ、少なくともリセス領域の底部分にはシード層２４が残るように制御され、リセス領域の側壁に存在するシード層２４が全部除去されるまで行うことが望ましい。しかし、湿式蝕刻工程の時間を制御して前記リセス領域の側壁で前記シード層２４の一部だけ除去されるようにする場合もある。
【００５９】
図１８を参照すれば、第３実施例と同じように、メッキ液を入れられるメッキ装置（図示せず）内に図１７に示した基板をローディングした後、メッキ工程を行って前記シード層２４が存在するリセス領域内にメッキ層２９を形成する。本実施例では第３実施例とは違って、リセス領域の側壁にシード層２４が存在しないために、リセス領域のアスペクト比が低くてボイドの形成なしにメッキ層２９が非常に良好に形成される。
【００６０】
図１９を参照すれば、基板の全面に対して表面平坦化工程を行って、リセス領域内のみに表面が平坦化された金属配線層２９ａを形成する。表面平坦化工程は、前述したように化学機械的研磨工程またはエッチバック工程を通じて行われる。この時化学機械的研磨工程を行う場合、前記メッキ層２９と拡散防止層２２に対する研磨選択比がほとんど同じスラリーを使用して同時に表面平坦化を行うことが望ましい。
【００６１】
以上本発明を詳細に説明したが、本発明は前記実施例に限られずに当業者により多くの変形及び改良が可能である。特に、本発明は前記ライン及びデュアルダマシン構造に適用される以外にも、コンタクトホールまたはビアホールを埋立てる単一形状のプラグの形成にも適用でき、メッキ工程を利用できるかぎり多様な材質のメッキ層を形成できることはもちろんである。
【００６２】
【発明の効果】
本発明によれば、第一、金属配線層が形成されるリセス領域内のみにメッキ層が形成されるので、メッキ層を必要以上に厚く形成しなくてもよく、後続する化学機械的研磨工程やエッチバック工程時研磨量を大きく減らすことができる。従って、生産性を高め、製造コストを大きく縮められる。
【００６３】
第二、少量のメッキ層を研磨するために同一基板内で研磨工程の均一度に優れ、同一基板内金属配線層の厚さ変化量を減らすことができる。また、過度な研磨工程を進行しなくてもよいので、ディッシングや絶縁膜の侵食のような現象を防止できて半導体素子の信頼性が向上する。
【００６４】
第三、リセス領域外側にシード層が残留しないために、化学機械的研磨工程時メッキ層と拡散防止層に対して同じスラリーだけを使用すればよいので工程を単純化できる。
【００６５】
第四、リセス領域の側壁に残留するシード層を除去しても十分にメッキ層が形成されうり、それによりリセス領域のアスペクト比が低くなりメッキ層のギャップフィル能力が向上して、ボイドなどの欠陥が防止されて半導体素子の信頼性が向上する。
【図面の簡単な説明】
【図１】従来のラインダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図２】従来のラインダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図３】従来のラインダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図４】従来のデュアルダマシン構造を有する半導体素子での金属配線形成方法を説明するための平面図である。
【図５】従来のデュアルダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図６】従来のデュアルダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図７】従来のデュアルダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図８】本発明の第１実施例に係るラインダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図９】本発明の第１実施例に係るラインダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図１０】本発明の第１実施例に係るラインダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図１１】本発明の第２実施例に係るラインダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図１２】本発明の第２実施例に係るラインダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図１３】本発明の第２実施例に係るラインダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図１４】本発明の第３実施例に係るデュアルダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図１５】本発明の第３実施例に係るデュアルダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図１６】本発明の第３実施例に係るデュアルダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図１７】本発明の第４実施例に係るデュアルダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図１８】本発明の第４実施例に係るデュアルダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【図１９】本発明の第４実施例に係るデュアルダマシン構造を有する半導体素子での金属配線形成方法を説明するための断面図である。
【符号の説明】
１０、２０ 絶縁層
１１ トレンチ領域
１２、２２ 拡散防止層
１４、２４ シード層
２８ 下部導電層
１６、１８、１９、２６、２７ メッキ層
３０ コンタクトホール領域
３２ ボイド
１６ａ、１８ａ、１９ａ、２６ａ、２７ａ 金属配線層
Claims (10)
- 基板上に形成された絶縁層にリセス領域を形成する段階と、
リセス領域が形成された前記結果物の全面に拡散防止層を形成する段階と、
前記拡散防止層上の全面に前記シード層を形成する段階と、
前記リセス領域内のみに前記シード層が残留するように前記リセス領域外部の前記シード層を化学機械的研磨（ＣＭＰ）工程により除去する段階と
前記リセス領域内に残留するシード層に対して少なくとも一部が残留するように湿式蝕刻段階と、
メッキにより前記シード層上に導電性のメッキ層を形成する段階とを含むことを特徴とするメッキを用いた金属配線形成方法。 - 前記リセス領域は、前記絶縁層の表面から一定深度でリセスされたライン状のトレンチ領域を含むことを特徴とする請求項１に記載のメッキを用いた金属配線形成方法。
- 前記リセス領域は、前記絶縁層の表面から一定深度でリセスされたライン状のトレンチ領域と、前記絶縁層を貫通するコンタクトホール領域が結合されたことを含むことを特徴とする請求項１に記載のメッキを用いた金属配線形成方法。
- 前記拡散防止層上の全面に前記シード層を形成する段階は、物理的気相蒸着（ＰＶＤ）法または化学的気相蒸着（ＣＶＤ）法により行うことを特徴とする請求項１に記載のメッキを用いた金属配線形成方法。
- 前記化学機械的研磨工程に用いられるスラリーは、研磨砥粒が含まれないスラリーを使用することを特徴とする請求項１に記載のメッキを用いた金属配線形成方法。
- 前記化学機械的研磨工程は、前記シード層と前記拡散防止層の研磨選択比が１０：１〜１０００：１のスラリーを使用してなされることを特徴とする請求項１に記載のメッキを用いた金属配線形成方法。
- 前記リセス領域内に残留するシード層に対する湿式蝕刻段階は、前記リセス領域の底では少なくとも前記シード層が残留するように時間制御されることを特徴とする請求項１に記載のメッキを用いた金属配線形成方法。
- 前記リセス領域内に残留するシード層に対する湿式蝕刻段階は、前記リセス領域の側壁に残留するシード層が全部除去されるように行うことを特徴とする請求項７に記載のメッキを用いた金属配線形成方法。
- 前記メッキにより前記シード層上にメッキ層を形成する段階を行った後、前記絶縁層の表面が露出されるよう表面平坦化工程を行って前記リセス領域内に金属配線層を形成する段階をさらに含む請求項１に記載のメッキを用いた金属配線形成方法。
- 前記表面平坦化工程は、前記拡散防止層とメッキ層に対して研磨速度がほとんど同じスラリーを使用して、化学機械的研磨工程により行うことを特徴とする請求項９に記載のメッキを用いた金属配線形成方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR19990039548 | 1999-09-15 | ||
| KR10-2000-0042153A KR100396878B1 (ko) | 1999-09-15 | 2000-07-22 | 도금을 이용한 금속배선 형성방법 및 그에 따라 제조된반도체 소자 |
| KR00P42153 | 2000-07-22 | ||
| KR99P39548 | 2000-07-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001144181A JP2001144181A (ja) | 2001-05-25 |
| JP4049978B2 true JP4049978B2 (ja) | 2008-02-20 |
Family
ID=26636131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000280372A Expired - Fee Related JP4049978B2 (ja) | 1999-09-15 | 2000-09-14 | メッキを用いた金属配線形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6610596B1 (ja) |
| JP (1) | JP4049978B2 (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6420262B1 (en) | 2000-01-18 | 2002-07-16 | Micron Technology, Inc. | Structures and methods to enhance copper metallization |
| US6368484B1 (en) * | 2000-05-09 | 2002-04-09 | International Business Machines Corporation | Selective plating process |
| KR100396883B1 (ko) * | 2000-11-23 | 2003-09-02 | 삼성전자주식회사 | 화학기계적 연마용 슬러리 및 이를 이용한 구리 금속배선제조방법 |
| US6432811B1 (en) * | 2000-12-20 | 2002-08-13 | Intel Corporation | Method of forming structural reinforcement of highly porous low k dielectric films by Cu diffusion barrier structures |
| US20030008243A1 (en) * | 2001-07-09 | 2003-01-09 | Micron Technology, Inc. | Copper electroless deposition technology for ULSI metalization |
| US20090004850A1 (en) | 2001-07-25 | 2009-01-01 | Seshadri Ganguli | Process for forming cobalt and cobalt silicide materials in tungsten contact applications |
| US8110489B2 (en) | 2001-07-25 | 2012-02-07 | Applied Materials, Inc. | Process for forming cobalt-containing materials |
| US9051641B2 (en) | 2001-07-25 | 2015-06-09 | Applied Materials, Inc. | Cobalt deposition on barrier surfaces |
| US6803323B2 (en) * | 2002-05-30 | 2004-10-12 | Freescale Semiconductor, Inc. | Method of forming a component overlying a semiconductor substrate |
| JP2004221098A (ja) * | 2003-01-09 | 2004-08-05 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| KR101098568B1 (ko) * | 2003-01-23 | 2011-12-26 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 패터닝된 유전체 위에 촉매 함유 층을 형성하는 방법 |
| FR2851258B1 (fr) * | 2003-02-17 | 2007-03-30 | Commissariat Energie Atomique | Procede de revetement d'une surface, fabrication d'interconnexion en microelectronique utilisant ce procede, et circuits integres |
| US20040175918A1 (en) * | 2003-03-05 | 2004-09-09 | Taiwan Semiconductor Manufacturing Company | Novel formation of an aluminum contact pad free of plasma induced damage by applying CMP |
| US7202764B2 (en) * | 2003-07-08 | 2007-04-10 | International Business Machines Corporation | Noble metal contacts for micro-electromechanical switches |
| KR100572825B1 (ko) * | 2003-07-31 | 2006-04-25 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속배선 형성방법 |
| US7345350B2 (en) | 2003-09-23 | 2008-03-18 | Micron Technology, Inc. | Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias |
| KR100689665B1 (ko) * | 2003-11-06 | 2007-03-08 | 삼성전자주식회사 | 시스템 온 칩용 인덕터의 제조 방법 |
| US7098128B2 (en) * | 2004-09-01 | 2006-08-29 | Micron Technology, Inc. | Method for filling electrically different features |
| JP2006080295A (ja) * | 2004-09-09 | 2006-03-23 | Sony Corp | 配線基板の製造方法および半導体モジュールの製造方法 |
| US20070126085A1 (en) * | 2005-12-02 | 2007-06-07 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US20080041727A1 (en) * | 2006-08-18 | 2008-02-21 | Semitool, Inc. | Method and system for depositing alloy composition |
| KR100945227B1 (ko) * | 2006-09-28 | 2010-03-03 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성방법 |
| US7968455B2 (en) * | 2006-10-17 | 2011-06-28 | Enthone Inc. | Copper deposition for filling features in manufacture of microelectronic devices |
| DE102007004884A1 (de) * | 2007-01-31 | 2008-08-14 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer Metallschicht über einem strukturierten Dielektrikum durch stromlose Abscheidung unter Anwendung einer selektiv vorgesehenen Aktivierungsschicht |
| JP5046762B2 (ja) * | 2007-07-06 | 2012-10-10 | 株式会社ジャパンディスプレイセントラル | アレイ基板 |
| KR100924865B1 (ko) * | 2007-12-27 | 2009-11-02 | 주식회사 동부하이텍 | 반도체 소자의 금속배선 형성방법 |
| WO2009134916A2 (en) * | 2008-04-29 | 2009-11-05 | Applied Materials, Inc. | Process for forming cobalt and cobalt silicide materials in tungsten contact applications |
| JP5498751B2 (ja) | 2009-10-05 | 2014-05-21 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US8703602B2 (en) * | 2010-12-02 | 2014-04-22 | Qualcomm Incorporated | Selective seed layer treatment for feature plating |
| KR101181048B1 (ko) * | 2010-12-27 | 2012-09-07 | 엘지이노텍 주식회사 | 인쇄회로기판의 제조 방법 |
| US8545639B2 (en) * | 2011-10-31 | 2013-10-01 | Lam Research Corporation | Method of cleaning aluminum plasma chamber parts |
| CN103325700B (zh) * | 2013-05-09 | 2015-11-18 | 华中科技大学 | 一种通过自底向上填充实现通孔互联的方法及其产品 |
| TWI566354B (zh) * | 2014-08-13 | 2017-01-11 | 矽品精密工業股份有限公司 | 中介板及其製法 |
| CN113506767A (zh) * | 2021-06-16 | 2021-10-15 | 天津津航计算技术研究所 | 一种tsv转接板制造方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0174967B1 (ko) | 1995-09-30 | 1999-04-01 | 배순훈 | 메탈층 형성 방법 |
| US5933758A (en) * | 1997-05-12 | 1999-08-03 | Motorola, Inc. | Method for preventing electroplating of copper on an exposed surface at the edge exclusion of a semiconductor wafer |
| US6069068A (en) * | 1997-05-30 | 2000-05-30 | International Business Machines Corporation | Sub-quarter-micron copper interconnections with improved electromigration resistance and reduced defect sensitivity |
| KR100595068B1 (ko) * | 1997-10-14 | 2006-07-03 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 반도체 장치 제조 방법 |
| US6077780A (en) * | 1997-12-03 | 2000-06-20 | Advanced Micro Devices, Inc. | Method for filling high aspect ratio openings of an integrated circuit to minimize electromigration failure |
| US5939788A (en) * | 1998-03-11 | 1999-08-17 | Micron Technology, Inc. | Copper diffusion barrier, aluminum wetting layer and improved methods for filling openings in silicon substrates with cooper |
| US6015749A (en) * | 1998-05-04 | 2000-01-18 | Taiwan Semiconductor Manufacturing Company | Method to improve adhesion between copper and titanium nitride, for copper interconnect structures, via the use of an ion implantation procedure |
| US6054378A (en) * | 1998-06-25 | 2000-04-25 | Vlsi Technology, Inc. | Method for encapsulating a metal via in damascene |
| JP3187011B2 (ja) | 1998-08-31 | 2001-07-11 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6083840A (en) * | 1998-11-25 | 2000-07-04 | Arch Specialty Chemicals, Inc. | Slurry compositions and method for the chemical-mechanical polishing of copper and copper alloys |
| US6037258A (en) * | 1999-05-07 | 2000-03-14 | Taiwan Semiconductor Manufacturing Company | Method of forming a smooth copper seed layer for a copper damascene structure |
| US6146517A (en) * | 1999-05-19 | 2000-11-14 | Infineon Technologies North America Corp. | Integrated circuits with copper metallization for interconnections |
| US6399479B1 (en) * | 1999-08-30 | 2002-06-04 | Applied Materials, Inc. | Processes to improve electroplating fill |
-
2000
- 2000-09-14 JP JP2000280372A patent/JP4049978B2/ja not_active Expired - Fee Related
- 2000-09-14 US US09/662,120 patent/US6610596B1/en not_active Expired - Lifetime
-
2003
- 2003-05-20 US US10/441,070 patent/US20030201538A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20030201538A1 (en) | 2003-10-30 |
| US6610596B1 (en) | 2003-08-26 |
| JP2001144181A (ja) | 2001-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4049978B2 (ja) | メッキを用いた金属配線形成方法 | |
| US10256186B2 (en) | Interconnect structure having subtractive etch feature and damascene feature | |
| US6133144A (en) | Self aligned dual damascene process and structure with low parasitic capacitance | |
| US6787460B2 (en) | Methods of forming metal layers in integrated circuit devices using selective deposition on edges of recesses and conductive contacts so formed | |
| US6136693A (en) | Method for planarized interconnect vias using electroless plating and CMP | |
| US7208404B2 (en) | Method to reduce Rs pattern dependence effect | |
| US6417094B1 (en) | Dual-damascene interconnect structures and methods of fabricating same | |
| US20060270228A1 (en) | Method of forming metal pattern using selective electroplating process | |
| US6841466B1 (en) | Method of selectively making copper using plating technology | |
| JPH10178096A (ja) | アルミニウム接点の製造法 | |
| US20040121583A1 (en) | Method for forming capping barrier layer over copper feature | |
| US6429119B1 (en) | Dual damascene process to reduce etch barrier thickness | |
| US7148140B2 (en) | Partial plate anneal plate process for deposition of conductive fill material | |
| US7538024B2 (en) | Method of fabricating a dual-damascene copper structure | |
| KR100396878B1 (ko) | 도금을 이용한 금속배선 형성방법 및 그에 따라 제조된반도체 소자 | |
| US7030021B2 (en) | Method of fabricating metal interconnection of semiconductor device | |
| KR101138113B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| US6977216B2 (en) | Method for forming metal wire in semiconductor device | |
| JPH11283979A (ja) | 半導体装置の製造方法 | |
| KR100563785B1 (ko) | 반도체 장치의 구리 배선 형성 방법 | |
| KR100834283B1 (ko) | 금속 배선 형성 방법 | |
| CN113571466B (zh) | 半导体结构的形成方法 | |
| KR20070052452A (ko) | 반도체 소자의 금속배선 제조방법 | |
| US6699785B2 (en) | Conductor abrasiveless chemical-mechanical polishing in integrated circuit interconnects | |
| KR20020006362A (ko) | 반도체 소자의 구리 배선층 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040628 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060301 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070724 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071024 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071120 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071128 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4049978 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111207 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121207 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131207 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |