JP2001144181A - メッキを用いた金属配線形成方法及びそれにより製造された半導体素子 - Google Patents
メッキを用いた金属配線形成方法及びそれにより製造された半導体素子Info
- Publication number
- JP2001144181A JP2001144181A JP2000280372A JP2000280372A JP2001144181A JP 2001144181 A JP2001144181 A JP 2001144181A JP 2000280372 A JP2000280372 A JP 2000280372A JP 2000280372 A JP2000280372 A JP 2000280372A JP 2001144181 A JP2001144181 A JP 2001144181A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- seed layer
- forming
- recess region
- plating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Chemically Coating (AREA)
- Electroplating Methods And Accessories (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 化学機械的研磨工程の研磨量を減らして半導
体素子の生産性及び信頼性を向上させうるメッキを用い
た金属配線形成方法及びそれにより製造された半導体素
子を提供する。 【解決手段】 本発明の金属配線形成方法は、基板上に
形成された絶縁層に金属配線層が形成される部分にリセ
ス領域を形成し、基板の全面に拡散防止層を形成した
後、リセス領域内の拡散防止層上のみにメッキのための
シード層を、化学機械的研磨工程またはエッチバック工
程を用いて形成する。前記シード層が形成されたリセス
領域内のみに導電性のメッキ層を形成した後、表面平坦
化工程を行ってリセス領域内に金属配線層を形成する。
またリセス領域内の底のみにシード層を形成した後メッ
キ層を形成する場合もある。
体素子の生産性及び信頼性を向上させうるメッキを用い
た金属配線形成方法及びそれにより製造された半導体素
子を提供する。 【解決手段】 本発明の金属配線形成方法は、基板上に
形成された絶縁層に金属配線層が形成される部分にリセ
ス領域を形成し、基板の全面に拡散防止層を形成した
後、リセス領域内の拡散防止層上のみにメッキのための
シード層を、化学機械的研磨工程またはエッチバック工
程を用いて形成する。前記シード層が形成されたリセス
領域内のみに導電性のメッキ層を形成した後、表面平坦
化工程を行ってリセス領域内に金属配線層を形成する。
またリセス領域内の底のみにシード層を形成した後メッ
キ層を形成する場合もある。
Description
【０００１】
【発明の属する技術分野】本発明はメッキを用いた金属
配線形成方法及びそれにより製造された半導体素子に係
り、より詳細にはダマシン構造を有する半導体素子での
金属配線形成方法及びそれにより製造された半導体素子
に関する。
配線形成方法及びそれにより製造された半導体素子に係
り、より詳細にはダマシン構造を有する半導体素子での
金属配線形成方法及びそれにより製造された半導体素子
に関する。
【０００２】
【従来の技術】一般に、半導体素子中で高い動作速度が
要求されるロジック素子を中心としてＲＣ遅延時間を縮
めるために、銅のように比抵抗が低い金属を配線金属層
として利用する方法が研究されている。ところが、アル
ミニウムのように配線金属物質を基板の全面に形成した
後、通常の写真蝕刻工程に従ってパタニングして金属配
線層を形成することとは違って、銅はパタニング工程の
難しさによって他の方法で金属配線層を形成する。即
ち、基板上の絶縁層内にあらかじめ金属配線が形成され
る領域を形成した後、この領域に金属配線物質を埋立て
て金属配線層を形成し、これを実現するために、いわゆ
る”ダマシン”工程が主に使われる。
要求されるロジック素子を中心としてＲＣ遅延時間を縮
めるために、銅のように比抵抗が低い金属を配線金属層
として利用する方法が研究されている。ところが、アル
ミニウムのように配線金属物質を基板の全面に形成した
後、通常の写真蝕刻工程に従ってパタニングして金属配
線層を形成することとは違って、銅はパタニング工程の
難しさによって他の方法で金属配線層を形成する。即
ち、基板上の絶縁層内にあらかじめ金属配線が形成され
る領域を形成した後、この領域に金属配線物質を埋立て
て金属配線層を形成し、これを実現するために、いわゆ
る”ダマシン”工程が主に使われる。
【０００３】図１乃至図３は、従来のラインダマシン構
造を有する半導体素子での金属配線形成方法を説明する
ための断面図である。ラインダマシン構造は絶縁層の表
面から所定深度のトレンチがライン状で形成され、この
トレンチ内に配線金属層が形成された構造をいい、以下
図面を参照してラインダマシン構造の金属配線形成方法
を調べる。
造を有する半導体素子での金属配線形成方法を説明する
ための断面図である。ラインダマシン構造は絶縁層の表
面から所定深度のトレンチがライン状で形成され、この
トレンチ内に配線金属層が形成された構造をいい、以下
図面を参照してラインダマシン構造の金属配線形成方法
を調べる。
【０００４】図１を参照すれば、基板（図示せず）上に
形成された絶縁層１０に写真蝕刻工程を用いてライン状
のトレンチ領域１１を形成する。次いで、トレンチ領域
１１が形成された絶縁層１０の全面に拡散防止層１２を
形成する。次に、前記拡散防止層１２上にスパッタリン
グのような物理気相蒸着（Physical Vapor Deposition:
PVD）法を用いて銅を蒸着してシード層１４を形成す
る。
形成された絶縁層１０に写真蝕刻工程を用いてライン状
のトレンチ領域１１を形成する。次いで、トレンチ領域
１１が形成された絶縁層１０の全面に拡散防止層１２を
形成する。次に、前記拡散防止層１２上にスパッタリン
グのような物理気相蒸着（Physical Vapor Deposition:
PVD）法を用いて銅を蒸着してシード層１４を形成す
る。
【０００５】図２を参照すれば、前記シード層１４が形
成された結果物上に電気メッキ方式を用いて銅よりなる
メッキ層１６を形成する。この際、前記メッキ層１６は
トレンチ領域１１が完全に埋立てられる程に厚く形成す
る。
成された結果物上に電気メッキ方式を用いて銅よりなる
メッキ層１６を形成する。この際、前記メッキ層１６は
トレンチ領域１１が完全に埋立てられる程に厚く形成す
る。
【０００６】図３を参照すれば、化学機械的研磨（Chem
ical Mechanical Polishing； 以下”ＣＭＰ”とい
う）工程でメッキ層１６を前記絶縁層１０が露出される
まで蝕刻する。従って、絶縁層１０の表面近辺に形成さ
れたトレンチ領域１１内のみに拡散防止層１２、シード
層１４及びメッキ層１６が残留してなされる金属配線層
１６ａを形成できる。
ical Mechanical Polishing； 以下”ＣＭＰ”とい
う）工程でメッキ層１６を前記絶縁層１０が露出される
まで蝕刻する。従って、絶縁層１０の表面近辺に形成さ
れたトレンチ領域１１内のみに拡散防止層１２、シード
層１４及びメッキ層１６が残留してなされる金属配線層
１６ａを形成できる。
【０００７】図４乃至図７は、従来のデュアルダマシン
構造を有する半導体素子での金属配線形成方法を説明す
るための平面図及び断面図である。デュアルダマシン構
造は、トレンチ領域内にライン状で埋立てられて形成さ
れる金属配線と、下部の導電層との連結のためにコンタ
クトホールまたはビアホールを埋立てる形状のコンタク
トとの結合された構造をいう。以下、デュアルダマシン
構造の金属配線形成方法を説明する。
構造を有する半導体素子での金属配線形成方法を説明す
るための平面図及び断面図である。デュアルダマシン構
造は、トレンチ領域内にライン状で埋立てられて形成さ
れる金属配線と、下部の導電層との連結のためにコンタ
クトホールまたはビアホールを埋立てる形状のコンタク
トとの結合された構造をいう。以下、デュアルダマシン
構造の金属配線形成方法を説明する。
【０００８】図４を参照すれば、基板（図示せず）上に
一定の間隔を隔てて下部導電層２８が形成され、下部導
電層２８の上側には絶縁層を介在して金属配線層２６ａ
が一定の間隔を隔てて形成される。前記下部導電層２８
と金属配線層２６ａはコンタクトホール領域３０を通じ
て相互電気的に連結される。図５乃至図７は、各工程段
階別に図４のＶＩＩ−ＶＩＩ’線を切った断面図を示
す。
一定の間隔を隔てて下部導電層２８が形成され、下部導
電層２８の上側には絶縁層を介在して金属配線層２６ａ
が一定の間隔を隔てて形成される。前記下部導電層２８
と金属配線層２６ａはコンタクトホール領域３０を通じ
て相互電気的に連結される。図５乃至図７は、各工程段
階別に図４のＶＩＩ−ＶＩＩ’線を切った断面図を示
す。
【０００９】図５を参照すれば、基板（図示せず）上に
導電物質を蒸着した後パタニングして、一定の間隔を有
する下部導電層２８を形成する。次いで、全面に絶縁層
２０を形成した後通常の写真蝕刻工程によりコンタクト
ホール領域３０と前記コンタクトホール領域３０を含む
ように結合されたトレンチ形状のトレンチ領域を形成す
る。次いで、全面に拡散防止層２２及びシード層２４を
順次に形成する。
導電物質を蒸着した後パタニングして、一定の間隔を有
する下部導電層２８を形成する。次いで、全面に絶縁層
２０を形成した後通常の写真蝕刻工程によりコンタクト
ホール領域３０と前記コンタクトホール領域３０を含む
ように結合されたトレンチ形状のトレンチ領域を形成す
る。次いで、全面に拡散防止層２２及びシード層２４を
順次に形成する。
【００１０】図６を参照すれば、前記シード層２４が形
成された基板を電気メッキ装置内にローディングした
後、電気メッキにより銅よりなるメッキ層２６を形成す
る。次いで、前記メッキ層２６が形成された基板に対し
て化学機械的研磨工程を用いて表面平坦化工程を行う。
前記表面平坦化工程は、絶縁層２０の表面が露出される
までメッキ層２６、シード層２４及び拡散防止層２２に
対して行い、図７に示されるように、表面が平坦化され
たデュアルダマシン構造の金属配線層２６ａが形成され
る。
成された基板を電気メッキ装置内にローディングした
後、電気メッキにより銅よりなるメッキ層２６を形成す
る。次いで、前記メッキ層２６が形成された基板に対し
て化学機械的研磨工程を用いて表面平坦化工程を行う。
前記表面平坦化工程は、絶縁層２０の表面が露出される
までメッキ層２６、シード層２４及び拡散防止層２２に
対して行い、図７に示されるように、表面が平坦化され
たデュアルダマシン構造の金属配線層２６ａが形成され
る。
【００１１】しかし、前述したラインまたはデュアルダ
マシン構造を有する金属配線形成方法によれば、次のよ
うないくつかの問題点が発生する。
マシン構造を有する金属配線形成方法によれば、次のよ
うないくつかの問題点が発生する。
【００１２】第一、トレンチ領域の深度と化学機械的研
磨工程を考慮してトレンチ領域の内部を完全に満たし、
絶縁層上にも一定厚さ以上になるように銅膜を蒸着すべ
きで、銅を厚く蒸着しなければならないために研磨量が
増える。従って、生産性が減少し、工程コストが増加す
る。
磨工程を考慮してトレンチ領域の内部を完全に満たし、
絶縁層上にも一定厚さ以上になるように銅膜を蒸着すべ
きで、銅を厚く蒸着しなければならないために研磨量が
増える。従って、生産性が減少し、工程コストが増加す
る。
【００１３】第二、研磨量が多くなるにつれて基板上で
化学機械的研磨工程の均一度の悪化により最終的に形成
される基板内金属配線層の厚さが位置によって変わる短
所がある。これは素子の信頼性及び生産性に直接的に影
響を与える要因になる。
化学機械的研磨工程の均一度の悪化により最終的に形成
される基板内金属配線層の厚さが位置によって変わる短
所がある。これは素子の信頼性及び生産性に直接的に影
響を与える要因になる。
【００１４】第三、化学機械的研磨工程で銅膜を除去す
る時、金属配線層パターンの密度差によって絶縁層の侵
食現象が発生して基板内金属配線層間の厚さを変化させ
て製品の不良を誘発する。
る時、金属配線層パターンの密度差によって絶縁層の侵
食現象が発生して基板内金属配線層間の厚さを変化させ
て製品の不良を誘発する。
【００１５】第四、シード層と拡散防止層の研磨速度が
違う場合、シード層と拡散防止層を各々異なるスラリー
を使用して研磨すべきであるが、これは化学機械的研磨
工程を非常に複雑にし製造コストを増加させる。
違う場合、シード層と拡散防止層を各々異なるスラリー
を使用して研磨すべきであるが、これは化学機械的研磨
工程を非常に複雑にし製造コストを増加させる。
【００１６】第五、特にデュアルダマシン構造において
図６に示されるように、コンタクトホール領域ではアス
ペクト比が非常に大きいために電気メッキ時ボイド３２
が発生しやすく、このようなボイド３２は図７に示され
るように、表面平坦化工程を行った後に金属配線層２６
ａの表面にそのままボイド欠陥３２ａに残って素子の信
頼性を低める要因になる。
図６に示されるように、コンタクトホール領域ではアス
ペクト比が非常に大きいために電気メッキ時ボイド３２
が発生しやすく、このようなボイド３２は図７に示され
るように、表面平坦化工程を行った後に金属配線層２６
ａの表面にそのままボイド欠陥３２ａに残って素子の信
頼性を低める要因になる。
【００１７】
【発明が解決しようとする課題】本発明の目的は、前記
問題点を解決するためになされたものであって、化学機
械的研磨工程の研磨量を縮めて半導体素子の生産性及び
信頼性を向上させうるメッキを用いた金属配線形成方法
を提供することにある。
問題点を解決するためになされたものであって、化学機
械的研磨工程の研磨量を縮めて半導体素子の生産性及び
信頼性を向上させうるメッキを用いた金属配線形成方法
を提供することにある。
【００１８】本発明の他の目的は、同一基板内で金属配
線層間の厚さ変化が減少しボイド欠陥が除去されて信頼
性が向上した半導体素子を提供することにある。
線層間の厚さ変化が減少しボイド欠陥が除去されて信頼
性が向上した半導体素子を提供することにある。
【００１９】
【課題を解決するための手段】前記目的を達成するため
に本発明に係るメッキを用いた金属配線形成方法は、先
ず、基板上に形成された絶縁層に金属配線層が形成され
る部分にリセス領域を形成する。次いで基板の全面に拡
散防止層を形成した後、リセス領域内の拡散防止層上の
みにメッキのためのシード層を形成する。次いで前記シ
ード層が形成されたリセス領域内のみに所定の金属配線
層を形成する。
に本発明に係るメッキを用いた金属配線形成方法は、先
ず、基板上に形成された絶縁層に金属配線層が形成され
る部分にリセス領域を形成する。次いで基板の全面に拡
散防止層を形成した後、リセス領域内の拡散防止層上の
みにメッキのためのシード層を形成する。次いで前記シ
ード層が形成されたリセス領域内のみに所定の金属配線
層を形成する。
【００２０】前記リセス領域は、前記絶縁層の表面から
一定深度でリセスされたライン状のトレンチ領域を含ん
だり、前記ライン状のトレンチ領域と前記絶縁層を貫通
するコンタクトホール領域が結合されたりする。
一定深度でリセスされたライン状のトレンチ領域を含ん
だり、前記ライン状のトレンチ領域と前記絶縁層を貫通
するコンタクトホール領域が結合されたりする。
【００２１】前記リセス領域内の前記拡散防止層上のみ
に前記シード層を形成するために、前記拡散防止層上の
全面に前記シード層を物理的気相蒸着（ＰＶＤ）法また
は化学的気相蒸着（ＣＶＤ）法により形成した後、前記
リセス領域内のみに前記シード層が残留するように前記
リセス領域外部の前記シード層を除去する。
に前記シード層を形成するために、前記拡散防止層上の
全面に前記シード層を物理的気相蒸着（ＰＶＤ）法また
は化学的気相蒸着（ＣＶＤ）法により形成した後、前記
リセス領域内のみに前記シード層が残留するように前記
リセス領域外部の前記シード層を除去する。
【００２２】前記リセス領域内のみに前記シード層が残
留するように前記リセス領域外部の前記シード層を除去
するために、化学機械的研磨工程を行うことができ、こ
の時用いられるスラリーは研磨剤が含まれないことが望
ましい。
留するように前記リセス領域外部の前記シード層を除去
するために、化学機械的研磨工程を行うことができ、こ
の時用いられるスラリーは研磨剤が含まれないことが望
ましい。
【００２３】一方、前記リセス領域内のみに前記シード
層が残留するように前記リセス領域外部の前記シード層
を除去する他の方法として、前記リセス領域が埋立てら
れるように前記シード層上の全面に媒介物質層、例えば
フォトレジスト層を形成した後、前記リセス領域外側の
前記拡散防止層が露出されるまで前記媒介物質層及びシ
ード層の一部をエッチバックして除去し、次いで前記リ
セス領域内に残留する媒介物質層を除去する方法を使用
する場合もある。
層が残留するように前記リセス領域外部の前記シード層
を除去する他の方法として、前記リセス領域が埋立てら
れるように前記シード層上の全面に媒介物質層、例えば
フォトレジスト層を形成した後、前記リセス領域外側の
前記拡散防止層が露出されるまで前記媒介物質層及びシ
ード層の一部をエッチバックして除去し、次いで前記リ
セス領域内に残留する媒介物質層を除去する方法を使用
する場合もある。
【００２４】一方、リセス領域のアスペクト比を低める
ために、前記リセス領域内のみにシード層が残留するよ
うに前記リセス領域外部の前記シード層を除去する段階
を行った後、前記リセス領域内に残留するシード層に対
して、少なくとも一部が残留するように湿式蝕刻段階を
さらに行う場合もある。前記湿式蝕刻段階は、リセス領
域の底では少なくとも前記シード層が残留するように時
間制御され、前記リセス領域の側壁に残留するシード層
が一部または全部除去されるまで行われる。
ために、前記リセス領域内のみにシード層が残留するよ
うに前記リセス領域外部の前記シード層を除去する段階
を行った後、前記リセス領域内に残留するシード層に対
して、少なくとも一部が残留するように湿式蝕刻段階を
さらに行う場合もある。前記湿式蝕刻段階は、リセス領
域の底では少なくとも前記シード層が残留するように時
間制御され、前記リセス領域の側壁に残留するシード層
が一部または全部除去されるまで行われる。
【００２５】本発明の前記他の目的を達成するために本
発明に係る半導体素子は、基板上に形成され、リセス領
域が形成された絶縁層と、前記リセス領域内の前記絶縁
層表面に形成された拡散防止層と、前記リセス領域内の
側壁を除外した前記拡散防止層上に形成されたメッキの
ためのシード層と、前記シード層が形成されたリセス領
域内を埋立てる金属配線層とを含む。
発明に係る半導体素子は、基板上に形成され、リセス領
域が形成された絶縁層と、前記リセス領域内の前記絶縁
層表面に形成された拡散防止層と、前記リセス領域内の
側壁を除外した前記拡散防止層上に形成されたメッキの
ためのシード層と、前記シード層が形成されたリセス領
域内を埋立てる金属配線層とを含む。
【００２６】前記リセス領域は、前記絶縁層の表面から
一定深度でリセスされたライン状のトレンチ領域を含
み、前記シード層は前記トレンチ領域の底のみに形成で
き、前記基板上には導電性の下部導電層がさらに形成さ
れていて、前記リセス領域は、前記絶縁層を貫通して前
記下部導電層上の拡散防止層を露出させるコンタクトホ
ール領域を含み、前記シード層は前記コンタクトホール
領域の底のみに形成でき、また前記トレンチ領域とコン
タクトホール領域が結合されたものであり得る。
一定深度でリセスされたライン状のトレンチ領域を含
み、前記シード層は前記トレンチ領域の底のみに形成で
き、前記基板上には導電性の下部導電層がさらに形成さ
れていて、前記リセス領域は、前記絶縁層を貫通して前
記下部導電層上の拡散防止層を露出させるコンタクトホ
ール領域を含み、前記シード層は前記コンタクトホール
領域の底のみに形成でき、また前記トレンチ領域とコン
タクトホール領域が結合されたものであり得る。
【００２７】本発明によれば、金属配線層が形成される
リセス領域内のみにメッキ層が形成されるので、メッキ
層を必要以上に厚く形成しなくてもよいので、後続の化
学機械的研磨工程時研磨量を大きく減らしうる。従っ
て、生産性を高め、製造コストを大きく縮められる。
リセス領域内のみにメッキ層が形成されるので、メッキ
層を必要以上に厚く形成しなくてもよいので、後続の化
学機械的研磨工程時研磨量を大きく減らしうる。従っ
て、生産性を高め、製造コストを大きく縮められる。
【００２８】また、少量のメッキ層を研磨するために化
学機械的研磨工程の均一度に優れ、同一基板内で金属配
線層間の厚さ変化量を減らすことが可能で、過度な研磨
工程を進行しなくてもよいのでディッシングや絶縁層の
侵食のような現象を防止できる。
学機械的研磨工程の均一度に優れ、同一基板内で金属配
線層間の厚さ変化量を減らすことが可能で、過度な研磨
工程を進行しなくてもよいのでディッシングや絶縁層の
侵食のような現象を防止できる。
【００２９】また、リセス領域内のみにメッキ層を形成
するためにメッキ層と拡散防止層を研磨する時、メッキ
層と拡散防止層に対してほとんど同じ研磨速度を有する
スラリーを使用して工程を単純化できる。
するためにメッキ層と拡散防止層を研磨する時、メッキ
層と拡散防止層に対してほとんど同じ研磨速度を有する
スラリーを使用して工程を単純化できる。
【００３０】さらに、リセス領域内の側壁のシード層を
湿式蝕刻して除去することによって、リセス領域のアス
ペクト比を縮めてギャップフィル能力が向上しボイド欠
陥が防止されて素子の信頼性が向上できる。
湿式蝕刻して除去することによって、リセス領域のアス
ペクト比を縮めてギャップフィル能力が向上しボイド欠
陥が防止されて素子の信頼性が向上できる。
【００３１】
【発明の実施の形態】以下、添付した図面を参照して本
発明の実施例をより詳細に説明する。本発明は以下で開
示される実施例に限られることではなく相異なる多様な
形態で具現でき、単に本実施例は本発明の開示を完全に
し、通常の知識を有する者に発明の範疇をより完全に知
らせるために提供されるものである。
発明の実施例をより詳細に説明する。本発明は以下で開
示される実施例に限られることではなく相異なる多様な
形態で具現でき、単に本実施例は本発明の開示を完全に
し、通常の知識を有する者に発明の範疇をより完全に知
らせるために提供されるものである。
【００３２】＜第１実施例＞図８乃至図１０は、本発明
の第１実施例に係る金属配線形成方法を説明するための
断面図である。第１実施例は、図１乃至図３で説明した
従来のラインダマシン構造での金属配線形成方法に関す
ることであって、図１の工程段階までは同じ工程により
形成され、図面で同一部材は同一参照番号を使用する。
の第１実施例に係る金属配線形成方法を説明するための
断面図である。第１実施例は、図１乃至図３で説明した
従来のラインダマシン構造での金属配線形成方法に関す
ることであって、図１の工程段階までは同じ工程により
形成され、図面で同一部材は同一参照番号を使用する。
【００３３】図８を参照すれば、図１に示したように基
板（図示せず）上に形成された絶縁層１０にリセス領域
としてトレンチ領域１１を形成し、トレンチ領域１１が
形成された基板の全面に拡散防止層１２及びシード層１
４を順次に形成した後、トレンチ領域１１を除外した部
分のシード層１４を除去したことを示す。
板（図示せず）上に形成された絶縁層１０にリセス領域
としてトレンチ領域１１を形成し、トレンチ領域１１が
形成された基板の全面に拡散防止層１２及びシード層１
４を順次に形成した後、トレンチ領域１１を除外した部
分のシード層１４を除去したことを示す。
【００３４】図面には示さなかったが、前記絶縁層１０
は基板上に直接形成でき、半導体素子を構成する導電性
または絶縁性を有する所定の下地層上に形成される場合
もある。
は基板上に直接形成でき、半導体素子を構成する導電性
または絶縁性を有する所定の下地層上に形成される場合
もある。
【００３５】より具体的に調べれば、基板（図示せず）
上に絶縁層１０、例えばシリコン酸化膜を形成した後、
通常の写真蝕刻工程を用いてリセス領域としてトレンチ
領域１１を形成する。トレンチ領域１１を形成する方法
は、前記絶縁層１０上のシリコン酸化膜上に蝕刻マスク
層としてシリコン酸化膜に対して蝕刻選択性があるシリ
コン窒化膜を蒸着した後、フォトレジスト層をコーティ
ングして写真蝕刻工程によりフォトレジストパターン及
びシリコン窒化膜パターンを形成した後、これを用いて
トレンチ領域１１を形成でき、他の方法として絶縁層１
０上に直接フォトレジスト層を形成した後写真蝕刻工程
によりトレンチ領域１１を形成する場合もある。この時
前記トレンチ領域１１の深度は１，０００乃至３０，０
００Åの範囲にする。
上に絶縁層１０、例えばシリコン酸化膜を形成した後、
通常の写真蝕刻工程を用いてリセス領域としてトレンチ
領域１１を形成する。トレンチ領域１１を形成する方法
は、前記絶縁層１０上のシリコン酸化膜上に蝕刻マスク
層としてシリコン酸化膜に対して蝕刻選択性があるシリ
コン窒化膜を蒸着した後、フォトレジスト層をコーティ
ングして写真蝕刻工程によりフォトレジストパターン及
びシリコン窒化膜パターンを形成した後、これを用いて
トレンチ領域１１を形成でき、他の方法として絶縁層１
０上に直接フォトレジスト層を形成した後写真蝕刻工程
によりトレンチ領域１１を形成する場合もある。この時
前記トレンチ領域１１の深度は１，０００乃至３０，０
００Åの範囲にする。
【００３６】次いで、トレンチ領域１１が形成された絶
縁層１０上に後続する配線金属との接着力を向上させる
と同時に、金属の拡散を防止する拡散防止層１２を形成
する。前記拡散防止層１２の材質は、タンタル（Ｔ
ａ）、タンタル窒化膜（ＴａＮ）、タンタルアルミニウ
ム窒化膜（ＴａＡｌＮ）、タンタルシリコン窒化膜（Ｔ
ａＳｉＮ）、タンタルシリサイド（ＴａＳｉ2）、チタ
ン（Ｔｉ）、チタン窒化膜（ＴｉＮ）、チタンシリコン
窒化膜（ＴｉＳｉＮ）、タングステン窒化膜（ＷＮ）、
コバルト（Ｃｏ）及びコバルトシリサイド（ＣｏＳ
ｉ2）などが単一膜で、またはこれら中で二つ以上の複
合膜で形成できる。前記拡散防止層１２の厚さは１００
乃至１０００Åの範囲になるように形成する。
縁層１０上に後続する配線金属との接着力を向上させる
と同時に、金属の拡散を防止する拡散防止層１２を形成
する。前記拡散防止層１２の材質は、タンタル（Ｔ
ａ）、タンタル窒化膜（ＴａＮ）、タンタルアルミニウ
ム窒化膜（ＴａＡｌＮ）、タンタルシリコン窒化膜（Ｔ
ａＳｉＮ）、タンタルシリサイド（ＴａＳｉ2）、チタ
ン（Ｔｉ）、チタン窒化膜（ＴｉＮ）、チタンシリコン
窒化膜（ＴｉＳｉＮ）、タングステン窒化膜（ＷＮ）、
コバルト（Ｃｏ）及びコバルトシリサイド（ＣｏＳ
ｉ2）などが単一膜で、またはこれら中で二つ以上の複
合膜で形成できる。前記拡散防止層１２の厚さは１００
乃至１０００Åの範囲になるように形成する。
【００３７】次いで、前記拡散防止層１２上の全面にメ
ッキのためのシード層１４を形成する。前記シード層１
４は銅以外にも白金、パラジウム、ルビジウム、ストロ
ンチウム、ロジウム及びコバルトの転移または遷移（tr
ansition）金属を利用でき、その厚さは５００乃至５，
０００Åの範囲になるように形成する。前記シード層１
４を形成する方法は、スパッタリングなどの物理的気相
蒸着（Physical VaporDeposition； ＰＶＤ）法、また
は化学的気相蒸着（Chemical Vapor Deposition； Ｃ
ＶＤ）法などがある。一般に前記化学的気相蒸着法によ
れば、物理的気相蒸着法に比べて蒸着物質が被蒸着層の
表面、即ち垂直面及び水平面に相対的に均一に蒸着され
るに比べて、物理的気相蒸着法によれば、蒸着物質の方
向性によって蒸着物質の移動方向に平行した垂直面より
水平面にさらに厚く形成される特性がある。
ッキのためのシード層１４を形成する。前記シード層１
４は銅以外にも白金、パラジウム、ルビジウム、ストロ
ンチウム、ロジウム及びコバルトの転移または遷移（tr
ansition）金属を利用でき、その厚さは５００乃至５，
０００Åの範囲になるように形成する。前記シード層１
４を形成する方法は、スパッタリングなどの物理的気相
蒸着（Physical VaporDeposition； ＰＶＤ）法、また
は化学的気相蒸着（Chemical Vapor Deposition； Ｃ
ＶＤ）法などがある。一般に前記化学的気相蒸着法によ
れば、物理的気相蒸着法に比べて蒸着物質が被蒸着層の
表面、即ち垂直面及び水平面に相対的に均一に蒸着され
るに比べて、物理的気相蒸着法によれば、蒸着物質の方
向性によって蒸着物質の移動方向に平行した垂直面より
水平面にさらに厚く形成される特性がある。
【００３８】次いで、図８に示されるように、トレンチ
領域１１のみに残留するようにトレンチ領域１１外側の
シード層１４を選択的に除去して拡散防止層１２を露出
させる。前記シード層１４を選択的に除去するための方
法として次の２つの方法が使われうる。
領域１１のみに残留するようにトレンチ領域１１外側の
シード層１４を選択的に除去して拡散防止層１２を露出
させる。前記シード層１４を選択的に除去するための方
法として次の２つの方法が使われうる。
【００３９】第一、化学機械的研磨（Chemical Mechani
cal Polishing; CMP）工程によることである。化学機械
的研磨工程は、研磨装置内に作業しようとする基板をロ
ーディングさせた後、基板の被研磨面と研磨装置内に設
けられたパッドを接触させた後、これらの間にスラリー
を供給しながらお互い相対的に回転させながら研磨工程
を行うことであって、被研磨面の表面からほとんど同じ
高さを維持しながら研磨されるようにすることである。
従って、化学機械的研磨工程を本実施例に適用する場
合、研磨装置内のパッドとトレンチ領域１１外側のシー
ド層１４がお互い接触しながら研磨されるために、トレ
ンチ領域１１内のシード層１４だけ選択的に残留する。
一方、前記化学機械的研磨工程に用いられるスラリー
は、研磨工程後スラリーのカスがトレンチ領域１１内に
残留することを防止するために、研磨剤が含まれないス
ラリーを使用することが望ましく、前記化学機械的研磨
工程は、前記シード層１４と前記拡散防止層１２の研磨
選択比が１０：１〜１０００：１のスラリーを使用して
行う。
cal Polishing; CMP）工程によることである。化学機械
的研磨工程は、研磨装置内に作業しようとする基板をロ
ーディングさせた後、基板の被研磨面と研磨装置内に設
けられたパッドを接触させた後、これらの間にスラリー
を供給しながらお互い相対的に回転させながら研磨工程
を行うことであって、被研磨面の表面からほとんど同じ
高さを維持しながら研磨されるようにすることである。
従って、化学機械的研磨工程を本実施例に適用する場
合、研磨装置内のパッドとトレンチ領域１１外側のシー
ド層１４がお互い接触しながら研磨されるために、トレ
ンチ領域１１内のシード層１４だけ選択的に残留する。
一方、前記化学機械的研磨工程に用いられるスラリー
は、研磨工程後スラリーのカスがトレンチ領域１１内に
残留することを防止するために、研磨剤が含まれないス
ラリーを使用することが望ましく、前記化学機械的研磨
工程は、前記シード層１４と前記拡散防止層１２の研磨
選択比が１０：１〜１０００：１のスラリーを使用して
行う。
【００４０】第二、エッチバック工程によることであ
る。エッチバック工程は、基板の全面に対して蝕刻雰囲
気に露出された被蝕刻層の表面からほとんど一定の蝕刻
速度で除去されるため、選択的にシード層１４を除去す
るために本実施例では媒介物質層を利用できる。即ち、
トレンチ領域１１を含む基板の全面にリフロー特性に優
れた媒介物質層、例えばフォトレジスト層を厚く形成し
た後エッチバック工程を行う。エッチバック工程により
基板の表面に形成されたフォトレジスト層及び前記トレ
ンチ領域１１外側のシード層１４が順次蝕刻され、前記
トレンチ領域１１外側の拡散防止層１２が露出されるま
で行う。次いで、トレンチ領域１１内に残留するフォト
レジスト層をアッシングなどの方法で除去すれば、図８
のようにトレンチ領域１１内のみにシード層１４が残留
する。
る。エッチバック工程は、基板の全面に対して蝕刻雰囲
気に露出された被蝕刻層の表面からほとんど一定の蝕刻
速度で除去されるため、選択的にシード層１４を除去す
るために本実施例では媒介物質層を利用できる。即ち、
トレンチ領域１１を含む基板の全面にリフロー特性に優
れた媒介物質層、例えばフォトレジスト層を厚く形成し
た後エッチバック工程を行う。エッチバック工程により
基板の表面に形成されたフォトレジスト層及び前記トレ
ンチ領域１１外側のシード層１４が順次蝕刻され、前記
トレンチ領域１１外側の拡散防止層１２が露出されるま
で行う。次いで、トレンチ領域１１内に残留するフォト
レジスト層をアッシングなどの方法で除去すれば、図８
のようにトレンチ領域１１内のみにシード層１４が残留
する。
【００４１】次いで図９を参照すれば、メッキ液を入れ
られるメッキ装置（図示せず）内に図８に示した基板を
ローディングした後、メッキ工程を行って前記シード層
１４が存在するトレンチ領域１１内にメッキ層１８を形
成する。前記メッキ層１８の材質は、本発明のメッキ工
程によりメッキされうる導電性の金属物質であればよ
く、本実施例では代表的に銅を使用した。本発明でのメ
ッキ工程は、電解メッキ法及び無電解メッキ法を全て使
用できる。例えば、銅に対する電解メッキは、銅イオン
が含まれた電解溶液内にシード層１４が形成された基板
を入れた後これを陰極として電圧を印加すれば、銅メッ
キ層１８がシード層１４上のみに選択的に形成されるこ
とである。一方、無電解メッキは、シード層１４が形成
された基板に対して前処理、例えばパラジウム処理を行
った後銅イオンを含むメッキ液に入れれば、銅メッキ層
１８がシード層１４上のみに選択的に形成されることで
ある。前記メッキ層１８は、トレンチ領域１１が十分に
埋立てられる程に十分に行う。
られるメッキ装置（図示せず）内に図８に示した基板を
ローディングした後、メッキ工程を行って前記シード層
１４が存在するトレンチ領域１１内にメッキ層１８を形
成する。前記メッキ層１８の材質は、本発明のメッキ工
程によりメッキされうる導電性の金属物質であればよ
く、本実施例では代表的に銅を使用した。本発明でのメ
ッキ工程は、電解メッキ法及び無電解メッキ法を全て使
用できる。例えば、銅に対する電解メッキは、銅イオン
が含まれた電解溶液内にシード層１４が形成された基板
を入れた後これを陰極として電圧を印加すれば、銅メッ
キ層１８がシード層１４上のみに選択的に形成されるこ
とである。一方、無電解メッキは、シード層１４が形成
された基板に対して前処理、例えばパラジウム処理を行
った後銅イオンを含むメッキ液に入れれば、銅メッキ層
１８がシード層１４上のみに選択的に形成されることで
ある。前記メッキ層１８は、トレンチ領域１１が十分に
埋立てられる程に十分に行う。
【００４２】次いで図１０を参照すれば、基板の全面に
対して表面平坦化工程を行って、トレンチ領域１１内の
みに表面が平坦化された金属配線層１８ａを形成する。
表面平坦化工程は、前述したように化学機械的研磨工程
またはエッチバック工程を通じて行われる。この時化学
機械的研磨工程を行う場合、前記メッキ層１８と拡散防
止層１２に対する研磨選択比がほとんど同じスラリーを
使用して同時に表面平坦化を行う場合もあり、メッキ層
１８と拡散防止層１２に対して別個の工程を適用する場
合もある。
対して表面平坦化工程を行って、トレンチ領域１１内の
みに表面が平坦化された金属配線層１８ａを形成する。
表面平坦化工程は、前述したように化学機械的研磨工程
またはエッチバック工程を通じて行われる。この時化学
機械的研磨工程を行う場合、前記メッキ層１８と拡散防
止層１２に対する研磨選択比がほとんど同じスラリーを
使用して同時に表面平坦化を行う場合もあり、メッキ層
１８と拡散防止層１２に対して別個の工程を適用する場
合もある。
【００４３】＜第２実施例＞図１１乃至図１３は、本発
明の第２実施例に係る金属配線形成方法を説明するため
の断面図である。第２実施例も、第１実施例のように図
１乃至図３で説明したラインダマシン構造での金属配線
形成方法に関することであって、第１実施例で参照した
図８の工程段階までは同じ工程により形成され、図面で
同一部材は同一参照番号を使用する。
明の第２実施例に係る金属配線形成方法を説明するため
の断面図である。第２実施例も、第１実施例のように図
１乃至図３で説明したラインダマシン構造での金属配線
形成方法に関することであって、第１実施例で参照した
図８の工程段階までは同じ工程により形成され、図面で
同一部材は同一参照番号を使用する。
【００４４】図１１を参照すれば、基板（図示せず）上
に形成された絶縁層１０にリセス領域としてトレンチ領
域１１を形成し、トレンチ領域１１が形成された基板の
全面に拡散防止層１２及びシード層１４を順次に形成し
た後、トレンチ領域１１の底部分を除外した部分のシー
ド層１４を除去したことを示す。
に形成された絶縁層１０にリセス領域としてトレンチ領
域１１を形成し、トレンチ領域１１が形成された基板の
全面に拡散防止層１２及びシード層１４を順次に形成し
た後、トレンチ領域１１の底部分を除外した部分のシー
ド層１４を除去したことを示す。
【００４５】本実施例では、シード層１４がトレンチ領
域１１の底部分のみに残留するということを除いては、
基本的に第１実施例と同じ工程が適用される。特に、本
実施例では前記シード層１４を形成する方法として、前
述したスパッタリングなどの物理的化学気相蒸着（ＰＶ
Ｄ）法を使用することが望ましい。これは物理的気相蒸
着法によれば、蒸着物質の方向性によって蒸着物質の移
動方向に平行した垂直面より水平面にさらに厚く形成さ
れる特性を利用できるからである。
域１１の底部分のみに残留するということを除いては、
基本的に第１実施例と同じ工程が適用される。特に、本
実施例では前記シード層１４を形成する方法として、前
述したスパッタリングなどの物理的化学気相蒸着（ＰＶ
Ｄ）法を使用することが望ましい。これは物理的気相蒸
着法によれば、蒸着物質の方向性によって蒸着物質の移
動方向に平行した垂直面より水平面にさらに厚く形成さ
れる特性を利用できるからである。
【００４６】より具体的には、図８に示されるように、
トレンチ領域１１の底及び側壁のみにシード層１４が残
留する基板に対して湿式蝕刻工程を行えば、一定の時間
が経過した後、相対的にシード層１４が薄く形成された
トレンチ領域１１の側壁ではシード層１４が全て除去さ
れ、相対的に厚くシード層１４が形成された底部分では
相変らずシード層１４が残る。前記湿式蝕刻工程はシー
ド層１４の材質に適した蝕刻液を選択して使用でき、例
えば銅をシード層１４として使用した場合、硫酸と過水
(過酸化水素水）が超純水に希釈された蝕刻液を使用す
る。前記湿式蝕刻工程は時間制御的に行われ、少なくと
もトレンチ領域１１の底部分にはシード層１４が残って
いるように制御され、トレンチ領域１１の側壁に存在す
るシード層１４が一部または全部除去されるまで行われ
る。
トレンチ領域１１の底及び側壁のみにシード層１４が残
留する基板に対して湿式蝕刻工程を行えば、一定の時間
が経過した後、相対的にシード層１４が薄く形成された
トレンチ領域１１の側壁ではシード層１４が全て除去さ
れ、相対的に厚くシード層１４が形成された底部分では
相変らずシード層１４が残る。前記湿式蝕刻工程はシー
ド層１４の材質に適した蝕刻液を選択して使用でき、例
えば銅をシード層１４として使用した場合、硫酸と過水
(過酸化水素水）が超純水に希釈された蝕刻液を使用す
る。前記湿式蝕刻工程は時間制御的に行われ、少なくと
もトレンチ領域１１の底部分にはシード層１４が残って
いるように制御され、トレンチ領域１１の側壁に存在す
るシード層１４が一部または全部除去されるまで行われ
る。
【００４７】図１２を参照すれば、第１実施例のように
メッキ液を入れられるメッキ装置（図示せず）内に図１
１に示した基板をローディングした後、メッキ工程を行
って前記シード層１４が存在するトレンチ領域１１内に
メッキ層１９を形成する。本実施例では第１実施例とは
違ってトレンチ領域１１の側壁にシード層１４が存在し
ないために、トレンチ領域１１のアスペクト比が低くて
ボイドの形成なしにメッキ層１９が非常に良好に形成さ
れる。前記メッキ層１９は、トレンチ領域１１が十分に
埋立てられる程に十分に行われる。
メッキ液を入れられるメッキ装置（図示せず）内に図１
１に示した基板をローディングした後、メッキ工程を行
って前記シード層１４が存在するトレンチ領域１１内に
メッキ層１９を形成する。本実施例では第１実施例とは
違ってトレンチ領域１１の側壁にシード層１４が存在し
ないために、トレンチ領域１１のアスペクト比が低くて
ボイドの形成なしにメッキ層１９が非常に良好に形成さ
れる。前記メッキ層１９は、トレンチ領域１１が十分に
埋立てられる程に十分に行われる。
【００４８】次いで図１３を参照すれば、基板の全面に
対して表面平坦化工程を行って、トレンチ領域１１内の
みに表面が平坦化された金属配線層１９ａを形成する。
表面平坦化工程は、前述したように化学機械的研磨工程
またはエッチバック工程を通じて行われる。この時化学
機械的研磨工程を遂行する場合、前記メッキ層１９と拡
散防止層１２に対する研磨選択比がほとんど同じスラリ
ーを使用して同時に表面平坦化を行うことが望ましい。
対して表面平坦化工程を行って、トレンチ領域１１内の
みに表面が平坦化された金属配線層１９ａを形成する。
表面平坦化工程は、前述したように化学機械的研磨工程
またはエッチバック工程を通じて行われる。この時化学
機械的研磨工程を遂行する場合、前記メッキ層１９と拡
散防止層１２に対する研磨選択比がほとんど同じスラリ
ーを使用して同時に表面平坦化を行うことが望ましい。
【００４９】＜第３実施例＞図１４乃至図１６は、本発
明の第３実施例に係る金属配線形成方法を説明するため
の断面図である。第３実施例は、図４乃至図７で説明し
た従来のデュアルダマシン構造での金属配線形成方法に
関することであって、図５の工程段階までは同じ工程に
より形成され、図面で同一部材は同一参照番号を使用す
る。
明の第３実施例に係る金属配線形成方法を説明するため
の断面図である。第３実施例は、図４乃至図７で説明し
た従来のデュアルダマシン構造での金属配線形成方法に
関することであって、図５の工程段階までは同じ工程に
より形成され、図面で同一部材は同一参照番号を使用す
る。
【００５０】図１４を参照すれば、図５に示したように
基板（図示せず）上に形成された絶縁層２０に、リセス
領域としてコンタクトホール領域３０とトレンチ領域が
結合されたデュアルダマシン構造を有する。前記コンタ
クトホール領域３０は、基板上に形成された下部導電層
２８の表面を露出させる形態で形成され、トレンチ領域
は前記コンタクトホール領域３０と結合され、同時に前
記絶縁層２０の表面から一定深度でライン状で形成され
る。前記リセス領域が形成された基板の全面に拡散防止
層２２及びシード層２４が順次形成され、リセス領域を
除外した絶縁層２０上のシード層２４は全て除去され
る。
基板（図示せず）上に形成された絶縁層２０に、リセス
領域としてコンタクトホール領域３０とトレンチ領域が
結合されたデュアルダマシン構造を有する。前記コンタ
クトホール領域３０は、基板上に形成された下部導電層
２８の表面を露出させる形態で形成され、トレンチ領域
は前記コンタクトホール領域３０と結合され、同時に前
記絶縁層２０の表面から一定深度でライン状で形成され
る。前記リセス領域が形成された基板の全面に拡散防止
層２２及びシード層２４が順次形成され、リセス領域を
除外した絶縁層２０上のシード層２４は全て除去され
る。
【００５１】第１実施例のように、図面には示さなかっ
たが、前記絶縁層２０は基板上に直接形成でき、半導体
素子を構成する導電性または絶縁性を有する所定の下地
層上に形成される場合もあり、前記トレンチ領域の深度
は１，０００乃至３０，０００Åの範囲にし、前記拡散
防止層２２の材質は、タンタル（Ｔａ）、タンタル窒化
膜（ＴａＮ）、タンタルアルミニウム窒化膜（ＴａＡｌ
Ｎ）、タンタルシリコン窒化膜（ＴａＳｉＮ）、タンタ
ルシリサイド（ＴａＳｉ2）、チタン（Ｔｉ）、チタン
窒化膜（ＴｉＮ）、チタンシリコン窒化膜（ＴｉＳｉ
Ｎ）、タングステン窒化膜（ＷＮ）、コバルト（Ｃ
ｏ）、及びコバルトシリサイド（ＣｏＳｉ2）などが単
一膜で、またはこれら中で二つ以上の複合膜で形成で
き、前記拡散防止層２２の厚さは１００乃至１０００Å
の範囲になるように形成する。
たが、前記絶縁層２０は基板上に直接形成でき、半導体
素子を構成する導電性または絶縁性を有する所定の下地
層上に形成される場合もあり、前記トレンチ領域の深度
は１，０００乃至３０，０００Åの範囲にし、前記拡散
防止層２２の材質は、タンタル（Ｔａ）、タンタル窒化
膜（ＴａＮ）、タンタルアルミニウム窒化膜（ＴａＡｌ
Ｎ）、タンタルシリコン窒化膜（ＴａＳｉＮ）、タンタ
ルシリサイド（ＴａＳｉ2）、チタン（Ｔｉ）、チタン
窒化膜（ＴｉＮ）、チタンシリコン窒化膜（ＴｉＳｉ
Ｎ）、タングステン窒化膜（ＷＮ）、コバルト（Ｃ
ｏ）、及びコバルトシリサイド（ＣｏＳｉ2）などが単
一膜で、またはこれら中で二つ以上の複合膜で形成で
き、前記拡散防止層２２の厚さは１００乃至１０００Å
の範囲になるように形成する。
【００５２】また、前記シード層２４は、銅以外にも白
金、パラジウム、ルビジウム、ストロンチウム、ロジウ
ム及びコバルトなどの転移金属を利用でき、その厚さは
５００乃至５，０００Åの範囲になるように形成し、前
記シード層２４を形成する方法は、スパッタリングなど
の物理的化学気相蒸着法または化学的気相蒸着法を使用
できる。
金、パラジウム、ルビジウム、ストロンチウム、ロジウ
ム及びコバルトなどの転移金属を利用でき、その厚さは
５００乃至５，０００Åの範囲になるように形成し、前
記シード層２４を形成する方法は、スパッタリングなど
の物理的化学気相蒸着法または化学的気相蒸着法を使用
できる。
【００５３】また、図１４に示したように、リセス領域
のみに残留するようにリセス領域外側のシード層２４を
選択的に除去して拡散防止層２２を露出させるために、
前述したように化学機械的研磨工程またはエッチバック
工程を利用できる。この時化学機械的研磨工程に用いら
れるスラリーは、第１実施例のように研磨剤が含まれな
いスラリーを使用することが望ましい。
のみに残留するようにリセス領域外側のシード層２４を
選択的に除去して拡散防止層２２を露出させるために、
前述したように化学機械的研磨工程またはエッチバック
工程を利用できる。この時化学機械的研磨工程に用いら
れるスラリーは、第１実施例のように研磨剤が含まれな
いスラリーを使用することが望ましい。
【００５４】図１５を参照すれば、メッキ液を入れられ
るメッキ装置（図示せず）内に図１４に示した基板をロ
ーディングした後、メッキ工程を行って前記シード層２
４が存在するリセス領域内のみにメッキ層２７を形成す
る。本実施例でのメッキ工程は、電解メッキ法及び無電
解メッキ法を全て使用できる。前記メッキ層２７は、リ
セス領域が十分に埋立てられる程に十分に行われる。
るメッキ装置（図示せず）内に図１４に示した基板をロ
ーディングした後、メッキ工程を行って前記シード層２
４が存在するリセス領域内のみにメッキ層２７を形成す
る。本実施例でのメッキ工程は、電解メッキ法及び無電
解メッキ法を全て使用できる。前記メッキ層２７は、リ
セス領域が十分に埋立てられる程に十分に行われる。
【００５５】図１６を参照すれば、基板の全面に対して
表面平坦化工程を行って、リセス領域内のみに表面が平
坦化された金属配線層２７ａを形成する。表面平坦化工
程は、前述したように化学機械的研磨工程またはエッチ
バック工程を通じて行われる。この時化学機械的研磨工
程を行う場合、前記メッキ層２７と拡散防止層２２に対
する研磨選択比がほとんど同じスラリーを使用して同時
に表面平坦化を行うことができる。
表面平坦化工程を行って、リセス領域内のみに表面が平
坦化された金属配線層２７ａを形成する。表面平坦化工
程は、前述したように化学機械的研磨工程またはエッチ
バック工程を通じて行われる。この時化学機械的研磨工
程を行う場合、前記メッキ層２７と拡散防止層２２に対
する研磨選択比がほとんど同じスラリーを使用して同時
に表面平坦化を行うことができる。
【００５６】＜第４実施例＞図１７乃至図１９は、本発
明の第４実施例に係る金属配線形成方法を説明するため
の断面図である。第４実施例も、第３実施例のようにデ
ュアルダマシン構造での金属配線形成方法に関すること
であって、第３実施例で参照した図１４の工程段階まで
は同じ工程により形成され、図面で同一部材は同一参照
番号を使用する。
明の第４実施例に係る金属配線形成方法を説明するため
の断面図である。第４実施例も、第３実施例のようにデ
ュアルダマシン構造での金属配線形成方法に関すること
であって、第３実施例で参照した図１４の工程段階まで
は同じ工程により形成され、図面で同一部材は同一参照
番号を使用する。
【００５７】図１７を参照すれば、図１４に示したよう
にリセス領域内のみにシード層２４が存在する基板に対
して湿式蝕刻工程を行った結果の断面図を示す。本実施
例では、シード層２４がリセス領域の底部分、より具体
的には水平面上のみに残留するということを除いては基
本的に第３実施例と同じ工程が適用される。特に、本実
施例では、前記シード層２４を形成する方法として、前
述したスパッタリングなどの物理的化学気相蒸着（ＰＶ
Ｄ）法を使用することが望ましい。これは物理的気相蒸
着法によれば、蒸着物質の方向性によって蒸着物質の移
動方向に平行した垂直面より水平面にさらに厚く形成さ
れる特性を利用できるからである。
にリセス領域内のみにシード層２４が存在する基板に対
して湿式蝕刻工程を行った結果の断面図を示す。本実施
例では、シード層２４がリセス領域の底部分、より具体
的には水平面上のみに残留するということを除いては基
本的に第３実施例と同じ工程が適用される。特に、本実
施例では、前記シード層２４を形成する方法として、前
述したスパッタリングなどの物理的化学気相蒸着（ＰＶ
Ｄ）法を使用することが望ましい。これは物理的気相蒸
着法によれば、蒸着物質の方向性によって蒸着物質の移
動方向に平行した垂直面より水平面にさらに厚く形成さ
れる特性を利用できるからである。
【００５８】より具体的には、図１４に示されるよう
に、コンタクトホール領域３０及びトレンチ領域を含む
リセス領域の底及び側壁のみにシード層２４が残留する
基板に対して湿式蝕刻工程を行えば、一定の時間が経過
した後、相対的にシード層２４が薄く形成されたコンタ
クトホール領域３０及びトレンチ領域の側壁ではシード
層２４が全て除去され、相対的に厚くシード層２４が形
成されたコンタクトホール領域３０及びトレンチ領域の
底部分（即ち、リセス領域内の水平面部分）では相変ら
ずシード層２４が残る。前記湿式蝕刻工程は時間制御的
に行われ、少なくともリセス領域の底部分にはシード層
２４が残るように制御され、リセス領域の側壁に存在す
るシード層２４が全部除去されるまで行うことが望まし
い。しかし、湿式蝕刻工程の時間を制御して前記リセス
領域の側壁で前記シード層２４の一部だけ除去されるよ
うにする場合もある。
に、コンタクトホール領域３０及びトレンチ領域を含む
リセス領域の底及び側壁のみにシード層２４が残留する
基板に対して湿式蝕刻工程を行えば、一定の時間が経過
した後、相対的にシード層２４が薄く形成されたコンタ
クトホール領域３０及びトレンチ領域の側壁ではシード
層２４が全て除去され、相対的に厚くシード層２４が形
成されたコンタクトホール領域３０及びトレンチ領域の
底部分（即ち、リセス領域内の水平面部分）では相変ら
ずシード層２４が残る。前記湿式蝕刻工程は時間制御的
に行われ、少なくともリセス領域の底部分にはシード層
２４が残るように制御され、リセス領域の側壁に存在す
るシード層２４が全部除去されるまで行うことが望まし
い。しかし、湿式蝕刻工程の時間を制御して前記リセス
領域の側壁で前記シード層２４の一部だけ除去されるよ
うにする場合もある。
【００５９】図１８を参照すれば、第３実施例と同じよ
うに、メッキ液を入れられるメッキ装置（図示せず）内
に図１７に示した基板をローディングした後、メッキ工
程を行って前記シード層２４が存在するリセス領域内に
メッキ層２９を形成する。本実施例では第３実施例とは
違って、リセス領域の側壁にシード層２４が存在しない
ために、リセス領域のアスペクト比が低くてボイドの形
成なしにメッキ層２９が非常に良好に形成される。
うに、メッキ液を入れられるメッキ装置（図示せず）内
に図１７に示した基板をローディングした後、メッキ工
程を行って前記シード層２４が存在するリセス領域内に
メッキ層２９を形成する。本実施例では第３実施例とは
違って、リセス領域の側壁にシード層２４が存在しない
ために、リセス領域のアスペクト比が低くてボイドの形
成なしにメッキ層２９が非常に良好に形成される。
【００６０】図１９を参照すれば、基板の全面に対して
表面平坦化工程を行って、リセス領域内のみに表面が平
坦化された金属配線層２９ａを形成する。表面平坦化工
程は、前述したように化学機械的研磨工程またはエッチ
バック工程を通じて行われる。この時化学機械的研磨工
程を行う場合、前記メッキ層２９と拡散防止層２２に対
する研磨選択比がほとんど同じスラリーを使用して同時
に表面平坦化を行うことが望ましい。
表面平坦化工程を行って、リセス領域内のみに表面が平
坦化された金属配線層２９ａを形成する。表面平坦化工
程は、前述したように化学機械的研磨工程またはエッチ
バック工程を通じて行われる。この時化学機械的研磨工
程を行う場合、前記メッキ層２９と拡散防止層２２に対
する研磨選択比がほとんど同じスラリーを使用して同時
に表面平坦化を行うことが望ましい。
【００６１】以上本発明を詳細に説明したが、本発明は
前記実施例に限られずに当業者により多くの変形及び改
良が可能である。特に、本発明は前記ライン及びデュア
ルダマシン構造に適用される以外にも、コンタクトホー
ルまたはビアホールを埋立てる単一形状のプラグの形成
にも適用でき、メッキ工程を利用できるかぎり多様な材
質のメッキ層を形成できることはもちろんである。
前記実施例に限られずに当業者により多くの変形及び改
良が可能である。特に、本発明は前記ライン及びデュア
ルダマシン構造に適用される以外にも、コンタクトホー
ルまたはビアホールを埋立てる単一形状のプラグの形成
にも適用でき、メッキ工程を利用できるかぎり多様な材
質のメッキ層を形成できることはもちろんである。
【００６２】
【発明の効果】本発明によれば、第一、金属配線層が形
成されるリセス領域内のみにメッキ層が形成されるの
で、メッキ層を必要以上に厚く形成しなくてもよく、後
続する化学機械的研磨工程やエッチバック工程時研磨量
を大きく減らすことができる。従って、生産性を高め、
製造コストを大きく縮められる。
成されるリセス領域内のみにメッキ層が形成されるの
で、メッキ層を必要以上に厚く形成しなくてもよく、後
続する化学機械的研磨工程やエッチバック工程時研磨量
を大きく減らすことができる。従って、生産性を高め、
製造コストを大きく縮められる。
【００６３】第二、少量のメッキ層を研磨するために同
一基板内で研磨工程の均一度に優れ、同一基板内金属配
線層の厚さ変化量を減らすことができる。また、過度な
研磨工程を進行しなくてもよいので、ディッシングや絶
縁膜の侵食のような現象を防止できて半導体素子の信頼
性が向上する。
一基板内で研磨工程の均一度に優れ、同一基板内金属配
線層の厚さ変化量を減らすことができる。また、過度な
研磨工程を進行しなくてもよいので、ディッシングや絶
縁膜の侵食のような現象を防止できて半導体素子の信頼
性が向上する。
【００６４】第三、リセス領域外側にシード層が残留し
ないために、化学機械的研磨工程時メッキ層と拡散防止
層に対して同じスラリーだけを使用すればよいので工程
を単純化できる。
ないために、化学機械的研磨工程時メッキ層と拡散防止
層に対して同じスラリーだけを使用すればよいので工程
を単純化できる。
【００６５】第四、リセス領域の側壁に残留するシード
層を除去しても十分にメッキ層が形成されうり、それに
よりリセス領域のアスペクト比が低くなりメッキ層のギ
ャップフィル能力が向上して、ボイドなどの欠陥が防止
されて半導体素子の信頼性が向上する。
層を除去しても十分にメッキ層が形成されうり、それに
よりリセス領域のアスペクト比が低くなりメッキ層のギ
ャップフィル能力が向上して、ボイドなどの欠陥が防止
されて半導体素子の信頼性が向上する。
【図１】従来のラインダマシン構造を有する半導体素子
での金属配線形成方法を説明するための断面図である。
での金属配線形成方法を説明するための断面図である。
【図２】従来のラインダマシン構造を有する半導体素子
での金属配線形成方法を説明するための断面図である。
での金属配線形成方法を説明するための断面図である。
【図３】従来のラインダマシン構造を有する半導体素子
での金属配線形成方法を説明するための断面図である。
での金属配線形成方法を説明するための断面図である。
【図４】従来のデュアルダマシン構造を有する半導体素
子での金属配線形成方法を説明するための平面図であ
る。
子での金属配線形成方法を説明するための平面図であ
る。
【図５】従来のデュアルダマシン構造を有する半導体素
子での金属配線形成方法を説明するための断面図であ
る。
子での金属配線形成方法を説明するための断面図であ
る。
【図６】従来のデュアルダマシン構造を有する半導体素
子での金属配線形成方法を説明するための断面図であ
る。
子での金属配線形成方法を説明するための断面図であ
る。
【図７】従来のデュアルダマシン構造を有する半導体素
子での金属配線形成方法を説明するための断面図であ
る。
子での金属配線形成方法を説明するための断面図であ
る。
【図８】本発明の第１実施例に係るラインダマシン構造
を有する半導体素子での金属配線形成方法を説明するた
めの断面図である。
を有する半導体素子での金属配線形成方法を説明するた
めの断面図である。
【図９】本発明の第１実施例に係るラインダマシン構造
を有する半導体素子での金属配線形成方法を説明するた
めの断面図である。
を有する半導体素子での金属配線形成方法を説明するた
めの断面図である。
【図１０】本発明の第１実施例に係るラインダマシン構
造を有する半導体素子での金属配線形成方法を説明する
ための断面図である。
造を有する半導体素子での金属配線形成方法を説明する
ための断面図である。
【図１１】本発明の第２実施例に係るラインダマシン構
造を有する半導体素子での金属配線形成方法を説明する
ための断面図である。
造を有する半導体素子での金属配線形成方法を説明する
ための断面図である。
【図１２】本発明の第２実施例に係るラインダマシン構
造を有する半導体素子での金属配線形成方法を説明する
ための断面図である。
造を有する半導体素子での金属配線形成方法を説明する
ための断面図である。
【図１３】本発明の第２実施例に係るラインダマシン構
造を有する半導体素子での金属配線形成方法を説明する
ための断面図である。
造を有する半導体素子での金属配線形成方法を説明する
ための断面図である。
【図１４】本発明の第３実施例に係るデュアルダマシン
構造を有する半導体素子での金属配線形成方法を説明す
るための断面図である。
構造を有する半導体素子での金属配線形成方法を説明す
るための断面図である。
【図１５】本発明の第３実施例に係るデュアルダマシン
構造を有する半導体素子での金属配線形成方法を説明す
るための断面図である。
構造を有する半導体素子での金属配線形成方法を説明す
るための断面図である。
【図１６】本発明の第３実施例に係るデュアルダマシン
構造を有する半導体素子での金属配線形成方法を説明す
るための断面図である。
構造を有する半導体素子での金属配線形成方法を説明す
るための断面図である。
【図１７】本発明の第４実施例に係るデュアルダマシン
構造を有する半導体素子での金属配線形成方法を説明す
るための断面図である。
構造を有する半導体素子での金属配線形成方法を説明す
るための断面図である。
【図１８】本発明の第４実施例に係るデュアルダマシン
構造を有する半導体素子での金属配線形成方法を説明す
るための断面図である。
構造を有する半導体素子での金属配線形成方法を説明す
るための断面図である。
【図１９】本発明の第４実施例に係るデュアルダマシン
構造を有する半導体素子での金属配線形成方法を説明す
るための断面図である。
構造を有する半導体素子での金属配線形成方法を説明す
るための断面図である。
１０、２０ 絶縁層 １１ トレンチ領域 １２、２２ 拡散防止層 １４、２４ シード層 ２８ 下部導電層 １６、１８、１９、２６、２７ メッキ層 ３０ コンタクトホール領域 ３２ ボイド １６ａ、１８ａ、１９ａ、２６ａ、２７ａ 金属配線層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 根 澤 大韓民国京畿道水原市八達区遠川洞 三星 １次アパート３棟1405号 (72)発明者 河 商 ▲ろく▼ 大韓民国ソウル特別市江南区新沙洞565− 19番地 韓州ビル５階
Claims (22)
- 【請求項１】 基板上に形成された絶縁層にリセス領域
を形成する段階と、 リセス領域が形成された前記結果物の全面に拡散防止層
を形成する段階と、 前記リセス領域内の拡散防止層上のみにメッキのための
シード層を形成する段階と、 メッキにより前記シード層上に導電性のメッキ層を形成
する段階とを含むことを特徴とするメッキを用いた金属
配線形成方法。 - 【請求項２】 前記リセス領域は、前記絶縁層の表面か
ら一定深度でリセスされたライン状のトレンチ領域を含
むことを特徴とする請求項１に記載のメッキを用いた金
属配線形成方法。 - 【請求項３】 前記リセス領域は、前記絶縁層の表面か
ら一定深度でリセスされたライン状のトレンチ領域と、
前記絶縁層を貫通するコンタクトホール領域が結合され
たことを含むことを特徴とする請求項１に記載のメッキ
を用いた金属配線形成方法。 - 【請求項４】 前記リセス領域内の前記拡散防止層上の
みに前記シード層を形成する段階は、 前記拡散防止層上の全面に前記シード層を形成する段階
と、 前記リセス領域内のみに前記シード層が残留するように
前記リセス領域外部の前記シード層を除去する段階とを
含むことを特徴とする請求項１に記載のメッキを用いた
金属配線形成方法。 - 【請求項５】 前記拡散防止層上の全面に前記シード層
を形成する段階は、物理的気相蒸着（ＰＶＤ）法または
化学的気相蒸着（ＣＶＤ）法により行うことを特徴とす
る請求項４に記載のメッキを用いた金属配線形成方法。 - 【請求項６】 前記リセス領域内のみに前記シード層が
残留するように前記リセス領域外部の前記シード層を除
去する段階は、化学機械的研磨（ＣＭＰ）工程により行
うことを特徴とする請求項４に記載のメッキを用いた金
属配線形成方法。 - 【請求項７】 前記化学機械的研磨工程に用いられるス
ラリーは、研磨剤が含まれないスラリーを使用すること
を特徴とする請求項６に記載のメッキを用いた金属配線
形成方法。 - 【請求項８】 前記化学機械的研磨工程は、前記シード
層と前記拡散防止層の研磨選択比が１０：１〜１００
０：１のスラリーを使用してなされることを特徴とする
請求項６に記載のメッキを用いた金属配線形成方法。 - 【請求項９】 前記リセス領域内のみに前記シード層が
残留するように前記リセス領域外部の前記シード層を除
去する段階は、 前記リセス領域が埋立てられるように前記シード層上の
全面に媒介物質層を形成する段階と、 前記リセス領域外側の前記拡散防止層が露出されるまで
前記媒介物質層及びシード層の一部をエッチバックして
除去する段階と、 前記リセス領域内に残留する媒介物質層を除去する段階
とを含んでなされることを特徴とする請求項４に記載の
メッキを用いた金属配線形成方法。 - 【請求項１０】 前記リセス領域に埋立てられる前記媒
介物質層はフォトレジスト層であることを特徴とする請
求項９に記載のメッキを用いた金属配線形成方法。 - 【請求項１１】 前記リセス領域内のみに前記シード層
が残留するように前記リセス領域外部の前記シード層を
除去する段階を行った後、前記リセス領域内に残留する
シード層に対して少なくとも一部が残留するように湿式
蝕刻段階をさらに行うことを特徴とする請求項６に記載
のメッキを用いた金属配線形成方法。 - 【請求項１２】 前記リセス領域内に残留するシード層
に対する湿式蝕刻段階は、前記リセス領域の底では少な
くとも前記シード層が残留するように時間制御されるこ
とを特徴とする請求項１１に記載のメッキを用いた金属
配線形成方法。 - 【請求項１３】 前記リセス領域内に残留するシード層
に対する湿式蝕刻段階は、前記リセス領域の側壁に残留
するシード層が全部除去されるように行うことを特徴と
する請求項１２に記載のメッキを用いた金属配線形成方
法。 - 【請求項１４】 前記メッキにより前記シード層上にメ
ッキ層を形成する段階を行った後、前記絶縁層の表面が
露出されるよう表面平坦化工程を行って前記リセス領域
内に金属配線層を形成する段階をさらに含む請求項１に
記載のメッキを用いた金属配線形成方法。 - 【請求項１５】 前記表面平坦化工程は、前記拡散防止
層とメッキ層に対して研磨速度がほとんど同じスラリー
を使用して、化学機械的研磨工程により行うことを特徴
とする請求項１４に記載のメッキを用いた金属配線形成
方法。 - 【請求項１６】 基板と、 前記基板上に形成され、リセス領域が形成された絶縁層
と、 前記リセス領域内の前記絶縁層表面に形成された拡散防
止層と、 前記リセス領域内の側壁を除外した前記拡散防止層上に
形成されたメッキのためのシード層と、 前記シード層が形成されたリセス領域内を埋立てる金属
配線層とを含むことを特徴とする半導体素子。 - 【請求項１７】 前記リセス領域は、前記絶縁層の表面
から一定深度でリセスされたライン状のトレンチ領域を
含み、前記シード層は前記トレンチ領域の底のみに形成
されたことを特徴とする請求項１６に記載の半導体素
子。 - 【請求項１８】 前記基板上には導電性の下部導電層が
さらに形成されていて、前記リセス領域は前記絶縁層を
貫通して前記下部導電層上の拡散防止層を露出させるコ
ンタクトホール領域を含み、前記シード層は前記コンタ
クトホール領域の底のみに形成されたことを特徴とする
請求項１６に記載の半導体素子。 - 【請求項１９】 前記リセス領域は、前記絶縁層の表面
から一定深度でリセスされたライン状のトレンチ領域
と、前記絶縁層を貫通するコンタクトホール領域が結合
されたことを含むことを特徴とする請求項１８に記載の
半導体素子。 - 【請求項２０】 前記拡散防止層は、タンタル（Ｔ
ａ）、タンタル窒化膜（ＴａＮ）、タンタルアルミニウ
ム窒化膜（ＴａＡｌＮ）、タンタルシリコン窒化膜（Ｔ
ａＳｉＮ）、タンタルシリサイド（ＴａＳｉ2）、チタ
ン（Ｔｉ）、チタン窒化膜（ＴｉＮ）、チタンシリコン
窒化膜（ＴｉＳｉＮ）、タングステン窒化膜（ＷＮ）、
コバルト（Ｃｏ）及びコバルトシリサイド（ＣｏＳ
ｉ2）よりなされたグループで選択された何れか一つま
たは二つ以上の複合膜で形成することを特徴とする請求
項１６に記載の半導体素子。 - 【請求項２１】 前記シード層は、銅、白金、パラジウ
ム、ルビジウム、ストロンチウム、ロジウム及びコバル
トを含む転移金属群から選択された何れか一つであるこ
とを特徴とする請求項１６に記載の半導体素子。 - 【請求項２２】 前記シード層及び金属配線層は銅であ
ることを特徴とする請求項２１に記載の半導体素子。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR19990039548 | 1999-09-15 | ||
| KR00P42153 | 2000-07-22 | ||
| KR99P39548 | 2000-07-22 | ||
| KR10-2000-0042153A KR100396878B1 (ko) | 1999-09-15 | 2000-07-22 | 도금을 이용한 금속배선 형성방법 및 그에 따라 제조된반도체 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001144181A true JP2001144181A (ja) | 2001-05-25 |
| JP4049978B2 JP4049978B2 (ja) | 2008-02-20 |
Family
ID=26636131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000280372A Expired - Fee Related JP4049978B2 (ja) | 1999-09-15 | 2000-09-14 | メッキを用いた金属配線形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6610596B1 (ja) |
| JP (1) | JP4049978B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002020891A (ja) * | 2000-05-09 | 2002-01-23 | Internatl Business Mach Corp <Ibm> | 選択めっきプロセス |
| JP2006080295A (ja) * | 2004-09-09 | 2006-03-23 | Sony Corp | 配線基板の製造方法および半導体モジュールの製造方法 |
| JP2006513325A (ja) * | 2003-01-23 | 2006-04-20 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 触媒を用いた無電解めっきによりパターン化された絶縁体上に金属層を形成する方法 |
| JP2006518103A (ja) * | 2003-02-17 | 2006-08-03 | アルシメール・エス・アー | 表面被覆方法、及び該方法を使用するマイクロエレクトロニクス相互接続の作製、並びに集積回路 |
| JP2007520051A (ja) * | 2003-09-23 | 2007-07-19 | マイクロン テクノロジー，インコーポレイテッド | 導電性構成部品、貫通ビア及び導電性貫通ウェーハ・ビアを含む半導体構成部品を製造するためのプロセス及び集積化スキーム |
| JP2008091909A (ja) * | 2006-09-28 | 2008-04-17 | Hynix Semiconductor Inc | 半導体素子のコンタクトプラグ形成方法 |
| JP2009015101A (ja) * | 2007-07-06 | 2009-01-22 | Toshiba Matsushita Display Technology Co Ltd | アレイ基板 |
| US8222142B2 (en) | 2009-10-05 | 2012-07-17 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing semiconductor device |
| JP2015029133A (ja) * | 2010-12-02 | 2015-02-12 | クアルコム，インコーポレイテッド | フィーチャのめっきのための選択的なシード層の処理 |
| CN113506767A (zh) * | 2021-06-16 | 2021-10-15 | 天津津航计算技术研究所 | 一种tsv转接板制造方法 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6420262B1 (en) | 2000-01-18 | 2002-07-16 | Micron Technology, Inc. | Structures and methods to enhance copper metallization |
| KR100396883B1 (ko) * | 2000-11-23 | 2003-09-02 | 삼성전자주식회사 | 화학기계적 연마용 슬러리 및 이를 이용한 구리 금속배선제조방법 |
| US6432811B1 (en) * | 2000-12-20 | 2002-08-13 | Intel Corporation | Method of forming structural reinforcement of highly porous low k dielectric films by Cu diffusion barrier structures |
| US20030008243A1 (en) * | 2001-07-09 | 2003-01-09 | Micron Technology, Inc. | Copper electroless deposition technology for ULSI metalization |
| US9051641B2 (en) | 2001-07-25 | 2015-06-09 | Applied Materials, Inc. | Cobalt deposition on barrier surfaces |
| US20090004850A1 (en) | 2001-07-25 | 2009-01-01 | Seshadri Ganguli | Process for forming cobalt and cobalt silicide materials in tungsten contact applications |
| US8110489B2 (en) | 2001-07-25 | 2012-02-07 | Applied Materials, Inc. | Process for forming cobalt-containing materials |
| US6803323B2 (en) * | 2002-05-30 | 2004-10-12 | Freescale Semiconductor, Inc. | Method of forming a component overlying a semiconductor substrate |
| JP2004221098A (ja) * | 2003-01-09 | 2004-08-05 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US20040175918A1 (en) * | 2003-03-05 | 2004-09-09 | Taiwan Semiconductor Manufacturing Company | Novel formation of an aluminum contact pad free of plasma induced damage by applying CMP |
| US7202764B2 (en) * | 2003-07-08 | 2007-04-10 | International Business Machines Corporation | Noble metal contacts for micro-electromechanical switches |
| KR100572825B1 (ko) * | 2003-07-31 | 2006-04-25 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속배선 형성방법 |
| KR100689665B1 (ko) * | 2003-11-06 | 2007-03-08 | 삼성전자주식회사 | 시스템 온 칩용 인덕터의 제조 방법 |
| US7098128B2 (en) * | 2004-09-01 | 2006-08-29 | Micron Technology, Inc. | Method for filling electrically different features |
| US20070126085A1 (en) * | 2005-12-02 | 2007-06-07 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US20080041727A1 (en) * | 2006-08-18 | 2008-02-21 | Semitool, Inc. | Method and system for depositing alloy composition |
| WO2008049019A2 (en) * | 2006-10-17 | 2008-04-24 | Enthone Inc. | Copper deposition for filling features in manufacture of microelectronic devices |
| DE102007004884A1 (de) * | 2007-01-31 | 2008-08-14 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer Metallschicht über einem strukturierten Dielektrikum durch stromlose Abscheidung unter Anwendung einer selektiv vorgesehenen Aktivierungsschicht |
| KR100924865B1 (ko) * | 2007-12-27 | 2009-11-02 | 주식회사 동부하이텍 | 반도체 소자의 금속배선 형성방법 |
| WO2009134916A2 (en) * | 2008-04-29 | 2009-11-05 | Applied Materials, Inc. | Process for forming cobalt and cobalt silicide materials in tungsten contact applications |
| KR101181048B1 (ko) * | 2010-12-27 | 2012-09-07 | 엘지이노텍 주식회사 | 인쇄회로기판의 제조 방법 |
| US8545639B2 (en) * | 2011-10-31 | 2013-10-01 | Lam Research Corporation | Method of cleaning aluminum plasma chamber parts |
| CN103325700B (zh) * | 2013-05-09 | 2015-11-18 | 华中科技大学 | 一种通过自底向上填充实现通孔互联的方法及其产品 |
| TWI566354B (zh) * | 2014-08-13 | 2017-01-11 | 矽品精密工業股份有限公司 | 中介板及其製法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0174967B1 (ko) | 1995-09-30 | 1999-04-01 | 배순훈 | 메탈층 형성 방법 |
| US5933758A (en) * | 1997-05-12 | 1999-08-03 | Motorola, Inc. | Method for preventing electroplating of copper on an exposed surface at the edge exclusion of a semiconductor wafer |
| US6069068A (en) * | 1997-05-30 | 2000-05-30 | International Business Machines Corporation | Sub-quarter-micron copper interconnections with improved electromigration resistance and reduced defect sensitivity |
| WO1999019902A1 (en) * | 1997-10-14 | 1999-04-22 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device by low temperature cvd |
| US6077780A (en) * | 1997-12-03 | 2000-06-20 | Advanced Micro Devices, Inc. | Method for filling high aspect ratio openings of an integrated circuit to minimize electromigration failure |
| US5939788A (en) * | 1998-03-11 | 1999-08-17 | Micron Technology, Inc. | Copper diffusion barrier, aluminum wetting layer and improved methods for filling openings in silicon substrates with cooper |
| US6015749A (en) * | 1998-05-04 | 2000-01-18 | Taiwan Semiconductor Manufacturing Company | Method to improve adhesion between copper and titanium nitride, for copper interconnect structures, via the use of an ion implantation procedure |
| US6054378A (en) * | 1998-06-25 | 2000-04-25 | Vlsi Technology, Inc. | Method for encapsulating a metal via in damascene |
| JP3187011B2 (ja) | 1998-08-31 | 2001-07-11 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6083840A (en) * | 1998-11-25 | 2000-07-04 | Arch Specialty Chemicals, Inc. | Slurry compositions and method for the chemical-mechanical polishing of copper and copper alloys |
| US6037258A (en) * | 1999-05-07 | 2000-03-14 | Taiwan Semiconductor Manufacturing Company | Method of forming a smooth copper seed layer for a copper damascene structure |
| US6146517A (en) * | 1999-05-19 | 2000-11-14 | Infineon Technologies North America Corp. | Integrated circuits with copper metallization for interconnections |
| US6399479B1 (en) * | 1999-08-30 | 2002-06-04 | Applied Materials, Inc. | Processes to improve electroplating fill |
-
2000
- 2000-09-14 JP JP2000280372A patent/JP4049978B2/ja not_active Expired - Fee Related
- 2000-09-14 US US09/662,120 patent/US6610596B1/en not_active Expired - Lifetime
-
2003
- 2003-05-20 US US10/441,070 patent/US20030201538A1/en not_active Abandoned
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002020891A (ja) * | 2000-05-09 | 2002-01-23 | Internatl Business Mach Corp <Ibm> | 選択めっきプロセス |
| JP2006513325A (ja) * | 2003-01-23 | 2006-04-20 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 触媒を用いた無電解めっきによりパターン化された絶縁体上に金属層を形成する方法 |
| JP2006518103A (ja) * | 2003-02-17 | 2006-08-03 | アルシメール・エス・アー | 表面被覆方法、及び該方法を使用するマイクロエレクトロニクス相互接続の作製、並びに集積回路 |
| US9287207B2 (en) | 2003-09-23 | 2016-03-15 | Micron Technology, Inc. | Methods for forming conductive vias in semiconductor device components |
| JP2007520051A (ja) * | 2003-09-23 | 2007-07-19 | マイクロン テクノロジー，インコーポレイテッド | 導電性構成部品、貫通ビア及び導電性貫通ウェーハ・ビアを含む半導体構成部品を製造するためのプロセス及び集積化スキーム |
| US8148263B2 (en) | 2003-09-23 | 2012-04-03 | Micron Technology, Inc. | Methods for forming conductive vias in semiconductor device components |
| JP2006080295A (ja) * | 2004-09-09 | 2006-03-23 | Sony Corp | 配線基板の製造方法および半導体モジュールの製造方法 |
| JP2008091909A (ja) * | 2006-09-28 | 2008-04-17 | Hynix Semiconductor Inc | 半導体素子のコンタクトプラグ形成方法 |
| JP2009015101A (ja) * | 2007-07-06 | 2009-01-22 | Toshiba Matsushita Display Technology Co Ltd | アレイ基板 |
| US8642472B2 (en) | 2009-10-05 | 2014-02-04 | Renesas Electronics Corporation | Method for manufacturing a semiconductor device |
| US8222142B2 (en) | 2009-10-05 | 2012-07-17 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing semiconductor device |
| JP2015029133A (ja) * | 2010-12-02 | 2015-02-12 | クアルコム，インコーポレイテッド | フィーチャのめっきのための選択的なシード層の処理 |
| CN113506767A (zh) * | 2021-06-16 | 2021-10-15 | 天津津航计算技术研究所 | 一种tsv转接板制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6610596B1 (en) | 2003-08-26 |
| US20030201538A1 (en) | 2003-10-30 |
| JP4049978B2 (ja) | 2008-02-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4049978B2 (ja) | メッキを用いた金属配線形成方法 | |
| US6133144A (en) | Self aligned dual damascene process and structure with low parasitic capacitance | |
| US6417094B1 (en) | Dual-damascene interconnect structures and methods of fabricating same | |
| US4954214A (en) | Method for making interconnect structures for VLSI devices | |
| US7196346B2 (en) | Semiconductor memory device and method for fabricating the same | |
| EP1233448B1 (en) | Reliable interconnects with low via/contact resistance | |
| US6566258B1 (en) | Bi-layer etch stop for inter-level via | |
| US6319831B1 (en) | Gap filling by two-step plating | |
| US7208404B2 (en) | Method to reduce Rs pattern dependence effect | |
| US6245655B1 (en) | Method for planarized deposition of a material | |
| JP5255198B2 (ja) | 導体−誘電体相互接続構造を製造するための方法 | |
| US6080656A (en) | Method for forming a self-aligned copper structure with improved planarity | |
| US6440289B1 (en) | Method for improving seed layer electroplating for semiconductor | |
| WO2000019524A9 (en) | Ic interconnect structures and methods for making same | |
| KR20020040091A (ko) | 화학기계적 연마용 슬러리 및 이를 이용한 구리 금속배선제조방법 | |
| US7589021B2 (en) | Copper metal interconnection with a local barrier metal layer | |
| US6555477B1 (en) | Method for preventing Cu CMP corrosion | |
| US6429119B1 (en) | Dual damascene process to reduce etch barrier thickness | |
| KR100396878B1 (ko) | 도금을 이용한 금속배선 형성방법 및 그에 따라 제조된반도체 소자 | |
| US7030021B2 (en) | Method of fabricating metal interconnection of semiconductor device | |
| JPH11283979A (ja) | 半導体装置の製造方法 | |
| KR101138113B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| US6977216B2 (en) | Method for forming metal wire in semiconductor device | |
| JP2004356315A (ja) | 半導体装置及びその製造方法 | |
| KR20020006362A (ko) | 반도체 소자의 구리 배선층 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040628 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060301 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070724 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071024 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071120 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071128 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4049978 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111207 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121207 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131207 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |