KR100689665B1 - 시스템 온 칩용 인덕터의 제조 방법 - Google Patents

시스템 온 칩용 인덕터의 제조 방법 Download PDF

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Abstract

저렴한 비용으로 제조할 수 있는 SOC용 인덕터의 제조 방법이 개시되어 있다. 상기 인덕터는 하부 배선 상에 형성된 씨드층으로부터 성장한 인접하는 도전성 패턴들이 수평 및 수직 성장을 통해 서로 연결되어 형성된 도전성 라인을 포함한다. 전해 또는 무전해 도금 공정을 적용하여 저렴한 비용으로 간단하게 인덕터를 제조할 수 있으며, 도전성 라인의 폭 및 높이를 원하는 수준까지 향상시킬 수 있으므로 높은 단차를 갖는 나선형 구조의 인덕터를 형성할 수 있다.

Description

시스템 온 칩용 인덕터의 제조 방법{Method for manufacturing an inductor for a System On Chip}
도 1a 내지 도 1c는 종래의 박막 인덕터의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 일 실시예에 따른 인덕터의 평면도를 도시한 것이다.
도 3a 내지 도 3e는 도 2에 도시한 인덕터의 제조 방법을 설명하기 위한 단면도들이다.
도 4a는 본 발명의 일 실시예에 따른 마스크의 평면도이다.
도 4b는 본 발명의 다른 실시예에 따른 마스크의 평면도이다.
도 5a는 도 3c에 도시한 도전성 패턴이 성장하는 과정을 나타내는 단면 전자 현미경 사진이다.
도 5b는 도 3e에 도시한 인덕터의 평면 전자 현미경 사진이다.
도 6은 본 발명의 다른 실시예에 따른 인덕터의 단면도이다.
도 7a 내지 도 7e는 본 발명의 다른 실시예에 따른 인덕터의 제조 방법을 성명하기 위한 단면도들이다.
도 8은 도 7c에 도시한 도전성 패턴의 성장 과정을 나타내는 위한 전자 현미경 사진이다.
도 9a 내지 도 9e는 본 발명의 또 다른 실시예에 따른 인덕터의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 10a 및 도 10b는 도 9d에 도시한 도전성 패턴의 성장 과정을 설명하기 위한 전자 현미경 사진들이다.
도 11은 본 발명의 또 다른 실시예에 따른 인덕터의 평면도이다.
도 12는 도 11에 도시한 인덕터를 B1-B2 선을 따라 자른 단면도이다.
도 13a 내지 도 13d는 도 12에 도시한 인덕터의 제조 방법을 설명하기 위한 단면도들이다.
〈도면의 주요부분에 대한 부호의 설명〉
150, 250, 350, 450, 550：절연막 160, 260, 360, 460：콘택
165, 265, 375, 475, 575：확산 방지막 170, 270, 480：씨드층
175：포토레지스트 패턴 185, 395, 485, 585：도전성 패턴
190, 290, 400, 490, 590：도전성 라인 195, 295, 405, 495, 595：보호막
200, 300, 430, 500, 600：인덕터 220, 230：마스크
365, 465, 565：몰드막 375, 390：제1 및 제2 씨드층
385：캡핑막 560：하부 배선
483, 580：씨드층 패턴
본 발명은 RF 소자용 인덕터의 제조 방법에 관한 것으로서, 보다 상세하게는 SOC(System On Chip) RF 소자용 인덕터의 제조 방법에 관한 것이다.
SOC는 시스템 LSI(Large Scale Integrated circuit) 혹은 시스템 IC(Integrated Circuit)라고 하고, 인쇄 회로 기판(Printed Circuit Board: PCB) 상에 구성하던 시스템을 하나의 반도체 상에 집적시켜 하나의 칩(one chip)으로 구현한 것이다. 즉, SOC는 한 개의 칩 상에 완전한 구동 가능한 제품이 들어있는 것을 말한다. 예를 들면, 통신에 사용되는 SOC에는 마이크로프로세서, DSP, 램과 롬 등이 함께 포함될 수 있다. 이러한 SOC를 이용하면 종래에 비하여 시스템의 크기가 작아질 뿐만 아니라 조립 과정도 단순해진다.
대체로 SOC는 종래의 반도체 소자와 RF 회로 소자를 하나의 칩으로 구현하기 때문에, 기판 상에 반도체 배선을 형성한 후에, 반도체 배선의 최상부에 인덕터를 제작하게 된다. 현재, 전술한 SOC의 구현을 위하여 성능이 우수하고 회로에 집적 가능한 나선형 또는 솔레노이드형 박막형 인덕터의 요구가 크게 증가하고 있다. 이러한 인덕터는 VCO, 필터 또는 컨버터 등의 여러 응용 분야에서 사용될 수 있다.
박막 인덕터의 예는 대한민국 특허 공개 제 2003-20603호, 대한민국 특허 제 348,250호 및 일본국 특개평10-241983호 등에 개시되어 있다.
도 1a 내지 도 1c는 상기 대한민국 특허 공개에 개시된 박막 인덕터의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 실리콘웨이퍼인 기판(10) 상에 철-탄탈륨 질화물(FeTaN) 및 티타늄(Ti)의 이중막으로 구성된 연자성 박막(15)을 형성한다.
연자성 박막(15) 상에 실리콘 산화물로 구성된 절연막(20)을 형성한 후, 절연막(20) 상에 전기 도금을 위한 씨드층(25)을 형성한다. 이 때, 씨드층(25)은 구리(Cu) 및 크롬(Cr)의 이중막 구조로 형성된다.
씨드층(25) 상에 감광막(30)을 형성한 다음, 감광막(30)을 패터닝하기 위하여 감광막(30)의 상부에 마스크(35)를 위치시키고, 마스크(35)를 이용하여 감광막(30)을 노광시킨다. 이 경우, 마스크(35)는 코일 형상의 박막 인덕터를 고려하여 소정 형상의 패턴을 구비한다.
도 1b를 참조하면, 노광된 감광막(30)을 현상하여 감광막(30)에 아래의 씨드층(25)을 노출시키는 다수의 홀들을 형성한 후, 전기 도금 공정을 이용하여 씨드층(25)으로부터 다수의 홀들을 채우면서 박막 인덕터의 코일부(40)를 형성한다.
도 1c를 참조하면, 감광막(30)을 제거한 다음, 감광막(30)의 제거에 따라 코일부(40) 사이로 노출되는 씨드층(25)을 습식 식각 공정으로 제거하여 코일부(40)를 완성한다. 이어서, 코일부(40)를 에폭시로 구성된 접착막(45)을 이용하여 상부 자성막(50)에 접착함으로써, 박막 인덕터를 완성한다.
상기한 박막 인덕터의 제조 방법에 있어서, 감광막에 형성되는 홀들의 크기를 증가시킬 경우에는 씨드층으로부터 상방으로 구리 박막을 성장시키는 데 지나치 게 많은 시간이 소요된다.
본 발명의 제1 목적은 간단한 공정을 통해 저렴하게 제조할 수 있는 SOC용 인덕터를 제공하는 것이다
본 발명의 제2 목적은 공정을 단순화시키면서 저렴한 비용으로 제조할 수 있는 SOC용 인덕터의 제조 방법을 제공하는 것이다.
상기한 본 발명의 제1 목적을 달성하기 위하여, 본 발명은 반도체 기판 상(over)에 형성된 씨드층; 및 상기 씨드층으로부터 성장한 인접하는 다수의 도전성 패턴들이 수평 및 수직 성장을 통해 서로 연결되어 형성된 도전성 라인을 포함하는 인덕터를 제공한다.
본 발명의 일 실시예에 따르면, 하부 구조물이 형성된 기판, 상기 기판 상에 형성된 확산 방지막, 상기 확산 방지막 상에 형성된 씨드층, 상기 씨드층 상에 형성되며 상기 씨드층을 노출시키는 홀들을 갖는 몰드막, 그리고 상기 씨드층으로부터 성장한 인접하는 다수의 도전성 패턴들이 수평 및 수직 성장을 통해 서로 연결되어 형성된 도전성 라인을 포함하는 인덕터가 제공된다.
또한, 본 발명의 다른 실시예에 따르면, 하부 구조물이 형성된 기판, 상기 기판 위에 위치하며, 홀들을 포함하는 몰드막, 상기 홀들의 내부 및 상기 몰드막 상에 형성된 확산 방지막, 상기 홀들 내의 상기 확산 방지막 상에 형성된 씨드층, 그리고 상기 씨드층으로부터 성장한 인접하는 다수의 도전성 패턴들이 수평 및 수직 성장을 통해 서로 연결되어 형성된 도전성 라인을 포함하는 인덕터가 제공된다.
또한, 본 발명의 또 다른 실시예에 따르면, 하부 구조물이 형성된 기판, 상기 기판 위에 형성되며, 홀들을 포함하는 몰드막, 상기 홀들의 내부 및 상기 몰드막 상에 형성된 확산 방지막, 상기 확산 방지막 상에 형성된 제1 씨드층, 상기 제1 씨드층 상에 형성된 캡핑막, 상기 홀들 내의 상기 캡핑막 상에 형성된 제2 씨드층, 그리고 상기 제2 씨드층으로부터 성장한 인접하는 다수의 도전성 패턴들이 수평 및 수직 성장을 통해 서로 연결되어 형성된 도전성 라인을 포함하는 인덕터가 제공된다.
상술한 본 발명의 제2 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 인덕터의 제조 방법에 있어서, 하부 배선을 갖는 절연막 상에 확산 방지막을 형성하고, 상기 확산 방지막 상에 씨드층을 형성한다. 상기 씨드층 상에 상기 씨드층을 노출하는 홀들을 갖는 몰드막을 형성하고, 상기 씨드층으로부터 상기 홀들을 채우면서 다수의 도전성 패턴들을 형성한 다음, 상기 몰드막 상에서 상기 도전성 패턴들을 수평 및 수직 성장시켜 인접하는 다수의 도전성 패턴들을 연결시켜 도전성 라인을 형성한다.
또한, 본 발명의 다른 실시예에 따른 인덕터의 제조 방법에서, 하부 구조물을 갖는 기판 상에 홀들을 갖는 몰드막을 형성하고, 상기 홀들의 내부 및 상기 몰드막 상에 확산 방지막을 형성한다. 상기 홀들 내의 상기 확산 방지막 상에 씨드층 패턴들을 형성하고, 상기 씨드층 패턴들로부터 상기 홀들을 채우는 도전성 패턴들을 형성한 다음, 상기 도전성 패턴들을 수평 및 수직 성장시켜 상기 몰드막 상에 인접하는 상기 도전성 패턴들의 연결에 의한 도전성 라인을 형성하고, 상기 도전성 라인을 감싸는 보호막을 형성한다.
또한, 본 발명의 또 다른 실시예에 따른 인덕터의 제조 방법에 있어서, 하부 구조물을 갖는 기판 상에 홀들을 갖는 몰드막을 형성하고, 상기 홀들의 내부 및 상기 몰드막 상에 확산 방지막을 형성한다. 상기 확산 방지막 상에 제1 씨드층을 형성하고, 상기 제1 씨드층 상에 캡핑막을 형성한 후, 상기 홀들 내의 상기 캡핑막 상에 제2 씨드층 패턴들을 형성하고, 상기 제2 씨드층 패턴들로부터 상기 홀들을 채우는 다수의 도전성 패턴들을 형성한다. 이어서, 상기 다수의 도전성 패턴들을 수평 및 수직 성장시켜 상기 몰드막 상에 인접하는 상기 도전성 패턴들의 연결에 의한 도전성 라인을 형성한 다음, 상기 도전성 라인을 감싸는 보호막을 형성한다.
본 발명에 따르면, 전해 또는 무전해 도금 공정을 적용하여 도전성 라인을 포함하는 인덕터를 저렴한 비용으로 간단하게 제조할 수 있다. 따라서, 인덕터를 구성하는 도전성 라인의 폭 및 높이를 원하는 수준까지 향상시킬 수 있다. 또한, 도금 공정의 시간 조절을 통하여 도전성 라인의 단차를 원하는 정도까지 적절하게 조절할 수 있기 때문에, 반도체 기판의 상부에서 높은 단차를 갖는 나선형 구조의 인덕터를 형성할 수 있다. 또한, 본 발명에 따르면, 큰 단차를 갖는 인덕터에 있어 통상적인 반도체 기판 상에 형성된 배선에 맞추어 설계된 공정에서 높은 단차를 형성하기 위하여 진행되는 공정의 공정 시간 증가 및 이에 따른 설비의 무리를 방지할 수 있다. 또한, 종래의 인덕터 제조 공정에 비하여 보다 단순해진 공정으로의 전환을 통해 획기적인 공정 비용 감소를 기대할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 SOC용 인덕터 및 그 제조 방법을 상세하게 설명한다.
도 2는 본 발명의 일 실시예에 따른 인덕터의 평면도를 도시한 것이며, 도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 인덕터의 제조 방법을 설명하기 위하여 도 2에 도시한 인덕터를 A1-A2 선을 자른 단면도들이다. 도 3a 내지 도 3e에서, 편의상 하부 구조물이 형성된 반도체 기판은 도시하지 않는다.
도 2를 참조하면, 본 실시예에 따른 인덕터(200)는 나선형 도전성 라인(190)을 구비한다. 도전성 라인(190)은 기판 상에 형성된 하부 배선의 콘택(160)에 접촉되는 부분으로부터 콘택(160)을 포함하는 하부 배선의 상부에 나선형 구조로 형성된다. 본 실시예에 따른 인덕터(200)는 반도체 기판 상(over)에 형성된 씨드층(도시 안됨)을 포함한다. 여기서, 상기 씨드층과 반도체 기판사이에는 필요에 따라서 층간 절연막이나 도전막 등과 같은 다수의 층들이 적층될 수 있다. 상기 나선형 도전성 라인(190)은 상기 씨드층으로부터 성장한 인접하는 다수의 도전성 패턴들이 연결에 의해 형성된다.
도 3a를 참조하면, 하부 구조물이 형성된 기판 상에 절연막(150)을 형성한 다음, 사진 식각 공정으로 절연막(150)을 부분적으로 식각하여 절연막(150)에 개구부(155)를 형성한다. 여기서, 상기 기판 상에 형성되는 하부 구조물은 워드 라인, 비트 라인 및 패드 등을 포함할 수 있으며, 개구부(155)는 이러한 하부 구조물에 전기적으로 연결되는 하부 배선을 노출시킨다.
절연막(150)에 형성된 개구부(155)를 채우면서, 절연막(150) 상에 금속 또는 도핑된 폴리실리콘으로 이루어진 도전막을 적층한다. 이어서, 화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 절연막(150)이 노출될 때까지 절연막(150) 상에 위치하는 상기 도전막을 제거하여 개구부(155)에 하부 배선에 연결되는 콘택(160)을 형성한다. 이 때, 콘택(160)을 포함하는 하부 배선은 기판 상에 형성된 하부 구조물에 전기적으로 연결된다. 본 발명의 다른 실시예에 따르면, 사진 식각 공정으로 상기 도전막을 패터닝하여 절연막(150)의 개구(155)에 매립되는 하부 배선의 콘택(160)을 형성할 수 있다.
하부 배선의 콘택(160) 및 절연막(150) 상에 확산 방지막(165)을 형성한다. 확산 방지막(165)은 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄탈륨-알루미늄 질화물(TaAlN), 탄탈륨실리사이드(TaSi2), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄-실리콘 질화물(TiSiN) 또는 텅스텐 질화물(WN) 등을 사용하여 형성한다. 이 때, 확산 방지막(165)은 절연막(150) 및 콘택(160)의 상면을 기준으로 하여 약 50∼1,000Å 정도의 두께로 형성된다. 확산 방지막(165)은 그 상부에 형성되는 구리로 이루어진 도전성 패턴(185)(도3c 참조)으로부터 구리 이온이 확산되는 것을 방지하는 역할을 한다.
본 발명의 다른 실시예에 따르면, 확산 방지막(165)은 탄탈륨, 탄탈륨 질화물, 탄탈륨-알루미늄 질화물, 탄탈륨-실리콘 질화물, 탄탈륨 실리사이드, 티타늄, 티타늄 질화물, 텅스텐 질화물, 티타늄-실리콘 질화물 또는 이들을 조합한 물질 가운데서 적어도 2 이상의 물질로 이루어진 이중막 이상의 다중막 구조를 가질 수 있 다.
확산 방지막(165) 상에 후속하는 도금 공정을 위하여 구리를 포함하는 씨드층(seed layer)(170)을 형성한다. 이 때, 씨드층(170)은 화학 기상 증착(CVD) 공정이나 스퍼터링 공정 또는 진공 증착 공정과 같은 물리 기상 증착(PVD) 공정을 이용하여 형성된다. 바람직하게는, 씨드층(170)은 물리 기상 증착 공정으로 형성되며, 약 100∼5,000Å 정도의 두께를 가진다.
본 발명의 다른 실시예에 따르면, 씨드층(170)은 그 표면에 산화막 또는 질화막 등과 같은 표면 절연막의 생성 가능성이 적은 도전성 물질을 사용하여 형성한다. 예를 들면, 씨드층(170)은 백금(Pt), 팔라듐(Pd), 니켈(Ni), 은(Ag), 금(Au) 또는 이들 금속의 합금을 사용하여 형성한다.
도 3b를 참조하면, 씨드층(170) 상에 몰드막으로 포토레지스트막을 도포한 후, 복수 개의 홀들을 포함하는 패턴을 갖는 마스크(220)를 이용하여 상기 포토레지스트막을 노광(화살표 참조)시킨다. 이 때, 상기 포토레지스트막은 약 500∼30,000Å 정도의 두께로 형성됨으로써, 후에 도전성 패턴(185)을 성장시킬 때 몰드막으로서 충분한 역할을 하도록 한다.
도 4a는 본 발명의 일 실시예에 따른 인덕터를 형성하기 위한 마스크(220)의 평면도이다.
도 4a에 도시한 바와 같이, 본 발명의 일 실시예에 따른 마스크(220)는 나선형 인덕터를 형성하기 위하여 복수 개의 홀들이 나선형으로 배치된 패턴(215)을 갖는다. 이러한 패턴(215)을 갖는 마스크(220)를 이용하여 상기 포토레지스트막을 노 광할 경우, 상기 포토레지스트막에는 복수 개의 홀들을 갖는 패턴(215)이 전사된다. 따라서, 상기 포토레지스트막을 현상하면, 복수 개의 홀들이 나선형으로 배치된 구조를 갖는 포토레지스트 패턴(175)을 형성할 수 있다. 도 4a에 있어서, 한 쌍의 홀들이 나란하게 배치되는 구조를 도시하였으나, 이러한 홀들의 수와 크기는 인덕터의 사이즈에 따라 증가하거나 감소할 수 있다.
도 4b는 본 발명의 다른 실시예에 따른 인덕터를 형성하기 위한 마스크(230)의 평면도이다.
도 4b를 참조하면, 본 발명의 다른 실시예에 따른 마스크(230)는 복수 개의 트렌치들이 나란하게 형성된 패턴(225)을 구비한다. 즉, 본 발명의 다른 실시예에 따른 마스크(230)는 요구되는 인덕터의 형상에 따라 복수 개의 트렌치들이 나선형으로 배치된 구조의 패턴(225)을 갖는다. 전술한 바와 마찬가지로, 도 4b에는 한 쌍의 트렌치들이 나란하게 배치되는 구조의 패턴(225)을 갖는 마스크(230)를 도시하였으나, 이와 같은 트렌치들의 수와 폭은 인덕터의 사이즈에 따라 증가하거나 감소할 수 있다.
다시 도 3b를 참조하면, 상술한 복수 개의 홀들을 갖는 패턴(215)이 형성된 마스크(220) 또는 복수 개의 트렌치를 갖는 패턴(225)이 형성된 마스크(230)를 이용하여, 상기 포토레지스트막을 노광 및 현상함으로써, 씨드층(170) 상에 트렌치 내지 홀(180)을 갖는 포토레지스트 패턴(175)을 형성한다. 이 때, 포토레지스트 패턴(175)의 트렌치 혹은 홀(180)은 씨드층(170)을 부분적으로 노출시킨다. 여기서, 트렌치 또는 홀(180)은 바람직하게는, 약 1,000∼30,000Å 정도의 깊이를 갖도록 한다.
본 발명의 다른 실시예에 따르면, 상기 포토레지스트막 상에 사진 식각 공정의 공정 마진을 충분히 확보할 수 있도록 반사 방지막(ARC)을 형성한 다음, 이러한 반사 방지막을 마스크로 이용하여 상기 포토레지스트막을 식각하여 포토레지스트 패턴(175)을 형성할 수 있다. 여기서, 반사 방지막은 약 50∼1,000Å 정도의 두께로 형성된다.
또한, 본 발명의 또 다른 실시예에 따르면, 후속하는 식각 공정을 고려하여 씨드층(170) 상에 실리콘 질화물과 같은 질화물을 사용하여 식각 저지막을 형성한 후, 상기 식각 저지막 상에 포토레지스트 패턴(175)을 형성할 수 있다.
도 3c를 참조하면, 전해 도금 공정을 이용하여 씨드층(170)으로부터 홀(180)을 채우면서 포토레지스트 패턴(175) 상에 다수의 도전성 패턴들(185)을 형성한다. 여기서, 상기 전해 도금 공정은 황산구리(CuSO4) 용액, 황산(H2SO4) 용액 및 염소 이온(Cl-)을 포함하는 도금액을 사용하여 약 20∼40㎃/㎠ 정도의 전류 밀도로 수행된다. 이에 따라, 구리로 이루어진 도전성 패턴들(185)이 씨드층(170)으로부터 화살표 방향을 따라 성장하여 포토레지스트 패턴(175) 상에 형성된다. 이 때, 포토레지스트 패턴(175)에 의해 도금이 제한되는 부분인 홀(180)의 내부에서는 수평 방향을 따르는 도전성 패턴들(185)의 성장은 억제되고, 수직 방향으로의 성장이 진행되기 때문에 포토레지스트 패턴(175) 상부로 도전성 패턴들(185)이 돌출하게 된다.
도 3d를 참조하면, 상술한 전해 도금 공정을 계속 진행하여 포토레지스트 패 턴(175) 상에 형성된 다수의 도전성 패턴들(185)을 수직 및 수평 방향으로 성장시켜 포토레지스트 패턴(175) 상에 다수의 도전성 패턴들(185)이 서로 연결된 도전성 라인(190)을 형성한다. 이와 같이, 도금 공정을 계속 진행하여 도전성 라인(190)을 형성할 경우, 도전성 라인(190)의 상부는 대체로 버섯 모자(mushroom)의 형상을 갖게 된다. 즉, 도 3c 및 도 3d에 도시한 바와 같이, 씨드층(170)으로부터 수직 방향으로 도금이 시작되어 포토레지스트 패턴(175)의 상부에 이르면 다수의 도전성 패턴들(185)은 수직 및 수평 성장을 통해 이웃하는 다수의 도전성 패턴들(185)과 서로 연결되며, 이로써 포토레지스트 패턴(185) 상에 원하는 폭과 높이를 갖는 도전성 라인(190)을 형성할 수 있다. 즉, 도전성 패턴(185)이 홀(180)을 채운 후부터 계속 과도금시켜 인접하는 도전성 패턴들(185)을 서로 연결하여 도전성 라인(190)을 완성한다. 이 경우, 도전성 라인(190)을 형성하기 위하여, 도금 시간의 조절을 통하여 도전성 패턴(185)이 홀(180)을 채운 시점으로부터 도전성 패턴(185)이 성장되는 양을 조절함으로써, 도전성 라인(190)이 요구되는 적절한 단차를 갖도록 도금 공정을 진행할 수 있다. 바람직하게는, 도전성 라인(190)은 약 1,000∼100,000Å 정도의 높이로 형성된다. 전술한 바와 마찬가지로, 포토레지스트 패턴(175)에 의해 홀(180) 내에서는 수평 방향을 따른 도전성 패턴(185)의 성장이 제한되기 때문에, 요구되는 바에 따라 충분한 높이를 갖는 도전성 라인(190)을 포토레지스트 패턴(175) 상에 형성할 수 있다.
도 3e를 참조하면, 도전성 라인(190) 아래에 위치하는 포토레지스트 패턴(175)의 일부를 제외한 나머지 부분의 포토레지스트 패턴(175)을 제거한 후, 포토레지스트 패턴(175)의 제거에 따라 노출되는 씨드층(170) 및 확산 방지막(165)의 일부를 제거함으로써, 도전성 라인(190)들을 노드 분리한다. 이 때, 포토레지스트 패턴(175), 씨드층(170) 및 확산 방지막(165)은 습식 식각 공정을 이용하여 제거된다. 바람직하게는, 포토레지스트 패턴(175)은 유기 스트리퍼(organic stripper), 고농도의 오존(O3) 수용액 또는 이산화탄소(CO2)를 포함하는 SC(Standard Cleaning) 용액 등을 사용하여 제거한다. 한편, 씨드층(170)과 확산 방지막(165)은 불화수소(HF) 및 과산화수소(H2O2)의 혼합 용액이나 불화수소 및 질산(HNO3)의 혼합 용액을 사용하여 제거한다.
여기서, 본 발명의 다른 실시예에 따라 포토레지스트 패턴(175) 상에 반사 방지막이 형성되어 있을 경우에는 반사 방지막도 포토레지스트 패턴과 함께 제거된다.
이어서, 도전성 라인(190)을 감싸는 보호막(195)을 형성하여, 복수 개의 도전성 라인(190)들로 이루어진 나선 구조의 인덕터(200)를 완성한다. 이 경우, 보호막(195)은 실리콘 탄화물(SiC) 또는 실리콘 질화물(SiN) 등을 사용하여 약 100∼1,000Å 정도의 두께로 형성된다.
본 발명의 다른 실시예에 따르면, 보호막(195)은 실리콘 탄화물, 실리콘 질화물, 실리콘 산탄화물 또는 이들의 화합물로 이루어진 2 이상의 막으로 이루어질 수 있다.
도 5a는 도 3c에 도시한 도전성 패턴(185)이 성장하는 과정을 나타내는 단면 전자 현미경 사진이며, 도 5b는 도 3e에 도시한 인덕터(200)의 평면 전자 현미경 사진이다.
도 5a 및 도 5b에 도시한 바와 같이, 전술한 도금 공정을 진행하여 도전성 패턴(185)을 수직 및 수평 방향으로 성장시킴으로써, 포토레지스트 패턴(175) 상에 원하는 높이와 폭을 갖는 나선형 도전성 라인(190)으로 이루어진 인덕터(200)를 간단하게 형성할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 인덕터의 단면도이다. 도 6에 도시한 인덕터의 제조 공정에 있어서, 도 3a 내지 도 3d를 참조하여 설명한 도전성 라인을 형성하는 공정은 동일하므로 이에 대한 설명은 생략한다.
도 6을 참조하면, 본 실시예에 따른 인덕터(300)의 제조 방법에 있어서, 도전성 라인(290)을 형성하기 위한 포토레지스트 패턴은 모두 제거한 다음, 도전성 라인(290) 및 절연막(250) 상에 보호막(295)을 형성한다. 이에 따라, 실리콘 탄화물(SiC) 또는 실리콘 질화물(SiN)의 단일막 또는 이중막으로 이루어진 보호막(295)이 도전성 라인(295)의 상면으로부터 절연막(250)의 상면까지 형성되어 도전성 라인(290)을 완전히 감싸게 된다. 이 때, 절연막(250) 상에 위치하는 확산 방지막(265) 및 씨드층(270)도 제거되며, 보호막(295)은 확산 방지막(265) 및 씨드층(270)의 노출되는 측면까지 덮게 된다.
도 7a 내지 도 7e는 본 발명의 다른 실시예에 따른 인덕터의 제조 방법을 성명하기 위한 단면도들이다. 본 실시예에 따른 인덕터의 제조 방법에 있어서, 전술한 방법 외에도 아래에 하부 배선이 위치하지 않는 부분의 씨드층을 제거하고, 홀 또는 트렌치들의 내부에만 씨드층 패턴을 형성한 후, 선택적 도금 공정을 수행하여 인덕터를 제조한다. 도 7a 내지 도 7e에서, 하부 구조물이 형성된 반도체 기판은 도시하지 않는다.
도 7a를 참조하면, 워드 라인, 비트 라인 및 패드 등을 포함하는 하부 구조물을 구비하는 기판 상에 절연막(350)을 형성한 후, 절연막(350)을 부분적으로 식각하여 절연막(350)에 상기 하부 구조물에 전기적으로 연결되는 하부 배선을 노출시키는 개구부(355)를 형성한다.
절연막(350)에 형성된 개구부(355)를 채우면서, 절연막(350) 상에 금속 또는 도핑된 폴리실리콘으로 이루어진 도전막을 적층한 다음, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 절연막(350)이 노출될 때까지 절연막(350) 상의 도전막을 제거하여 개구부(355)에 매립되는 하부 배선의 콘택(360)을 형성한다. 여기서, 콘택(360)을 포함하는 하부 배선은 상기 기판 상에 형성된 하부 구조물에 전기적으로 연결된다.
하부 배선의 콘택(360) 및 절연막(350) 상에 몰드막(365)을 형성한다. 몰드막(365)은 산화물 또는 포토레지스트를 사용하여 형성한 후, 몰드막(365)을 부분적으로 식각하여 몰드막(365)에 콘택(360)을 노출시키는 복수 개의 트렌치 또는 홀(370)을 형성한다. 이 경우, 몰드막(365)은 몰드로서의 충분한 기능을 발휘하는 한편 하지막과의 절연 효과를 확보할 수 있도록 약 500∼30,000Å 정도의 두께로 형성된다.
몰드막(365)을 산화물을 사용하여 형성할 경우, 포토레지스트막을 도포하고 도 4a 또는 도 4b에 도시한 마스크를 이용하여 상기 포토레지스트막을 노광 및 현상하여 복수 개의 홀들 또는 트렌치들을 갖는 포토레지스트 패턴을 형성한다. 여기서, 약 50∼1,000Å 정도의 두께로 반사 방지막(ARC)을 상기 포토레지스트막 상에 도포한 다음, 상기 포토레지스트 패턴을 형성할 수도 있다.
이어서, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 몰드막(365)을 식각함으로써, 몰드막(365)에 약 1,000∼30,000Å 정도의 깊이를 갖는 복수 개의 트렌치 또는 홀(370)을 형성한다. 한편, 포토레지스트를 사용하여 몰드막(365)을 형성할 경우, 도 4a 또는 도 4b에 도시한 마스크를 이용하여 몰드막(365)을 노광 및 현상함으로써, 몰드막(365)에 트렌치 혹은 홀(370)을 형성한다.
도 7b를 참조하면, 몰드막(365)의 상면, 노출된 하부 배선의 콘택(360)의 상면 및 홀(370)의 내벽 상에 약 50∼1,000Å 정도의 두께로 확산 방지막(375)을 형성한다. 확산 방지막(375)은 탄탈륨, 탄탈륨 질화물, 탄탈륨-알루미늄 질화물, 탄탈륨-실리콘 질화물, 탄탈륨 실리사이드, 티타늄, 티타늄 질화물, 텅스텐 질화물, 또는 티타늄-실리콘 질화물 등을 사용하여 형성한다. 한편, 확산 방지막(375)은 탄탈륨, 탄탈륨 질화물, 탄탈륨-알루미늄 질화물, 탄탈륨-실리콘 질화물, 탄탈륨 실리사이드, 티타늄, 티타늄 질화물, 텅스텐 질화물, 티타늄-실리콘 질화물로 또는 이들을 조합한 물질 가운데서 적어도 2 이상의 물질로 이루어진 이중막 이상의 다중막 구조로 형성할 수도 있다.
확산 방지막(375) 상에 화학 기상 증착(CVD) 공정 또는 스퍼터링 공정이나 진공 증착 공정과 같은 물리 기상 증착(PVD) 공정을 이용하여 약 100∼5,000Å 정 도의 두께를 갖는 제1 씨드층(380)을 형성한다. 제1 씨드층(380)은 구리를 사용하여 형성되지만, 그 표면에 산화막 또는 질화막 등과 같은 표면 절연막이 생성되는 것을 방지하기 위하여 백금, 팔라듐, 니켈, 은, 금 또는 이들 금속의 합금을 사용하여 제1 씨드층(380)을 형성할 수 있다.
제1 씨드층(380) 상에 알루미늄과 같은 금속을 사용하여 캡핑막(385)을 형성한다. 캡핑막(385)은 후술하는 바와 같이 몰드막 상부의 제2 씨드층(390)이 제거됨에 따라 대기 중에서 산화되어 산화알루미늄의 절연막으로 형성되기 때문에 선택적으로 도금을 억제한다. 따라서, 도금은 주로 홀(370) 내부에서 진행되어 홀(370) 상부에서는 수직 성장 및 수평 성장을 하게 된다. 여기서, 캡핑막(385)은 약 100∼500Å 정도의 두께를 갖도록 형성된다.
도 7c를 참조하면, 캡핑막(385) 상에 구리, 백금, 팔라듐, 니켈, 은, 금 또는 이들 금속의 합금을 사용하여 제2 씨드층(390)을 형성한다. 이어서, 선택적 전해 도금 공정 위하여, 화학 기계적 연마, 에치 백 또는 이들을 조합한 공정을 이용하여 몰드막(365)의 상부에 위치하는 제2 씨드층(390)을 제거함으로써, 아래에 하부 배선의 콘택(360)이 위치하는 홀(370)의 내에만 제2 씨드층 패턴(393)을 형성한다. 이에 따라, 홀(370) 내에는 확산 방지막(375), 제1 씨드층(380), 캡핑막(385) 및 제2 씨드층 패턴(393)이 순차적으로 적층되지만, 몰드막(365) 상에는 확산 방지막(375), 제1 씨드층(380) 및 캡핑막(385)만이 형성된다.
전해 도금 공정을 이용하여 제2 씨드층 패턴(393)으로부터 홀(370)을 채우면서 수직 방향으로 도전성 패턴(395)을 성장시킨다. 이 때, 전해 도금 공정은 황산 구리 용액, 황산 용액 및 염소 이온을 포함하는 도금액을 사용하여 약 20∼40㎃/㎠ 정도의 전류 밀도로 수행된다. 여기서, 홀(370)의 내부에서는 도전성 패턴(395)의 수평 방향으로의 성장이 제한되기 때문에 구리로 이루어진 도전성 패턴(395)이 제2 씨드층 패턴(393)으로부터 수직 방향으로 성장하게 된다. 계속하여, 상기 전해 도금 공정을 진행하면, 홀(370)을 채운 도전성 패턴(395)은 수직 및 수평 방향으로 성장하게 된다. 이 때, 캡핑막(385)은 홀(370) 내에서는 도전성 패턴(395)의 수평 방향으로의 성장을 제한하지만, 홀(370)의 상부에서는 캡핑막(385)으로 인하여 병목과 같은 구조가 형성되기 때문에 홀(370)의 상부를 지나서는 도전성 패턴(385)이 수직 및 수평 방향으로 성장하게 된다. 이와 같이, 홀(370)을 채운 도전성 패턴(395)은 수직 및 수평 방향으로 계속 성장하여(화살표 참조) 서로 인접하는 도전성 패턴(395)들이 서로 연결됨으로써, 원하는 폭을 갖는 도전성 라인(400)(도 7d참조)을 형성하게 된다.
도 8은 도 7c에 도시한 도전성 패턴(395)이 성장하여 서로 연결된 상태를 나타내는 전자 현미경 사진이다.
도 7c 및 도 8에 도시한 바와 같이, 홀(370) 내에서는 도전성 패턴(395)의 성장이 제한되지만, 도전성 패턴(395)이 홀(370)을 채운 후에는 수평 및 수직 방향으로 계속 성장하여 인접하는 도전성 패턴(395)들이 서로 연결되는 것을 확인할 수 있다.
도 7d를 참조하면, 계속 전해 도금 공정을 진행하여 도전성 패턴(395)들을 수직 및 수평 방향으로 성장시켜 도전성 패턴(395)들을 서로 연결함으로써, 몰드막(365) 상에 요구되는 사이즈를 갖는 도전성 라인(400)을 형성한다. 이 때, 도전성 라인(400)을 형성하기 위하여 도전성 패턴(395)의 성장 속도를 조절하여 도전성 패턴(395)이 홀(370)을 채운 시점으로부터는 약 1,000∼100,000Å 정도의 높이를 갖는 도전성 라인(400)의 단차를 적절하게 조절할 수 있다. 즉, 홀(370) 내에서는 수평 방향을 따른 도전성 패턴(395)의 성장이 억제되는 반면 홀(370)의 상부에서는 수직 및 수평 방향으로 도전성 패턴(395)의 성장이 가능하기 때문에, 요구되는 바에 따라 충분한 높이와 적절한 단차를 도전성 라인(400)을 형성할 수 있다.
도 7e를 참조하면, 도전성 라인(400)으로 덮인 부분을 제외한 몰드막(365) 상의 캡핑막(385), 제1 씨드층(380) 및 확산 방지막(375)을 순차적으로 제거한 다음, 도전성 라인(400)을 감싸는 보호막(405)을 형성하여 나선형 도전성 라인(400)을 구비하는 인덕터(430)를 완성한다. 이 경우, 몰드막(365)이 포토레지스트로 이루어질 경우에는 유기 스트리퍼, 고농도의 오존 수용액 또는 이산화탄소를 포함하는 SC 용액 등을 사용하여 제거하며, 몰드막(365)이 산화물로 구성될 경우에는 황산 사용하는 습식 식각 공정 또는 반응성 이온 식각 또는 플라즈마 식각 공정과 같은 건식 식각 공정으로 제거한다. 한편, 캡핑막(385), 제1 씨드층(380) 및 확산 방지막(375)은 불화수소와 과산화수소의 혼합 용액 또는 불화수소와 질산의 혼합 용액을 사용하여 제거한다.
보호막(405)은 실리콘 탄화물(SiC) 또는 실리콘 질화물(SiN)을 사용하여 약 100∼1,000Å 정도의 두께로 형성되며, 도전성 라인(400) 하부에 노출되는 캡핑막(385), 제1 씨드층(380) 및 확산 방지막(375)의 측면도 감싸게 된다. 한편, 도전성 라인(400) 하부의 몰드막(365)을 제거한 다음, 도전성 라인(400)을 완전히 감싸도록 보호막(405)을 형성할 수도 있다. 또한, 보호막(405)은 실리콘 탄화물, 실리콘 질화물, 실리콘 산탄화물 또는 이들의 화합물로 이루어진 2 이상의 막을 포함할 수 있다.
도 9a 내지 도 9e는 본 발명의 또 다른 실시예에 따른 인덕터의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 9a를 참조하면, 하부 구조물이 형성된 기판(도시되지 않음) 상에 산화물 또는 질화물을 사용하여 절연막(450)을 형성한 다음, 사진 식각 공정을 이용하여 절연막(450)을 부분적으로 식각하여 절연막(450)에 개구(455)를 형성한다. 이 때, 상기 하부 구조물은 워드 라인, 비트 라인 및 패드 등을 포함할 수 있으며, 절연막(450)의 개구(455)는 상기 하부 구조물에 전기적으로 연결되는 하부 배선을 노출시키게 된다.
절연막(450)에 형성된 개구(455)를 채우면서, 절연막(450) 상에 금속 또는 도핑된 폴리실리콘으로 이루어진 도전막을 적층한 다음, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 절연막(450)이 노출될 때까지 상기 도전막을 제거하여 개구(455)에 매립되는 하부 배선의 콘택(460)을 형성한다. 이 때, 콘택(460)을 포함하는 하부 배선은 상기 기판 상에 형성된 하부 구조물에 전기적으로 연결된다.
하부 배선의 콘택(460) 및 절연막(450) 상에 산화물 또는 포토레지스트를 사용하여 약 500∼30,000Å 정도의 두께를 갖는 몰드막(465)을 형성한 후, 몰드막(465)을 부분적으로 식각하여 몰드막(465)에 하부 배선의 콘택(460)을 노출시키는 복수 개의 트렌치 또는 홀(470)을 형성한다. 여기서, 트렌치 또는 홀(470)은 약 1,000∼30,000Å 정도의 깊이를 가진다. 본 실시예에 있어서, 몰드막(465)이 산화물로 이루어질 경우에는, 몰드막(465) 상에 포토레지스트막을 도포하고, 상기 포토레지스트막을 도 4a 또는 도 4b에 도시한 마스크를 이용하여 노광 및 현상하여 몰드막(465) 상에 포토레지스트 패턴을 형성한다. 이어서, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 산화물로 구성된 몰드막(465)을 식각함으로써, 몰드막(465)에 복수 개의 트렌치 또는 홀(470)을 형성한다. 한편, 몰드막(465)이 포토레지스트로 구성될 경우에는, 도 3b에 도시한 바와 같이 추가적인 포토레지스트막을 사용하지 않고 몰드막(465) 자체를 패터닝하여 몰드막(465)에 복수 개의 트렌치 혹은 홀(470)을 형성한다. 이 때, 전술한 바와 같이, 몰드막(465) 상에 약 50∼1,000Å 정도의 두께로 반사 방지막(ARC)을 도포한 다음, 몰드막(465)을 패터닝할 수 있다.
도 9b를 참조하면, 홀(470)을 통하여 노출되는 하부 배선의 콘택(460)의 상면, 홀(470)의 내벽 및 몰드막(465) 상에 확산 방지막(475)을 형성한다. 확산 방지막(475)은 탄탈륨, 탄탈륨 질화물, 탄탈륨-알루미늄 질화물, 탄탈륨-실리콘 질화물, 탄탈륨 실리사이드, 티타늄, 티타늄 질화물, 텅스텐 질화물 또는 티타늄-실리콘 질화물 등을 사용하여, 약 50∼1,000Å 정도의 두께로 형성된다. 또한, 확산 방지막(475)은 탄탈륨, 탄탈륨 질화물, 탄탈륨-알루미늄 질화물, 탄탈륨-실리콘 질화물, 탄탈륨 실리사이드, 티타늄, 티타늄 질화물, 텅스텐 질화물, 티타늄-실리콘 질 화물로 또는 이들을 조합한 물질 중 적어도 2 이상의 물질로 이루어진 이중막 이상의 다중막 구조로 형성될 수 있다.
확산 방지막(475) 상에 후속되는 도금 공정을 위하여 화학 기상 증착(CVD) 또는 물리 기상 증착(PVD) 공정으로 약 100∼5,000Å 정도의 두께를 갖는 씨드층(480)을 형성한다. 또한, 씨드층(480)은 구리, 백금, 팔라듐, 니켈, 은, 금 또는 이들 금속의 합금을 사용하여 형성할 수 있다.
도 9c를 참조하면, 선택적인 무전해 도금 공정을 수행하기 위하여, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정으로 몰드막(465)의 상부에 위치하는 씨드층(480)을 제거하여 홀들(470)의 내벽 및 하부 배선의 콘택(460)의 상부에 씨드층 패턴(483)을 형성한다. 이 때, 몰드막(465) 상의 확산 방지막(475)은 제거되지 않는다. 따라서, 홀(470) 내에는 확산 방지막(475) 및 씨드층 패턴(483)이 위치하지만, 몰드막(465) 상에는 확산 방지막(475)만이 잔류한다.
도 9d를 참조하면, 무전해 도금(electroless plating) 공정을 이용하여 씨드층 패턴(483)으로부터 홀(470)을 채우면서 몰드막(465) 상에 도전성 패턴(485)을 형성한다. 여기서, 상기 무전해 도금 공정은 포름알데히드 또는 하이드리진 등과 같은 환원제가 첨가된 황산구리 용액을 사용하여 수행된다. 전술한 바와 같이, 구리로 이루어진 도전성 패턴(485)이 씨드층 패턴(483)으로부터 성장하는 동안 홀(470)에 의하여 측면 방향으로의 성장이 제한되기 때문에 몰드막(465)의 상부로 도전성 패턴(485)이 계속 성장하게 된다. 홀(470)을 채우면서 성장한 도전성 패턴(485)은 몰드막(465) 상에서는 제한 요소가 없어지기 때문에 수평 및 수직 방 향으로의 성장이 가능해진다. 이에 따라, 다수의 도전성 패턴들(485)은 수직 방향으로 계속 성장하는 한편, 수평 방향으로도 성장하여 서로 인접하는 다수의 도전성 패턴(485)들이 연결된다.
도 10a 및 도 10b는 도 9d에 도시한 도전성 패턴의 성장 과정을 설명하기 위한 전자 현미경 사진들이다.
도 10a 및 도 10b에 도시한 바와 같이, 무전해 도금 공정이 진행됨에 따라 씨드층 패턴(483)으로부터 홀(470)을 채우면서 수직 방향으로 다수의 도전성 패턴(485)이 성장한 다음, 몰드막(465) 상에 이르면 수직 및 수평 방향으로 다수의 도전성 패턴(485)이 성장하는 것을 확인할 수 있다. 본 실시예에 따르면, 무전해 도금 공정으로 도전성 패턴(485)을 형성하기 때문에 상대적으로 치밀한 구조를 갖는 도전성 패턴(485)을 구비하는 인덕터를 제조할 수 있다.
도 9e를 참조하면, 상기 무전해 도금 공정을 계속 진행하여 몰드막(465) 상에 형성된 도전성 패턴들(485)을 수직 및 수평 방향으로 계속 성장시켜 몰드막(465) 상에 도전성 패턴들(485)이 서로 연결되어 형성된 도전성 라인(490)을 완성한다. 즉, 도 9d, 도 10a 및 도 10b에 도시한 바와 같이, 씨드층 패턴(483)으로부터 수직 방향으로 도전성 패턴(485)을 성장시킨 후, 몰드막(465) 상에서는 수직 및 수평 방향으로 도전성 패턴(485)을 계속 성장시켜 인접하는 도전성 패턴들(485)을 서로 연결함으로써, 몰드막(465) 상에 원하는 형상을 갖는 도전성 라인(490)을 형성할 수 있다. 여기서, 도전성 패턴(485)이 홀(470)을 채우는 시점으로부터 도전성 패턴(485)의 성장 속도를 조절하여 몰드막(465) 상에 도전성 라인(490)이 요구되는 적절한 단차를 갖도록 무전해 도금 공정을 진행할 수 있다.
다시 도 9e를 참조하면, 몰드막(465), 도전성 라인(490)의 측벽 및 상면 상에 실리콘 탄화물 또는 실리콘 질화물 등을 사용하여 약 100∼1,000Å 정도의 두께로 보호막(495)을 형성한다.
상기 몰드막(465) 상에 형성된 보호막(495) 및 확산 방지막(475)을 식각하여 도전성 라인(490)을 감싸는 보호막(490)을 형성함으로써, 나선형 도전성 라인(490)을 포함하는 인덕터(500)를 완성한다. 본 발명의 다른 실시예에 따르면, 몰드막(465)을 먼저 제거한 다음, 도전성 라인(490)을 감싸는 보호막(495)을 형성할 수 있다. 이 때, 도전성 라인(490) 하부에 위치하는 확산 방지막(475)은 제거되지 않기 때문에, 도전성 라인(490)의 하부에서는 확산 방지막(475) 아래에 보호막(495)이 위치하게 된다.
도 11은 본 발명의 또 다른 실시예에 따른 인덕터의 평면도를 도시한 것이며, 도 12는 도 11에 도시한 인덕터를 B1-B2 선을 따라 자른 단면도이다.
도 11 및 도 12를 참조하면, 본 실시예에 따른 인덕터(600)는, 전기 신호의 입출력을 위한 패드(570)를 포함하는 하부 배선(560)에 직접 연결되는 나선형 도전성 라인(590)을 구비한다. 즉, 본 실시예에 따른 인덕터(600)는 전술한 경우와 같이 하부 배선과의 연결을 위한 별도의 콘택을 형성하지 않고, 하부 배선(560)의 단부에 직접 접촉되는 나선형 도전성 라인(590)으로 이루어진다. 이에 따라, 본 실시예에 의한 인덕터(600)의 제조 방법에 있어서, 콘택을 형성하는 금속 공정을 생략 할 수 있으므로 보다 간단하고 경제적으로 인덕터(600)를 제조할 수 있다. 이러한 나선형 도전성 라인(590)을 하부 배선(560)의 상부에 직접 형성하기 위하여 도전성 라인(590)이 통과하는 부분의 하부 배선(560)에는 개구(515)가 형성된다. 따라서, 도전성 라인(590)은 하부 배선(560)의 단부에서는 하부 배선(560)에 직접 접촉되지만, 하부 배선(560)의 나머지 부분에는 개구(515)가 형성되기 때문에 하부 배선(560)이 도전성 라인(590)으로부터 소정의 간격으로 이격된다.
도 13a 내지 도 13d는 도 12에 도시한 인덕터의 제조 방법을 설명하기 위한 단면도들이다.
도 13a를 참조하면, 하부 구조물이 형성된 기판(도시되지 않음) 상에 산화물 또는 질화물을 사용하여 절연막(550)을 형성한 다음, 절연막(550) 상에 하부 배선(560)을 형성하기 위하여 도전막을 형성한다. 이어서, 도 11에서 도시한 바와 같이, 상기 도전막을 패터닝하여 상기 하부 구조물에 전기적으로 연결되는 하부 배선(560)을 형성하는 동시에 하부 배선(560)에 소정의 폭을 갖는 개구(515)를 형성한다. 이 때, 개구(515)의 위치는 그 상부를 지나는 도전성 라인(590)이 형성될 위치에 대응하며, 개구(515)의 폭은 도전성 라인(590)의 폭보다 약간 넓게 형성된다.
도 13b를 참조하면, 하부 배선(560)에 형성된 개구(515)를 채우면서, 하부 배선(560) 상에 산화물 또는 포토레지스트를 사용하여 약 500∼30,000Å 정도의 두께를 갖는 몰드막(565)을 형성한 후, 몰드막(565)을 부분적으로 식각하여 몰드막(565)에 하부 배선(560)의 단부를 노출시키는 한편 하부 배선(560)의 개구(515)를 통해 절연막(550)을 노출시키는 복수 개의 홀(도시되지 않음)을 형성 한다. 여기서, 상기 홀은 약 1,000∼30,000Å 정도의 깊이로 형성된다. 전술한 바와 마찬가지로, 몰드막(565)이 산화물로 이루어질 경우에는, 몰드막(565) 상에 포토레지스트막을 도포하고, 상기 포토레지스트막을 도 4a에 도시한 바와 유사한 패턴인 도 11에 도시한 홀의 패턴을 갖는 마스크를 이용하여 노광 및 현상하여 몰드막(565) 상에 포토레지스트 패턴을 형성한다. 이어서, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 산화물로 구성된 몰드막(565)을 식각함으로써, 몰드막(565)에 복수 개의 홀을 형성한다. 한편, 몰드막(565)이 포토레지스트로 구성될 경우에는, 도 3b에 도시한 바와 같이 추가적인 포토레지스트막을 사용하지 않고 몰드막(565) 자체를 패터닝하여 몰드막(565)에 복수 개의 홀을 형성한다. 이 때, 몰드막(565) 상에 약 50∼1,000Å 정도의 두께로 반사 방지막(ARC)을 형성한 다음, 몰드막(565)을 패터닝할 수 있다.
상기 몰드막(565)에 형성된 홀들을 통하여 노출되는 하부 배선(560)의 단부 및 절연막(550)의 상면, 상기 홀들의 내벽 및 몰드막(565) 상에 확산 방지막(575)을 형성한다. 이 때, 확산 방지막(575)은 탄탈륨, 탄탈륨 질화물, 탄탈륨-알루미늄 질화물, 탄탈륨-실리콘 질화물, 탄탈륨 실리사이드, 티타늄, 티타늄 질화물, 텅스텐 질화물 또는 티타늄-실리콘 질화물 등을 사용하여, 약 50∼1,000Å 정도의 두께로 형성된다. 또한, 확산 방지막(575)은 탄탈륨, 탄탈륨 질화물, 탄탈륨-알루미늄 질화물, 탄탈륨-실리콘 질화물, 탄탈륨 실리사이드, 티타늄, 티타늄 질화물, 텅스텐 질화물, 티타늄-실리콘 질화물로 또는 이들을 조합한 물질 중 적어도 2 이상의 물질로 이루어진 이중막 이상의 다중막 구조로 형성될 수 있다.
확산 방지막(575) 상에 후속되는 도금 공정을 위하여 화학 기상 증착(CVD) 또는 물리 기상 증착(PVD) 공정으로 약 100∼5,000Å 정도의 두께를 갖는 씨드층을 형성한다. 또한, 상기 씨드층은 구리, 백금, 팔라듐, 니켈, 은, 금 또는 이들 금속의 합금을 사용하여 형성할 수 있다.
선택적인 전해 도금 공정 또는 무전해 도금 공정을 수행하기 위하여, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정으로 몰드막(565)의 상부에 위치하는 상기 씨드층을 제거하여 상기 홀들의 내벽 및 하부 배선(560)의 단부 상에 씨드층 패턴(580)을 형성한다. 이 때, 몰드막(565) 상의 확산 방지막(575)은 제거되지 않는다. 따라서, 상기 홀들 내에는 확산 방지막(575) 및 씨드층 패턴(580)이 위치하지만, 몰드막(565) 상에는 확산 방지막(575)만이 잔류한다.
상기 전해 도금 공정 또는 무전해 도금 공정을 이용하여 씨드층 패턴(580)으로부터 상기 홀들을 채우면서 몰드막(565) 상에 도전성 패턴(585)을 성장시킨다. 구리로 이루어진 도전성 패턴(585)이 씨드층 패턴(580)으로부터 성장하는 동안 상기 홀들에 의하여 측면 방향으로의 성장이 제한되기 때문에 몰드막(565)의 상부로 도전성 패턴(585)이 계속 성장하게 된다. 상기 홀들을 채우면서 성장한 도전성 패턴(585)은 몰드막(565) 상에서는 제한 요소가 없어지기 때문에 수평 및 수직 방향으로의 성장이 가능해진다. 따라서, 다수의 도전성 패턴들(585)은 수직 방향으로 계속 성장하는 한편, 수평 방향으로도 성장하여 서로 인접하는 다수의 도전성 패턴(585)들이 연결된다. 이 때, 도전성 패턴들(585)은 하부 배선(560)의 단부에서는 직접 하부 배선(560)에 접촉되면서 성장하지만, 하부 배선(560)의 나머지 부분 에서는 개구(515)로 인하여 도전성 패턴들(585)이 하부 배선(560)과 소정의 간격으로 이격되어 성장한다. 따라서, 하부 배선(560)의 단부를 제외한 부분에서는 도전성 패턴들(585)이 하부 배선(560)에 접촉하지 않게 된다. 따라서, 도전성 라인(590)과 하부 배선(560)을 전기적으로 연결하기 위한 추가적인 콘택 형성 공정을 생략할 수 있으므로, 인덕터(600)를 보다 간단하게 제조할 수 있다.
도 13c를 참조하면, 상기 도금 공정을 계속 진행하여 몰드막(565) 상에 형성된 도전성 패턴(585)들을 수직 및 수평 방향으로 계속 성장시킴으로써, 몰드막(565) 상에 도전성 패턴(585)들이 서로 연결되어 형성된 도전성 라인(590)을 완성한다. 즉, 씨드층 패턴(580)으로부터 상기 홀들을 채우면서 수직 방향으로 도전성 패턴(585)을 성장시킨 후, 몰드막(565) 상에서는 수직 및 수평 방향으로 도전성 패턴(585)을 계속 성장시켜 인접하는 도전성 패턴(585)들을 서로 연결함으로써, 몰드막(565) 상에 원하는 형상을 갖는 도전성 라인(590)을 형성할 수 있다. 이 경우, 도전성 패턴(585)이 상기 홀들을 채우는 시점으로부터 도전성 패턴(585)의 성장 속도를 조절하여 몰드막(565) 상에 도전성 라인(590)이 요구되는 적절한 단차를 갖도록 도금 공정을 진행할 수 있다.
도 13d를 참조하면, 몰드막(565) 상에 잔류하는 확산 방지막(575)을 제거한 다음, 실리콘 탄화물 또는 실리콘 질화물을 사용하여 도전성 라인(590)을 감싸는 보호막(595)을 형성함으로써, 하부 배선(560)이 직접 접촉되는 도전성 라인(590)으로 이루어진 인덕터(600)를 완성한다. 이 때, 보호막(595)은 약 100∼1,000Å 정도의 두께로 형성된다.
본 발명에 따르면, 전해 또는 무전해 도금 공정을 적용하여 도전성 라인을 포함하는 인덕터를 저렴한 비용으로 간단하게 제조할 수 있다. 따라서, 인덕터를 구성하는 도전성 라인의 폭 및 높이를 원하는 수준까지 향상시킬 수 있다. 또한, 도금 공정의 시간 조절을 통하여 도전성 라인의 단차를 원하는 정도까지 적절하게 조절할 수 있기 때문에, 반도체 기판의 상부에서 높은 단차를 갖는 나선형 구조의 인덕터를 형성할 수 있다. 또한, 본 발명에 따르면, 큰 단차를 갖는 인덕터에 있어 통상적인 반도체 기판 상에 형성된 배선에 맞추어 설계된 공정에서 높은 단차를 형성하기 위하여 진행되는 공정의 공정 시간 증가 및 이에 따른 설비의 무리를 방지할 수 있다. 또한, 인덕터와 하부 배선을 연결하기 위한 추가적인 금속 공정을 생략할 수 있으므로 종래의 인덕터 제조 공정에 비하여 보다 단순해진 공정으로의 전환을 통해 획기적인 공정 비용 감소를 기대할 수 있다.
상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

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  28. 씨드층을 노출하는 홀들을 갖는 몰드막을 형성하는 단계;
    상기 씨드층으로부터 상기 홀들을 채우면서 도전성 패턴들을 형성하는 단계; 및
    상기 몰드막 상에서 상기 도전성 패턴들을 수평 및 수직 성장시킴으로써 인접하는 도전성 패턴들을 연결시켜 도전성 라인을 형성하는 단계를 포함하는 인덕터의 제조 방법.
  29. 제28항에 있어서, 상기 몰드막을 형성하는 단계는,
    상기 씨드층 상에 포토레지스트막을 형성하는 단계; 및
    상기 포토레지스트막을 패터닝하여 상기 씨드층을 노출시키는 상기 홀들을 갖는 포토레지스트 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 인덕터의 제조 방법.
  30. 제29항에 있어서, 상기 포토레지스트 패턴을 형성하는 단계는,
    상기 포토레지스트막 상에 복수 개의 홀들이 나란하게 형성된 패턴을 갖는 마스크를 위치시키는 단계; 및
    상기 마스크를 이용하여 상기 포토레지스트막을 노광시키는 단계를 더 포함하는 것을 특징으로 하는 인덕터의 제조 방법.
  31. 제29항에 있어서, 상기 포토레지스트 패턴을 형성하는 단계는,
    상기 포토레지스트막 상에 복수 개의 트렌치들이 나란하게 형성된 패턴을 갖는 마스크를 위치시키는 단계; 및
    상기 마스크를 이용하여 상기 포토레지스트막을 노광시키는 단계를 더 포함 하는 것을 특징으로 하는 인덕터의 제조 방법.
  32. 제29항에 있어서, 상기 포토레지스트막 상에 반사 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 인덕터의 제조 방법.
  33. 제32항에 있어서, 상기 도전성 라인을 형성한 후, 상기 포토레지스트 패턴 및 상기 반사 방지막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 인덕터의 제조 방법.
  34. 제33항에 있어서, 상기 포토레지스트 패턴 및 상기 반사 방지막은 유기 스트리퍼, 고농도의 오존 수용액 또는 이산화탄소를 포함하는 SC 용액을 사용하여 제거하는 것을 특징으로 하는 인덕터의 제조 방법.
  35. 제28항에 있어서, 상기 몰드막을 형성하는 단계는,
    상기 씨드층 상에 산화막을 형성하는 단계;
    상기 산화막 상에 포토레지스트막을 형성하는 단계;
    상기 포토레지스트막을 패터닝하여 상기 산화막 상에 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 마스크로 이용하여 상기 산화막을 식각하여 상기 산화막에 상기 씨드층을 노출시키는 상기 홀들을 형성하는 단계를 포함하는 것을 특징으로 하는 인덕터의 제조 방법.
  36. 제28항에 있어서, 상기 씨드층과 상기 홀들의 내벽 및 저면 사이에 확산 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 인덕터의 제조 방법.
  37. 제36항에 있어서, 상기 도전성 라인을 형성한 후, 상기 도전성 라인 주변의 상기 씨드층 및 상기 확산 방지막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 인덕터의 제조 방법.
  38. 제37항에 있어서, 상기 씨드층 및 상기 확산 방지막은 불화수소 및 과산화수소를 포함하는 용액 또는 불화수소 및 질산을 포함하는 용액을 사용하여 제거하는 것을 특징으로 하는 인덕터의 제조 방법.
  39. 제28항에 있어서, 상기 도전성 라인 상에 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 인덕터의 제조 방법.
  40. 제28항에 있어서, 상기 도전성 패턴들 및 상기 도전성 라인은 전해 도금 공정 또는 무전해 도금 공정을 이용하여 형성되는 것을 특징으로 하는 인덕터의 제조 방법.
  41. 제40항에 있어서, 상기 전해 도금 공정은 황산구리(CuSO4) 용액, 황산(H2SO4) 용액 및 염소 이온(Cl-)을 포함하는 도금액을 사용하여 20∼40㎃/㎠의 전류 밀도로 수행되는 것을 특징으로 하는 인덕터의 제조 방법.
  42. 하부 구조물을 갖는 기판 상에 홀들을 갖는 몰드막을 형성하는 단계;
    상기 홀들의 내부 및 상기 몰드막 상에 확산 방지막을 형성하는 단계;
    상기 홀들 내의 상기 확산 방지막 상에 씨드층 패턴들을 형성하는 단계;
    상기 씨드층 패턴들로부터 상기 홀들을 채우는 도전성 패턴들을 형성하는 단계;
    상기 도전성 패턴들을 수평 및 수직 성장시켜 상기 몰드막 상에 인접하는 상기 도전성 패턴들의 연결에 의한 도전성 라인을 형성하는 단계; 및
    상기 도전성 라인 상에 보호막을 형성하는 단계를 포함하는 인덕터의 제조 방법.
  43. 제42항에 있어서, 상기 씨드층 패턴들을 형성하는 단계는,
    상기 확산 방지막 상에 씨드층을 형성하는 단계; 및
    상기 몰드막 상의 상기 씨드층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 인덕터의 제조 방법.
  44. 제43항에 있어서, 상기 몰드막 상의 상기 씨드층을 제거하는 단계는 화학 기계적 연마 공정 또는 에치 백 공정을 이용하여 수행되는 것을 특징으로 하는 인덕터의 제조 방법.
  45. 제42항에 있어서, 상기 도전성 패턴들 및 상기 도전성 라인을 형성하는 단계는 전해 도금 공정 또는 무전해 도금 공정을 이용하여 수행되는 것을 특징으로 하는 인덕터의 제조 방법.
  46. 하부 구조물을 갖는 기판 상에 홀들을 갖는 몰드막을 형성하는 단계;
    상기 홀들의 내부 및 상기 몰드막 상에 확산 방지막을 형성하는 단계;
    상기 확산 방지막 상에 제1 씨드층을 형성하는 단계;
    상기 제1 씨드층 상에 캡핑막을 형성하는 단계;
    상기 홀들 내의 상기 캡핑막 상에 제2 씨드층 패턴들을 형성하는 단계;
    상기 제2 씨드층 패턴들로부터 상기 홀들을 채우는 도전성 패턴들을 형성하는 단계;
    상기 도전성 패턴들을 수평 및 수직 성장시켜 상기 몰드막 상에 인접하는 상기 도전성 패턴들의 연결에 의한 도전성 라인을 형성하는 단계; 및
    상기 도전성 라인 상에 보호막을 형성하는 단계를 포함하는 인덕터의 제조 방법.
  47. 제46항에 있어서, 상기 제2 씨드층 패턴들을 형성하는 단계는,
    상기 캡핑막 상에 제2 씨드층을 형성하는 단계; 및
    상기 몰드막 상부의 상기 제2 씨드층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 인덕터의 제조 방법.
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